JP2888782B2 - 通信のためのフィルタ回路 - Google Patents
通信のためのフィルタ回路Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/0248—Filters characterised by a particular frequency response or filtering method
- H03H17/0254—Matched filters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/04—Frequency selective two-port networks
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/69—Spread spectrum techniques
- H04B1/707—Spread spectrum techniques using direct sequence modulation
- H04B1/709—Correlator structure
- H04B1/7093—Matched filter type
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Analogue/Digital Conversion (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Description
【０００１】
【産業上の利用分野】本発明は通信のためのフィルタ回
路に係り、特に移動体通信や無線ＬＡＮ等のためのスペ
クトラム拡散通信システムに有効なマッチドフィルタ回
路に関する。
路に係り、特に移動体通信や無線ＬＡＮ等のためのスペ
クトラム拡散通信システムに有効なマッチドフィルタ回
路に関する。
【０００２】
【従来の技術】マッチドフィルタ（整合フィルタ）は、
２つの信号の同一性を判定するためのフィルタであり、
スペクトラム拡散方式の通信において、信号を受信すべ
きユーザは受信信号を自らの拡散符号を用いたマッチド
フィルタで処理し、その相関ピークを検出して、同期捕
捉および保持を行う。
２つの信号の同一性を判定するためのフィルタであり、
スペクトラム拡散方式の通信において、信号を受信すべ
きユーザは受信信号を自らの拡散符号を用いたマッチド
フィルタで処理し、その相関ピークを検出して、同期捕
捉および保持を行う。
【０００３】ここに拡散符号をｄ（ｉ）、サンプリング
間隔Δｔ、拡散符号長をＮ、ある時刻ｔ以前の受信信号
をｘ（ｔ−ｉΔｔ）とすると、マッチドフィルタの相関
出力ｙ（ｔ）は、
間隔Δｔ、拡散符号長をＮ、ある時刻ｔ以前の受信信号
をｘ（ｔ−ｉΔｔ）とすると、マッチドフィルタの相関
出力ｙ（ｔ）は、
【数１】 となる。なおｄ（ｉ）は１ビットデータのデータ列であ
る。
る。
【０００４】ここで従来のマッチドフィルタをみる。図
１６はデジタルタイプのマッチドフィルタにおける積和
演算回路であり、デジタル化された入力信号Ｘをシフト
レジスタＳＦＴ−ＲＥＧで保持しつつシフトし、所定の
サンプルタイミングにおいて、複数のデジタル乗算器Ｄ
Ｍにより、レジスタＲＥＧに登録された乗数を入力信号
に乗ずる。そして各乗算器ＤＭの出力をデジタル加算器
ＤＡＤにおいて加算する。以上の演算は上記式（１）に
対応するものであるが、同期捕捉のためにはダブルサン
プリングあるいはより多くのサンプリングを行う必要が
あり、図１６の回路が複数系統になる。このため全体の
回路規模は大きくなり、多くの電力を消費した。これは
携帯通信端末にとって重大な欠点であった。またＳＡＷ
（表面弾性波）素子を使用した回路も用いられていた
が、１素子による全体回路実現が容易でなくまたＳ／Ｎ
比が低いという問題があった。
１６はデジタルタイプのマッチドフィルタにおける積和
演算回路であり、デジタル化された入力信号Ｘをシフト
レジスタＳＦＴ−ＲＥＧで保持しつつシフトし、所定の
サンプルタイミングにおいて、複数のデジタル乗算器Ｄ
Ｍにより、レジスタＲＥＧに登録された乗数を入力信号
に乗ずる。そして各乗算器ＤＭの出力をデジタル加算器
ＤＡＤにおいて加算する。以上の演算は上記式（１）に
対応するものであるが、同期捕捉のためにはダブルサン
プリングあるいはより多くのサンプリングを行う必要が
あり、図１６の回路が複数系統になる。このため全体の
回路規模は大きくなり、多くの電力を消費した。これは
携帯通信端末にとって重大な欠点であった。またＳＡＷ
（表面弾性波）素子を使用した回路も用いられていた
が、１素子による全体回路実現が容易でなくまたＳ／Ｎ
比が低いという問題があった。
【０００５】そこで本願出願人は図１７に示すアナログ
型の積和演算回路によるマッチドフィルタを提案し、容
量結合による電圧駆動型のサンプル・ホールドおよび加
算を行い、消費電力を節減した。しかしながら、マッチ
ドフィルタ以外の部分については当面従来のデジタル型
の通信システムが用いられる可能性があり、マッチドフ
ィルタの出力としてデジタル出力も必要となった。
型の積和演算回路によるマッチドフィルタを提案し、容
量結合による電圧駆動型のサンプル・ホールドおよび加
算を行い、消費電力を節減した。しかしながら、マッチ
ドフィルタ以外の部分については当面従来のデジタル型
の通信システムが用いられる可能性があり、マッチドフ
ィルタの出力としてデジタル出力も必要となった。
【０００６】
【発明が解決しようとする課題】本発明はこのような問
題点に対処すべく創案されたもので、低消費電力型のフ
ィルタ回路においてアナログ出力とともに効率的にデジ
タル出力を生成し得る通信のためのフィルタ回路を提供
すること目的とする。
題点に対処すべく創案されたもので、低消費電力型のフ
ィルタ回路においてアナログ出力とともに効率的にデジ
タル出力を生成し得る通信のためのフィルタ回路を提供
すること目的とする。
【０００７】
【課題を解決するための手段】本発明に係るフィルタ回
路は、同期捕捉後に一部の信号のみサンプリングすれば
よいという経験則に基づき、アナログ出力信号を間欠的
保持しこれによってＡ／Ｄ変換回路の動作速度を最小限
に抑えたものである。
路は、同期捕捉後に一部の信号のみサンプリングすれば
よいという経験則に基づき、アナログ出力信号を間欠的
保持しこれによってＡ／Ｄ変換回路の動作速度を最小限
に抑えたものである。
【０００８】
【作用】本発明に係るフィルタ回路によれば、Ａ／Ｄ変
換回路として速度仕様の比較的低い回路を使用でき、コ
スト、歩留り、消費電力において有利である。
換回路として速度仕様の比較的低い回路を使用でき、コ
スト、歩留り、消費電力において有利である。
【０００９】
【実施例】次に本発明に係るマッチドフィルタの１実施
例を図面に基づいて説明する。
例を図面に基づいて説明する。
【００１０】図１において、マッチドフィルタは前記図
１７の積和演算部「ＭＦ」の後段に、この積和演算部か
らのアナログ出力信号を保持するサンプル・ホールド回
路「Ｓ／Ｈ３」と、サンプル・ホールド回路からのアナ
ログ出力信号Ａｏｕｔをデジタル化するＡ／Ｄ変換部
「Ａ／Ｄ」とを有し、サンプル・ホールド回路はピーク
検出部「ＰＤ」によって制御されている。積和演算部は
Ａｏｕｔの他に、内部サンプル・ホールド回路のデータ
保持のタイミングを決定するクロック信号Ｃ１、および
先頭のサンプル・ホールド回路のデータ保持タイミング
を示すリセット信号ＲＳＴをピーク検出部ＰＤに対して
出力し、ピーク検出部はこれら信号に基づいてＳ／Ｈ３
を制御する。
１７の積和演算部「ＭＦ」の後段に、この積和演算部か
らのアナログ出力信号を保持するサンプル・ホールド回
路「Ｓ／Ｈ３」と、サンプル・ホールド回路からのアナ
ログ出力信号Ａｏｕｔをデジタル化するＡ／Ｄ変換部
「Ａ／Ｄ」とを有し、サンプル・ホールド回路はピーク
検出部「ＰＤ」によって制御されている。積和演算部は
Ａｏｕｔの他に、内部サンプル・ホールド回路のデータ
保持のタイミングを決定するクロック信号Ｃ１、および
先頭のサンプル・ホールド回路のデータ保持タイミング
を示すリセット信号ＲＳＴをピーク検出部ＰＤに対して
出力し、ピーク検出部はこれら信号に基づいてＳ／Ｈ３
を制御する。
【００１１】ピーク検出部はサンプル・ホールド回路Ｓ
／Ｈ３に対して、前記Ｃ１に対応したクロックＣ２を出
力し、保持すべきデータの番号（前記式（１）のｉ）Ｎ
を出力する。この番号Ｎは所定個数、例えば３個まで設
定できる。各番号はサンプル・ホールド回路内のレジス
タ（図示省略）に一旦登録され、そのためのレジスタ選
択信号ＲＳＥＬがＰＤからＳ／Ｈ３に入力される。
／Ｈ３に対して、前記Ｃ１に対応したクロックＣ２を出
力し、保持すべきデータの番号（前記式（１）のｉ）Ｎ
を出力する。この番号Ｎは所定個数、例えば３個まで設
定できる。各番号はサンプル・ホールド回路内のレジス
タ（図示省略）に一旦登録され、そのためのレジスタ選
択信号ＲＳＥＬがＰＤからＳ／Ｈ３に入力される。
【００１２】図２において、サンプル・ホールド回路Ｓ
／Ｈ３は、積和演算部の出力Ａｏｕｔを適当なタイミン
グで保持する複数のサンプル・ホールド回路ＳＨ２１、
ＳＨ２２、ＳＨ２３を有し、これらのサンプル・ホール
ド回路の出力はスイッチＳＢ２、ＳＢ３、ＳＢ４にそれ
ぞれ接続されている。電源電圧をＶｄｄとするとき、Ｖ
ｄｄ／２の基準電圧Ｖｒが各サンプル・ホールド回路に
入力され、さらにＶｒは、前記スイッチと並列なスイッ
チＳＢ１に入力されている。スイッチＳＢ１〜ＳＢ４の
出力は１個のキャパシタンスＣ２１に並列入力され、キ
ャパシタンスＣ２１の出力は反転増幅器ＩＮＶ２に入力
されている。反転増幅器ＩＮＶ２の出力はキャパシタン
スＣ２２を介してその入力にフィードバックされ、これ
によって、ＳＢ１〜ＳＢ４の出力が良好な線形特性をも
ってアナログ出力信号Ａｏ２として出力されるようにな
っている。
／Ｈ３は、積和演算部の出力Ａｏｕｔを適当なタイミン
グで保持する複数のサンプル・ホールド回路ＳＨ２１、
ＳＨ２２、ＳＨ２３を有し、これらのサンプル・ホール
ド回路の出力はスイッチＳＢ２、ＳＢ３、ＳＢ４にそれ
ぞれ接続されている。電源電圧をＶｄｄとするとき、Ｖ
ｄｄ／２の基準電圧Ｖｒが各サンプル・ホールド回路に
入力され、さらにＶｒは、前記スイッチと並列なスイッ
チＳＢ１に入力されている。スイッチＳＢ１〜ＳＢ４の
出力は１個のキャパシタンスＣ２１に並列入力され、キ
ャパシタンスＣ２１の出力は反転増幅器ＩＮＶ２に入力
されている。反転増幅器ＩＮＶ２の出力はキャパシタン
スＣ２２を介してその入力にフィードバックされ、これ
によって、ＳＢ１〜ＳＢ４の出力が良好な線形特性をも
ってアナログ出力信号Ａｏ２として出力されるようにな
っている。
【００１３】前記ＳＨ２１〜ＳＨ２３およびＳＢ１〜Ｓ
Ｂ４はコントローラ（ＣＯＮＴＲＯＬＬＥＲで示す。）
よりの制御信号ＣＴＲＬ２によって制御されており、コ
ントローラにはマルチパスにおける複数のピークに対応
した複数のレジスタが設けられ、データ取り込みのタイ
ミング、すなわちデータ中のピークの位置を示す番号
（以下ピーク番号という。）を登録し得るようになって
いる。コントローラには、ピーク検出部ＰＤからレジス
タ選択信号ＲＳＥＬ、ピーク番号信号Ｎ、レジスタ書き
込みクロックＣ２が入力され、各レジスタに対するピー
ク番号書き込みが行われる。
Ｂ４はコントローラ（ＣＯＮＴＲＯＬＬＥＲで示す。）
よりの制御信号ＣＴＲＬ２によって制御されており、コ
ントローラにはマルチパスにおける複数のピークに対応
した複数のレジスタが設けられ、データ取り込みのタイ
ミング、すなわちデータ中のピークの位置を示す番号
（以下ピーク番号という。）を登録し得るようになって
いる。コントローラには、ピーク検出部ＰＤからレジス
タ選択信号ＲＳＥＬ、ピーク番号信号Ｎ、レジスタ書き
込みクロックＣ２が入力され、各レジスタに対するピー
ク番号書き込みが行われる。
【００１４】さらに反転増幅部ＩＮＶ２には、その入出
力を接続するスイッチＳＡ１が設けられ、ＳＡ１を閉成
することによって、反転増幅部ＩＮＶ２の入力における
オフセット電圧をリフレッシュし得る。このリフレッシ
ュによって、サンプル・ホールド回路の出力精度を確保
し得る。
力を接続するスイッチＳＡ１が設けられ、ＳＡ１を閉成
することによって、反転増幅部ＩＮＶ２の入力における
オフセット電圧をリフレッシュし得る。このリフレッシ
ュによって、サンプル・ホールド回路の出力精度を確保
し得る。
【００１５】スイッチＳＢ２〜ＳＢ４はＳＨ２１〜ＳＨ
２３で保持されたＡｏｕｔを後段に出力すべき時点で閉
成され、またＳＢ１はＩＮＶ２、Ｃ２１、Ｃ２２のリフ
レッシュに際して閉成される。
２３で保持されたＡｏｕｔを後段に出力すべき時点で閉
成され、またＳＢ１はＩＮＶ２、Ｃ２１、Ｃ２２のリフ
レッシュに際して閉成される。
【００１６】サンプル・ホールド回路ＳＨ２１はＡｏｕ
ｔおよびＶｒにそれぞれ接続されたスイッチＳＷＨ１、
ＳＷＨ２を有し、Ｓ／Ｈ３と同様に、これらスイッチの
出力は、キャパシタンスＣ３１を介してインバータＩＮ
Ｖ３に入力されている。またインバータＩＮＶ３の入出
力はキャパシタンスＣ３２およびスイッチＳＡ２によっ
て相互に接続されている。サンプル・ホールド回路ＳＨ
２１は、コントロール信号ＣＴＲＬ３によって制御さ
れ、ＳＷＨ２を閉成した状態から開放された時点におい
てＣ３１およびＣ３２の電荷としてＡｏｕｔを取り込
み、保持する。サンプル・ホールド回路の出力はＩＮＶ
３の高いゲインおよびＣ３２によるフィードバックによ
って、良好な線形特性が保証されている。そしてＳＨ２
２、ＳＨ２３はＳＨ２１と同様に構成されている。
ｔおよびＶｒにそれぞれ接続されたスイッチＳＷＨ１、
ＳＷＨ２を有し、Ｓ／Ｈ３と同様に、これらスイッチの
出力は、キャパシタンスＣ３１を介してインバータＩＮ
Ｖ３に入力されている。またインバータＩＮＶ３の入出
力はキャパシタンスＣ３２およびスイッチＳＡ２によっ
て相互に接続されている。サンプル・ホールド回路ＳＨ
２１は、コントロール信号ＣＴＲＬ３によって制御さ
れ、ＳＷＨ２を閉成した状態から開放された時点におい
てＣ３１およびＣ３２の電荷としてＡｏｕｔを取り込
み、保持する。サンプル・ホールド回路の出力はＩＮＶ
３の高いゲインおよびＣ３２によるフィードバックによ
って、良好な線形特性が保証されている。そしてＳＨ２
２、ＳＨ２３はＳＨ２１と同様に構成されている。
【００１７】図４において、前記スイッチＳＡ１はＭＯ
ＳトランジスタＴ４およびこれと逆極性のダミートラン
ジスタＤＴ４（Ｔ４の１／２ほどのサイズ）を直列して
なり、そのゲートには制御信号ＣＴＲＬ４およびこれを
インバータＩ４によって反転した信号が入力され、ＣＴ
ＲＬ４がハイレベルのときに入力Ｔｉｎ４が出力Ｔｏ４
に導通するようになっている。ＤＴ４はＩＮＶ２の入力
側すなわちフローティング状態のキャパシタンスＣ２１
に接続され、リフレッシュ時におけるＣ２１の電荷残留
の影響をＤＴ４の逆極性によって相殺するようになって
いる。これによってスイッチＳＡ１の影響による出力精
度低下が防止されている。なおＳＡ２も同様に構成され
ているので図示を省略する。また以下に記述されるスイ
ッチでＳＡ〜と表示されるものは全て同様に構成される
ものとする。
ＳトランジスタＴ４およびこれと逆極性のダミートラン
ジスタＤＴ４（Ｔ４の１／２ほどのサイズ）を直列して
なり、そのゲートには制御信号ＣＴＲＬ４およびこれを
インバータＩ４によって反転した信号が入力され、ＣＴ
ＲＬ４がハイレベルのときに入力Ｔｉｎ４が出力Ｔｏ４
に導通するようになっている。ＤＴ４はＩＮＶ２の入力
側すなわちフローティング状態のキャパシタンスＣ２１
に接続され、リフレッシュ時におけるＣ２１の電荷残留
の影響をＤＴ４の逆極性によって相殺するようになって
いる。これによってスイッチＳＡ１の影響による出力精
度低下が防止されている。なおＳＡ２も同様に構成され
ているので図示を省略する。また以下に記述されるスイ
ッチでＳＡ〜と表示されるものは全て同様に構成される
ものとする。
【００１８】図５において、スイッチＳＢ１はＭＯＳト
ランジスタＴ５のゲートに制御信号ＣＴＲＬ５およびこ
れをインバータＩ５によって反転した信号を入力してな
り、ＣＴＲＬ５がハイレベルのときに入力Ｔｉｎ５が出
力Ｔｏ５に導通するようになっている。なおＳＢ２〜Ｓ
Ｂ４も同様に構成されているので図示を省略する。また
以下に記述されるスイッチでＳＢ〜と表示されるものは
全て同様に構成されるものとする。
ランジスタＴ５のゲートに制御信号ＣＴＲＬ５およびこ
れをインバータＩ５によって反転した信号を入力してな
り、ＣＴＲＬ５がハイレベルのときに入力Ｔｉｎ５が出
力Ｔｏ５に導通するようになっている。なおＳＢ２〜Ｓ
Ｂ４も同様に構成されているので図示を省略する。また
以下に記述されるスイッチでＳＢ〜と表示されるものは
全て同様に構成されるものとする。
【００１９】図６において、前記スイッチＳＷＨ１はＣ
ＭＯＳＴ６およびこれと逆極性のダミートランジスタＤ
Ｔ６（Ｔ６の１／２ほどのサイズ）を直列してなり、そ
のゲートには制御信号ＣＴＲＬ６およびこれをインバー
タＩ６によって反転した信号が入力され、ＣＴＲＬ６が
ハイレベルのときに入力Ｔｉｎ６が出力Ｔｏ６に導通す
るようになっている。ＤＴ６は出力側すなわちフローテ
ィング状態のキャパシタンスＣ３１に接続され、リフレ
ッシュ時におけるＣ３１の電荷残留の影響をＤＴ６の逆
極性によって相殺するようになっている。これによって
スイッチＳＷＨ１の影響による出力精度低下が防止され
ている。なおＳＷＨ２も同様に構成されているので図示
を省略する。
ＭＯＳＴ６およびこれと逆極性のダミートランジスタＤ
Ｔ６（Ｔ６の１／２ほどのサイズ）を直列してなり、そ
のゲートには制御信号ＣＴＲＬ６およびこれをインバー
タＩ６によって反転した信号が入力され、ＣＴＲＬ６が
ハイレベルのときに入力Ｔｉｎ６が出力Ｔｏ６に導通す
るようになっている。ＤＴ６は出力側すなわちフローテ
ィング状態のキャパシタンスＣ３１に接続され、リフレ
ッシュ時におけるＣ３１の電荷残留の影響をＤＴ６の逆
極性によって相殺するようになっている。これによって
スイッチＳＷＨ１の影響による出力精度低下が防止され
ている。なおＳＷＨ２も同様に構成されているので図示
を省略する。
【００２０】前記サンプル・ホールド回路Ｓ／Ｈ３によ
るサンプル・ホールドのタイミングは図１８に示すとお
りであり、ＳＨ２１による信号取り込みの後、一定の時
間Ｔｈの経過後にＳＨ２１のデータをＳＢ２から出力す
る。このデータ出力が終了する前にＳＨ２２によるデー
タ取り込みを開始し、その終了後にＳＢ３からの出力を
行う。さらにＳＨ２３でのデータ保持終了後ＳＢ４によ
るデータ出力を行う。ＳＨ２１によるデータ取り込みの
開始を起点としてサンプル・ホールドの周期Ｔｃを図１
８のように与え、ＳＢ２による出力開始からＳＢ４によ
る出力終了までの時間をＴ１とすると、時間（Ｔｈ＋Ｔ
１）はＴｃよりも短く設定される。そして｛Ｔｃ−（Ｔ
ｈ＋Ｔ１）｝の時間内においてスイッチＳＡ１、ＳＢ１
による回路のリフレッシュが実行される。
るサンプル・ホールドのタイミングは図１８に示すとお
りであり、ＳＨ２１による信号取り込みの後、一定の時
間Ｔｈの経過後にＳＨ２１のデータをＳＢ２から出力す
る。このデータ出力が終了する前にＳＨ２２によるデー
タ取り込みを開始し、その終了後にＳＢ３からの出力を
行う。さらにＳＨ２３でのデータ保持終了後ＳＢ４によ
るデータ出力を行う。ＳＨ２１によるデータ取り込みの
開始を起点としてサンプル・ホールドの周期Ｔｃを図１
８のように与え、ＳＢ２による出力開始からＳＢ４によ
る出力終了までの時間をＴ１とすると、時間（Ｔｈ＋Ｔ
１）はＴｃよりも短く設定される。そして｛Ｔｃ−（Ｔ
ｈ＋Ｔ１）｝の時間内においてスイッチＳＡ１、ＳＢ１
による回路のリフレッシュが実行される。
【００２１】以上は３個のピークが検出され、サンプル
・ホールド回路における全ての回路が使用されるケース
であるが、より少ないピーク例えば２個のピークが検出
された場合には図１９のようなタイミング設定が行われ
る。
・ホールド回路における全ての回路が使用されるケース
であるが、より少ないピーク例えば２個のピークが検出
された場合には図１９のようなタイミング設定が行われ
る。
【００２２】図１９において、ＳＨ２１によるデータ取
り込みから、ＳＨ２２によるデータ取り込みまでの時間
Ｔｄ、同データ取り込みからＳＢ２による出力までの時
間Ｔｈは図１８と同様に設定され、また出力期間Ｔ１も
図１８と同様に設定される。
り込みから、ＳＨ２２によるデータ取り込みまでの時間
Ｔｄ、同データ取り込みからＳＢ２による出力までの時
間Ｔｈは図１８と同様に設定され、また出力期間Ｔ１も
図１８と同様に設定される。
【００２３】図７において、Ａ／ＤコンバータはＳ／Ｈ
３の出力（図７ではＡｉ７で示す）が入力された第１量
子化回路Ｑ１、この量子化回路の出力およびＡｉ７の反
転出力が入力された第２量子化回路Ｑ２を有し、Ｑ１に
おいて上位ビットを、Ｑ２において下位ビットを生成す
る。
３の出力（図７ではＡｉ７で示す）が入力された第１量
子化回路Ｑ１、この量子化回路の出力およびＡｉ７の反
転出力が入力された第２量子化回路Ｑ２を有し、Ｑ１に
おいて上位ビットを、Ｑ２において下位ビットを生成す
る。
【００２４】量子化回路Ｑ１は図８に示す４段階の閾値
回路Ｔｈ１、Ｔｈ２、Ｔｈ３、Ｔｈ４よりなり、上位３
段階の各閾値回路の出力ｂ０〜ｂ２の反転出力ｂ０’、
ｂ１’、ｂ２’が内部中間データとして生成されてい
る。
回路Ｔｈ１、Ｔｈ２、Ｔｈ３、Ｔｈ４よりなり、上位３
段階の各閾値回路の出力ｂ０〜ｂ２の反転出力ｂ０’、
ｂ１’、ｂ２’が内部中間データとして生成されてい
る。
【００２５】最も下位の閾値回路Ｔｈ４には、入力信号
Ａｉ８、ｂ０’、ｂ１’、ｂ２’が入力される容量結合
ＣＰ８４、およびこのＣＰ８４の出力に接続された４段
のＭＯＳインバータＩ８４１、Ｉ８４２、Ｉ８４３、Ｉ
８４４を有し、ｂ３はＩ８４４の出力として生成されて
いる。ＣＰ８４はキャパシタンスＣ８４１、Ｃ８４２、
Ｃ８４３、Ｃ８４４、Ｃ８４５、Ｃ８４６を並列接続し
てなり、これらキャパシタンスには、入力信号Ａｉ８、
ｂ０’、ｂ１’、ｂ２’、電源電圧Ｖｃｃ（＝Ｖｄｄ）
およびグランドがそれぞれ接続されている。Ａｉ８はマ
ルチプレクサＭＵＸを介してＣ８４１に入力され、マル
チプレクサはＡｉ８と基準電圧Ｖｒを二者択一的にＣ８
４１に入力する。
Ａｉ８、ｂ０’、ｂ１’、ｂ２’が入力される容量結合
ＣＰ８４、およびこのＣＰ８４の出力に接続された４段
のＭＯＳインバータＩ８４１、Ｉ８４２、Ｉ８４３、Ｉ
８４４を有し、ｂ３はＩ８４４の出力として生成されて
いる。ＣＰ８４はキャパシタンスＣ８４１、Ｃ８４２、
Ｃ８４３、Ｃ８４４、Ｃ８４５、Ｃ８４６を並列接続し
てなり、これらキャパシタンスには、入力信号Ａｉ８、
ｂ０’、ｂ１’、ｂ２’、電源電圧Ｖｃｃ（＝Ｖｄｄ）
およびグランドがそれぞれ接続されている。Ａｉ８はマ
ルチプレクサＭＵＸを介してＣ８４１に入力され、マル
チプレクサはＡｉ８と基準電圧Ｖｒを二者択一的にＣ８
４１に入力する。
【００２６】最下位から二番目の桁に対応する閾値回路
Ｔｈ３には、入力信号Ａｉ８、ｂ０’、ｂ１’が入力さ
れる容量結合ＣＰ８３、およびこのＣＰ８３の出力に接
続された４段のＭＯＳインバータＩ８３１、Ｉ８３２、
Ｉ８３３、Ｉ８３４を有し、ｂ２はＩ８３４の出力とし
て生成されている。ＣＰ８３はキャパシタンスＣ８３
１、Ｃ８３２、Ｃ８３３、Ｃ８３４、Ｃ８３５を並列接
続してなり、これらキャパシタンスには、入力信号Ａｉ
８、ｂ０’、ｂ１’、電源電圧Ｖｃｃおよびグランドが
それぞれ接続されている。Ａｉ８はマルチプレクサＭＵ
Ｘを介してＣ８３１に入力され、マルチプレクサはＡｉ
８と基準電圧Ｖｒを二者択一的にＣ８３１に入力する。
Ｔｈ３には、入力信号Ａｉ８、ｂ０’、ｂ１’が入力さ
れる容量結合ＣＰ８３、およびこのＣＰ８３の出力に接
続された４段のＭＯＳインバータＩ８３１、Ｉ８３２、
Ｉ８３３、Ｉ８３４を有し、ｂ２はＩ８３４の出力とし
て生成されている。ＣＰ８３はキャパシタンスＣ８３
１、Ｃ８３２、Ｃ８３３、Ｃ８３４、Ｃ８３５を並列接
続してなり、これらキャパシタンスには、入力信号Ａｉ
８、ｂ０’、ｂ１’、電源電圧Ｖｃｃおよびグランドが
それぞれ接続されている。Ａｉ８はマルチプレクサＭＵ
Ｘを介してＣ８３１に入力され、マルチプレクサはＡｉ
８と基準電圧Ｖｒを二者択一的にＣ８３１に入力する。
【００２７】最下位から三番目の桁に対応する閾値回路
Ｔｈ２には、入力信号Ａｉ８、ｂ０’が入力される容量
結合ＣＰ８２、およびこのＣＰ８２の出力に接続された
４段のＭＯＳインバータＩ８２１、Ｉ８２２、Ｉ８２
３、Ｉ８２４を有し、ｂ１はＩ８２４の出力として生成
されている。ＣＰ８２はキャパシタンスＣ８２１、Ｃ８
２２、Ｃ８２３、Ｃ８２４を並列接続してなり、これら
キャパシタンスには、入力信号Ａｉ８、ｂ０’、電源電
圧Ｖｃｃおよびグランドがそれぞれ接続されている。Ａ
ｉ８はマルチプレクサＭＵＸを介してＣ８２１に入力さ
れ、マルチプレクサはＡｉ８と基準電圧Ｖｒを二者択一
的にＣ８２１に入力する。
Ｔｈ２には、入力信号Ａｉ８、ｂ０’が入力される容量
結合ＣＰ８２、およびこのＣＰ８２の出力に接続された
４段のＭＯＳインバータＩ８２１、Ｉ８２２、Ｉ８２
３、Ｉ８２４を有し、ｂ１はＩ８２４の出力として生成
されている。ＣＰ８２はキャパシタンスＣ８２１、Ｃ８
２２、Ｃ８２３、Ｃ８２４を並列接続してなり、これら
キャパシタンスには、入力信号Ａｉ８、ｂ０’、電源電
圧Ｖｃｃおよびグランドがそれぞれ接続されている。Ａ
ｉ８はマルチプレクサＭＵＸを介してＣ８２１に入力さ
れ、マルチプレクサはＡｉ８と基準電圧Ｖｒを二者択一
的にＣ８２１に入力する。
【００２８】最上位の桁に対応する閾値回路Ｔｈ１に
は、入力信号Ａｉ８が入力される容量結合ＣＰ８１、お
よびこのＣＰ８１の出力に接続された４段のＭＯＳイン
バータＩ８１１、Ｉ８１２、Ｉ８１３を有し、ｂ０はＩ
８１３の出力として生成されている。ＣＰ８１はキャパ
シタンスＣ８１１、Ｃ８１２、Ｃ８１３を並列接続して
なり、これらキャパシタンスには、入力信号Ａｉ８、電
源電圧Ｖｃｃおよびグランドがそれぞれ接続されてい
る。Ａｉ８はマルチプレクサＭＵＸを介してＣ８１１に
入力され、マルチプレクサはＡｉ８と基準電圧Ｖｒを二
者択一的にＣ８１１に入力する。
は、入力信号Ａｉ８が入力される容量結合ＣＰ８１、お
よびこのＣＰ８１の出力に接続された４段のＭＯＳイン
バータＩ８１１、Ｉ８１２、Ｉ８１３を有し、ｂ０はＩ
８１３の出力として生成されている。ＣＰ８１はキャパ
シタンスＣ８１１、Ｃ８１２、Ｃ８１３を並列接続して
なり、これらキャパシタンスには、入力信号Ａｉ８、電
源電圧Ｖｃｃおよびグランドがそれぞれ接続されてい
る。Ａｉ８はマルチプレクサＭＵＸを介してＣ８１１に
入力され、マルチプレクサはＡｉ８と基準電圧Ｖｒを二
者択一的にＣ８１１に入力する。
【００２９】ＣＰ８１〜ＣＰ８４の各キャパシタンスの
容量は表１のとおりであり、入力信号Ａｉ８に対する出
力ｂ０、ｂ１、ｂ２、ｂ３は表２のとおりである。なお
表１のＣｕは必ずしも最小容量である必要はなく、各容
量結合に共通であればよい。また表２中、電圧（Ｖｄｄ
／１６）をＶａとして表示している。
容量は表１のとおりであり、入力信号Ａｉ８に対する出
力ｂ０、ｂ１、ｂ２、ｂ３は表２のとおりである。なお
表１のＣｕは必ずしも最小容量である必要はなく、各容
量結合に共通であればよい。また表２中、電圧（Ｖｄｄ
／１６）をＶａとして表示している。
【００３０】以上の量子化回路Ｑ１により出力ｂ０〜ｂ
３が生成される。そして、ｂ０〜ｂ３は図７の容量結合
ＣＰ７により、２進数の重み付けをされ、かつＡｉ７の
反転出力と加算される。Ａｉ７はキャパシタンスＣ７
１、反転増幅部ＩＮＶ７１を介してＣ７３に入力されて
おり、ＩＮＶ７１の出力はキャパシタンスＣ７２を介し
てその入力にフィードバックされている。この反転増幅
器の出力は−Ａｉ７（Ｃ７１／Ｃ７２）であり、Ｃ７１
＝Ｃ７２と設定されている。容量結合ＣＰ７の出力は反
転増幅部ＩＮＶ７２を介してＱ２に入力され、ＩＮＶ７
２の出力はキャパシタンスＣ７４を介してその入力にフ
ィードバックされている。容量結合ＣＰ７はキャパシタ
ンスＣ７３、Ｃ７５、Ｃ７６、Ｃ７７、Ｃ７８を並列接
続してなり、これらキャパシタンスには（−Ａｉ７）、
ｂ０、ｂ１、ｂ２、ｂ３がそれぞれ接続されている。こ
こに、Ｃ７４およびＣＰ７内のキャパシタンスの容量比
はＣ７３：Ｃ７４：Ｃ７５：Ｃ７６：Ｃ７７：Ｃ７８＝
１６：１：８：４：２：１である。なお、量子化回路Ｑ
２はＱ１と同様に構成されているので説明を省略する。
３が生成される。そして、ｂ０〜ｂ３は図７の容量結合
ＣＰ７により、２進数の重み付けをされ、かつＡｉ７の
反転出力と加算される。Ａｉ７はキャパシタンスＣ７
１、反転増幅部ＩＮＶ７１を介してＣ７３に入力されて
おり、ＩＮＶ７１の出力はキャパシタンスＣ７２を介し
てその入力にフィードバックされている。この反転増幅
器の出力は−Ａｉ７（Ｃ７１／Ｃ７２）であり、Ｃ７１
＝Ｃ７２と設定されている。容量結合ＣＰ７の出力は反
転増幅部ＩＮＶ７２を介してＱ２に入力され、ＩＮＶ７
２の出力はキャパシタンスＣ７４を介してその入力にフ
ィードバックされている。容量結合ＣＰ７はキャパシタ
ンスＣ７３、Ｃ７５、Ｃ７６、Ｃ７７、Ｃ７８を並列接
続してなり、これらキャパシタンスには（−Ａｉ７）、
ｂ０、ｂ１、ｂ２、ｂ３がそれぞれ接続されている。こ
こに、Ｃ７４およびＣＰ７内のキャパシタンスの容量比
はＣ７３：Ｃ７４：Ｃ７５：Ｃ７６：Ｃ７７：Ｃ７８＝
１６：１：８：４：２：１である。なお、量子化回路Ｑ
２はＱ１と同様に構成されているので説明を省略する。
【００３１】図９において、積和演算回路ＭＦは複数の
サンプル・ホールド回路Ｓ／Ｈ９１〜Ｓ／Ｈ９６に対し
て入力電圧Ｖｉｎ（基準電圧Ｖｒを基準とした電圧）を
並列接続してなり、各サンプル・ホールド回路からＨ
（ハイ）、Ｌ（ロー）の２系統の出力を生じる。サンプ
ル・ホールド回路にはコントロール回路ＣＴＲＬ９が接
続され、順次いずれか１個のサンプル・ホールド回路に
Ｖｉｎが取り込まれるように制御を行う。
サンプル・ホールド回路Ｓ／Ｈ９１〜Ｓ／Ｈ９６に対し
て入力電圧Ｖｉｎ（基準電圧Ｖｒを基準とした電圧）を
並列接続してなり、各サンプル・ホールド回路からＨ
（ハイ）、Ｌ（ロー）の２系統の出力を生じる。サンプ
ル・ホールド回路にはコントロール回路ＣＴＲＬ９が接
続され、順次いずれか１個のサンプル・ホールド回路に
Ｖｉｎが取り込まれるように制御を行う。
【００３２】またサンプル・ホールド回路は、コントロ
ール回路の制御に基づき、入力電圧ＶｉｎをＨ側または
Ｌ側の一方に導き、他方には基準電圧Ｖｒを接続する。
この経路選択は入力信号に乗ずべき１ビット符号に対応
して行われ、この段階で乗算が完了したことになる。
ール回路の制御に基づき、入力電圧ＶｉｎをＨ側または
Ｌ側の一方に導き、他方には基準電圧Ｖｒを接続する。
この経路選択は入力信号に乗ずべき１ビット符号に対応
して行われ、この段階で乗算が完了したことになる。
【００３３】サンプル・ホールド回路Ｓ／Ｈ９１〜Ｓ／
Ｈ９６（図はＳ／Ｈ９１で代表している。）は、図１０
のように構成され、入力電圧Ｖｉｎは前記ＳＢ１と同様
のスイッチＳＢ１５に接続されている。スイッチＳＢ１
５の出力はキャパシタンスＣ９に接続され、キャパシタ
ンスＣ９の出力には反転増幅部ＩＮＶ９が接続されてい
る。ＩＮＶ９の出力は２個のマルチプレクサＭＵＸ９
１、ＭＵＸ９２に入力され、またこれらマルチプレクサ
には共通な基準電圧Ｖｒが接続されている。ＳＢ１５閉
成されると、Ｃ９はＡｉ９に対応した電荷で充電され、
ＩＮＶ９により出力の線形特性が保証される。そして、
その後スイッチＳＢ１５が開放されたときにサンプル・
ホールド回路Ｓ／Ｈ９１はＡｉ９を保持することにな
る。
Ｈ９６（図はＳ／Ｈ９１で代表している。）は、図１０
のように構成され、入力電圧Ｖｉｎは前記ＳＢ１と同様
のスイッチＳＢ１５に接続されている。スイッチＳＢ１
５の出力はキャパシタンスＣ９に接続され、キャパシタ
ンスＣ９の出力には反転増幅部ＩＮＶ９が接続されてい
る。ＩＮＶ９の出力は２個のマルチプレクサＭＵＸ９
１、ＭＵＸ９２に入力され、またこれらマルチプレクサ
には共通な基準電圧Ｖｒが接続されている。ＳＢ１５閉
成されると、Ｃ９はＡｉ９に対応した電荷で充電され、
ＩＮＶ９により出力の線形特性が保証される。そして、
その後スイッチＳＢ１５が開放されたときにサンプル・
ホールド回路Ｓ／Ｈ９１はＡｉ９を保持することにな
る。
【００３４】前記反転増幅部ＩＮＶ２は図１１の構成を
有し、入力電圧Ａｉ１０は３段直列のＭＯＳインバータ
Ｉ１０１、Ｉ１０２、Ｉ１０３に入力されている。最終
段のＭＯＳインバータＩ１０３の出力Ｖｏ１０は前記帰
還キャパシタンスＣ２２（図２）を介して初段キャパシ
タンスＩ１０１の入力に接続され、閉ループゲインが設
定されている。帰還キャパシタンスＣ２２の容量はＣ２
１（図２）と等しく設定され、閉ループゲインは−１に
設定されている。
有し、入力電圧Ａｉ１０は３段直列のＭＯＳインバータ
Ｉ１０１、Ｉ１０２、Ｉ１０３に入力されている。最終
段のＭＯＳインバータＩ１０３の出力Ｖｏ１０は前記帰
還キャパシタンスＣ２２（図２）を介して初段キャパシ
タンスＩ１０１の入力に接続され、閉ループゲインが設
定されている。帰還キャパシタンスＣ２２の容量はＣ２
１（図２）と等しく設定され、閉ループゲインは−１に
設定されている。
【００３５】反転増幅部ＩＮＶ２はＩ１０３の出力が接
地キャパシタンスＣ１０２を介してグランドに接続さ
れ、またＩ１０２の出力が一対の平衡レジスタンスＲＥ
１０１、ＲＥ１０２を介して電源およびグランドに接続
されている。これによってフィードバック系を含む増幅
回路の発振が防止されている。
地キャパシタンスＣ１０２を介してグランドに接続さ
れ、またＩ１０２の出力が一対の平衡レジスタンスＲＥ
１０１、ＲＥ１０２を介して電源およびグランドに接続
されている。これによってフィードバック系を含む増幅
回路の発振が防止されている。
【００３６】ＩＮＶ３、ＩＮＶ７１、ＩＮＶ７２、ＩＮ
Ｖ９はＩＮＶ２と同様に構成されているので、図示を省
略する。
Ｖ９はＩＮＶ２と同様に構成されているので、図示を省
略する。
【００３７】図１２に示すように、図８のマルチプレク
サＭＵＸはｎ型ＭＯＳトランジスタのソース、ドレイン
と、ｐ型ＭＯＳトランジスタのドレイン、ソースとをそ
れぞれ相互に接続してトランジスタ回路Ｔ１２１、Ｔ１
２２を構成しなる。両トランジスタ回路におけるｎ型Ｍ
ＯＳトランジスタのソース側の端子は共通出力端子ＴＯ
１２に接続され、Ｔ１２１におけるｎＭＯＳトランジス
タのドレイン側の端子には図８に示した入力電圧Ａｉ８
（図１２ではＡｉ１２で示す。）が接続されている。ま
たＴ１２２におけるｎＭＯＳトランジスタのドレイン側
の端子には基準電圧Ｖｒが接続されている。トランジス
タ回路Ｔ１２１におけるｎＭＯＳトランジスタのゲート
およびトランジスタ回路Ｔ１２２におけるｐＭＯＳトラ
ンジスタのゲートには制御信号ＣＴＲＬ１２が入力さ
れ、Ｔ１２１のｐＭＯＳおよびＴ１２２のｎＭＯＳのゲ
ートにはＣＴＲＬ１２をインバータＩ１２で反転した信
号が入力されている。これによって、ＣＴＲＬ１２がハ
イレベルのときには、Ｔ１２１が導通してＴ１２２は遮
断され、ローレベルのときにはＴ１２２が導通しＴ１２
１が遮断される。すなわちＭＵＸは、ＣＴＲＬ１２のコ
ントロールによりＡｉ１２またはＶｒを択一的に出力し
得る。なお図１０に示すマルチプレクサＭＵＸ９１、Ｍ
ＵＸ９２はＭＵＸと同様の構成を有するので、説明を省
略する。
サＭＵＸはｎ型ＭＯＳトランジスタのソース、ドレイン
と、ｐ型ＭＯＳトランジスタのドレイン、ソースとをそ
れぞれ相互に接続してトランジスタ回路Ｔ１２１、Ｔ１
２２を構成しなる。両トランジスタ回路におけるｎ型Ｍ
ＯＳトランジスタのソース側の端子は共通出力端子ＴＯ
１２に接続され、Ｔ１２１におけるｎＭＯＳトランジス
タのドレイン側の端子には図８に示した入力電圧Ａｉ８
（図１２ではＡｉ１２で示す。）が接続されている。ま
たＴ１２２におけるｎＭＯＳトランジスタのドレイン側
の端子には基準電圧Ｖｒが接続されている。トランジス
タ回路Ｔ１２１におけるｎＭＯＳトランジスタのゲート
およびトランジスタ回路Ｔ１２２におけるｐＭＯＳトラ
ンジスタのゲートには制御信号ＣＴＲＬ１２が入力さ
れ、Ｔ１２１のｐＭＯＳおよびＴ１２２のｎＭＯＳのゲ
ートにはＣＴＲＬ１２をインバータＩ１２で反転した信
号が入力されている。これによって、ＣＴＲＬ１２がハ
イレベルのときには、Ｔ１２１が導通してＴ１２２は遮
断され、ローレベルのときにはＴ１２２が導通しＴ１２
１が遮断される。すなわちＭＵＸは、ＣＴＲＬ１２のコ
ントロールによりＡｉ１２またはＶｒを択一的に出力し
得る。なお図１０に示すマルチプレクサＭＵＸ９１、Ｍ
ＵＸ９２はＭＵＸと同様の構成を有するので、説明を省
略する。
【００３８】図１３に示すように、加算部ＡＤ９１ｐ
（ＡＤ９１ｍも同様。）は１グループのサンプル・ホー
ルド回路の個数に対応した個数のキャパシタンスＣ１３
１、Ｃ１３２、Ｃ１３３よりなる容量結合ＣＰ１３を有
し、その出力はＩＮＶ２と同様なＩＮＶ１３に接続され
て、ＣＰ１３の出力が良好な線形性をもって出力電圧Ａ
ｏ１３として出力される。各キャパシタンスＣ１３１〜
Ｃ１３３の入力電圧をＡｉ１３１、Ａｉ１３２、Ａｉ１
３３、ＩＮＶ１３の帰還キャパシタンスをＣＦ１３とす
ると、ＩＮＶ１３の出力Ａｏ１３は、
（ＡＤ９１ｍも同様。）は１グループのサンプル・ホー
ルド回路の個数に対応した個数のキャパシタンスＣ１３
１、Ｃ１３２、Ｃ１３３よりなる容量結合ＣＰ１３を有
し、その出力はＩＮＶ２と同様なＩＮＶ１３に接続され
て、ＣＰ１３の出力が良好な線形性をもって出力電圧Ａ
ｏ１３として出力される。各キャパシタンスＣ１３１〜
Ｃ１３３の入力電圧をＡｉ１３１、Ａｉ１３２、Ａｉ１
３３、ＩＮＶ１３の帰還キャパシタンスをＣＦ１３とす
ると、ＩＮＶ１３の出力Ａｏ１３は、
【数２】 となる。ここに、Ａｉ１３１〜Ａｉ１３３とＡｏ１３は
基準電圧Ｖｒを基準とした電圧であり、またＣ１３１＝
Ｃ１３２＝Ｃ１３３＝ＣＦ１３／３と設定されている。
これにより、
基準電圧Ｖｒを基準とした電圧であり、またＣ１３１＝
Ｃ１３２＝Ｃ１３３＝ＣＦ１３／３と設定されている。
これにより、
【数３】 となる反転加算値の正規化出力が得られる。この正規化
により、最大電圧が電源電圧を超えることが防止されて
いる。
により、最大電圧が電源電圧を超えることが防止されて
いる。
【００３９】図１４に示すように、加算部ＡＤ９２は接
続されたＡＤ９１ｐまたはＡＤ９１ｍの個数に対応した
個数のキャパシタンスＣ１４１、Ｃ１４２よりなる容量
結合ＣＰ１４を有し、その出力はＩＮＶ２と同様な反転
増幅部ＩＮＶ１４に接続されている。これによってＣＰ
１４の出力が良好な線形性をもってＩＮＶ１４の出力に
生じるようになっている。各キャパシタンスＣ１４１、
Ｃ１４２の入力電圧をＡｉ１４１、Ａｉ１４２、ＩＮＶ
１４の帰還キャパシタンスをＣＦ１４とすると、ＩＮＶ
１４の出力Ａｏ１４は、
続されたＡＤ９１ｐまたはＡＤ９１ｍの個数に対応した
個数のキャパシタンスＣ１４１、Ｃ１４２よりなる容量
結合ＣＰ１４を有し、その出力はＩＮＶ２と同様な反転
増幅部ＩＮＶ１４に接続されている。これによってＣＰ
１４の出力が良好な線形性をもってＩＮＶ１４の出力に
生じるようになっている。各キャパシタンスＣ１４１、
Ｃ１４２の入力電圧をＡｉ１４１、Ａｉ１４２、ＩＮＶ
１４の帰還キャパシタンスをＣＦ１４とすると、ＩＮＶ
１４の出力Ａｏ１４は、
【数４】 となる。ここに、Ａｉ１４１、Ａｉ１４２とＡｏ１４は
基準電圧Ｖｒを基準とした電圧であり、またＣ１４１＝
Ｃ１４２＝ＣＦ１４／２と設定されている。これによっ
て、
基準電圧Ｖｒを基準とした電圧であり、またＣ１４１＝
Ｃ１４２＝ＣＦ１４／２と設定されている。これによっ
て、
【数５】 なる加算値の正規化出力が得られる。この正規化によ
り、最大電圧が電源電圧を超えることが防止されてい
る。
り、最大電圧が電源電圧を超えることが防止されてい
る。
【００４０】図１５に示すように、加算部ＡＤ９３は接
続された２個のＡＤ９１ｐまたはＡＤ９１ｍおよびＡＤ
９２に対応したキャパシタンスＣ１５１、Ｃ１５２、Ｃ
１５３よりなる容量結合ＣＰ１５を有し、その出力はＩ
ＮＶ２と同様のＩＮＶ１５に接続されている。これによ
ってＣＰ１５の出力が良好な線形性をもってＩＮＶ１５
の出力に生じるようになっている。各キャパシタンスＣ
１５１〜Ｃ１５３の入力電圧（Ｖｒを基準とした電圧）
をＡｉ１５１、Ａｉ１５２、Ａｉ１５３、ＩＮＶ１５の
帰還キャパシタンスをＣＦ１５とすると、ＩＮＶ１５の
出力Ａｏ１５（Ｖｒを基準とした電圧）は、
続された２個のＡＤ９１ｐまたはＡＤ９１ｍおよびＡＤ
９２に対応したキャパシタンスＣ１５１、Ｃ１５２、Ｃ
１５３よりなる容量結合ＣＰ１５を有し、その出力はＩ
ＮＶ２と同様のＩＮＶ１５に接続されている。これによ
ってＣＰ１５の出力が良好な線形性をもってＩＮＶ１５
の出力に生じるようになっている。各キャパシタンスＣ
１５１〜Ｃ１５３の入力電圧（Ｖｒを基準とした電圧）
をＡｉ１５１、Ａｉ１５２、Ａｉ１５３、ＩＮＶ１５の
帰還キャパシタンスをＣＦ１５とすると、ＩＮＶ１５の
出力Ａｏ１５（Ｖｒを基準とした電圧）は、
【数６】 となる。ここに、Ｃ１５１＝Ｃ１５２＝Ｃ１５３／２＝
ＣＦ１５／２と設定され、
ＣＦ１５／２と設定され、
【数７】 となる反転加算値の正規化出力が得られる。なお、Ｃ１
５３の重みがＣ１５１、Ｃ１５２の２倍に設定されてい
るのは、ＡＤ９２で正規化された影響を除去する（正規
化されていないＡｏ１３、Ａｏ１４と整合させる）ため
である。以上の正規化により、最大電圧が電源電圧を超
えることが防止されている。
５３の重みがＣ１５１、Ｃ１５２の２倍に設定されてい
るのは、ＡＤ９２で正規化された影響を除去する（正規
化されていないＡｏ１３、Ａｏ１４と整合させる）ため
である。以上の正規化により、最大電圧が電源電圧を超
えることが防止されている。
【００４１】ここでＡＤ９１ｐ、ＡＤ９１ｍ、ＡＤ９
２、ＡＤ９３による演算を一般化してまとめる。ｉ番目
のＳ／Ｈ９ｉのための信号ＣＴＲＬ９をＣＴＲＬ９
（ｉ）、その反転をＩＣＴＲＬ９（ｉ）で表すと、ＡＤ
９２の出力Ａｏ１４は、
２、ＡＤ９３による演算を一般化してまとめる。ｉ番目
のＳ／Ｈ９ｉのための信号ＣＴＲＬ９をＣＴＲＬ９
（ｉ）、その反転をＩＣＴＲＬ９（ｉ）で表すと、ＡＤ
９２の出力Ａｏ１４は、
【数８】 となり、ＡＤ９３の出力Ａｏ１５（ｔ）は、
【数９】 であり、
【数１０】 となる演算が実行されたことになる。ここに、 ＣＴＲＬ９（ｉ）＝ １ または −１ ＣＴＲＬ９（ｉ）＝ １ のとき ＩＣＴＲＬ９
（ｉ）＝−１ ＣＴＲＬ９（ｉ）＝−１ のとき ＩＣＴＲＬ９
（ｉ）＝ １ である。
（ｉ）＝−１ ＣＴＲＬ９（ｉ）＝−１ のとき ＩＣＴＲＬ９
（ｉ）＝ １ である。
【００４２】前記スイッチＳＡ１〜ＳＡ１２、ＳＢ１、
ＳＢ７〜ＳＢ１４は回路のリフレッシュを行うものであ
り、電荷リーク等によるオフセット電圧を解消し得る。
また反転増幅部（ＩＮＶ２で代表する。）の電源スイッ
チＳＷＳはサンプル・ホールド回路ＳＨ２１等をその使
用状況に応じて給電停止するものであり、これによって
消費電力を節減し得る。なおリフレッシュのためのスイ
ッチを省略した場合にも通常は充分な出力精度が得られ
る。
ＳＢ７〜ＳＢ１４は回路のリフレッシュを行うものであ
り、電荷リーク等によるオフセット電圧を解消し得る。
また反転増幅部（ＩＮＶ２で代表する。）の電源スイッ
チＳＷＳはサンプル・ホールド回路ＳＨ２１等をその使
用状況に応じて給電停止するものであり、これによって
消費電力を節減し得る。なおリフレッシュのためのスイ
ッチを省略した場合にも通常は充分な出力精度が得られ
る。
【００４３】
【発明の効果】前述のとおり、本発明に係る通信のため
のフィルタは、同期捕捉後に一部の信号のみサンプリン
グすればよいという経験則に基づき、アナログ出力信号
を間欠的保持しこれによってＡ／Ｄ変換回路の動作速度
を最小限に抑えたので、Ａ／Ｄ変換回路として速度仕様
の比較的低い回路を使用でき、コスト、歩留り、消費電
力において有利であるという優れた効果を有する。
のフィルタは、同期捕捉後に一部の信号のみサンプリン
グすればよいという経験則に基づき、アナログ出力信号
を間欠的保持しこれによってＡ／Ｄ変換回路の動作速度
を最小限に抑えたので、Ａ／Ｄ変換回路として速度仕様
の比較的低い回路を使用でき、コスト、歩留り、消費電
力において有利であるという優れた効果を有する。
【図１】 本発明に係るマッチドフィルタ回路を示す回
路図である。
路図である。
【図２】 同実施例におけるサンプル・ホールド回路を
示す回路図である。
示す回路図である。
【図３】 同サンプル・ホールド回路における１個のサ
ンプル・ホールド回路を示す回路図である。
ンプル・ホールド回路を示す回路図である。
【図４】 同実施例における第１タイプのスイッチを示
す回路図である。
す回路図である。
【図５】 同実施例における第２のタイプのスイッチを
示す回路図である。
示す回路図である。
【図６】 同実施例における第３のタイプのスイッチを
示す回路図である。
示す回路図である。
【図７】 同実施例におけるＡ／Ｄコンバータ示す回路
図である。
図である。
【図８】 同Ａ／Ｄコンバータにおける量子化回路を示
す回路図である。
す回路図である。
【図９】 同実施例における積和演算回路を示す回路図
である。
である。
【図１０】同積和演算回路におけるサンプル・ホールド
回路を示す回路図である。
回路を示す回路図である。
【図１１】同実施例に含まれる反転増幅部を示す回路図
である。
である。
【図１２】図８ぽよび図１０のサンプル・ホールド回路
におけるマルチプレクサを示す回路図である。
におけるマルチプレクサを示す回路図である。
【図１３】図９の積和演算回路における第１の加算回路
を示す回路図である。
を示す回路図である。
【図１４】図９の積和演算回路における第２の加算回路
を示す回路図である。
を示す回路図である。
【図１５】図９の積和演算回路における第３の加算回路
を示す回路図である。
を示す回路図である。
【図１６】従来のデジタル型のマッチドフィルタを示す
ブロック図である。
ブロック図である。
【図１７】提案済みのアナログ型のマッチドフィルタを
示すブロック図である。
示すブロック図である。
【図１８】サンプル・ホールド回路の動作タイミングを
示すタイミング・チャートである。
示すタイミング・チャートである。
【図１９】サンプル・ホールド回路の他の動作タイミン
グを示すタイミング・チャートである。
グを示すタイミング・チャートである。
Ａ／Ｄ ．．． Ａ／Ｄコンバータ Ｓ／Ｈ３、ＳＨ２１〜ＳＨ２３、Ｓ／Ｈ９１〜Ｓ／Ｈ９
６ ．．． サンプル・ホールド回路 ＳＢ２〜ＳＢ４ ．．． スイッチ ＭＦ ．．． 積和演算部 ＰＤ ．．． ピーク検出部。======================
==================== ========== 1995-09-07 17:28:01 <<Start>> A:\JSDOC\PATENT\YZN95009\明細書.TXT << End >> A:\JSDOC\PATENT\YZN95009\明細書.TXT __________________________________________________
______________________
６ ．．． サンプル・ホールド回路 ＳＢ２〜ＳＢ４ ．．． スイッチ ＭＦ ．．． 積和演算部 ＰＤ ．．． ピーク検出部。======================
==================== ========== 1995-09-07 17:28:01 <<Start>> A:\JSDOC\PATENT\YZN95009\明細書.TXT << End >> A:\JSDOC\PATENT\YZN95009\明細書.TXT __________________________________________________
______________________
【表１】
【表２】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山本 誠 東京都世田谷区北沢３−５−18鷹山ビル 株式会社鷹山内 (72)発明者 佐和橋 衛 神奈川県横須賀市武１−2356 ＮＴＴ移 動通信網株式会社内 (72)発明者 安達 文幸 神奈川県横須賀市武１−2356 ＮＴＴ移 動通信網株式会社内 (72)発明者 高取 直 東京都世田谷区北沢３−５−18鷹山ビル 株式会社鷹山内 (56)参考文献 特開 平２−228142（ＪＰ，Ａ) 特開 平６−97775（ＪＰ，Ａ) 特開 平９−46174（ＪＰ，Ａ) 特開 平９−83483（ＪＰ，Ａ) 特開 平９−83488（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H04J 13/00 H03H 17/00 601 H03M 1/12
Claims (2)
- 【請求項１】 複数の第１サンプル・ホールド回路に
よりアナログ入力信号を時系列で保持し、各時点のアナ
ログ入力信号に対してＰＮ符号による重み付き加算を行
い、加算結果をアナログ出力信号として出力する積和演
算部と、この積和演算部の出力のピークを検出して信号
を取り込むべきタイミングを決定するピーク検出部とを
有する通信のためのフィルタ回路において、前記アナロ
グ出力信号をデジタル信号に変換するＡ／Ｄコンバータ
がさらに設けられ、このＡ／Ｄコンバータは前記信号を
取り込むべきタイミングでのみ信号を保持し適宜出力す
る第２サンプル・ホールド回路と、この第２サンプル・
ホールド回路の出力をデジタル化する量子化部を備えた
通信のためのフィルタ回路。 - 【請求項２】 第２サンプル・ホールド回路は、複数
のピーク個数に対応した複数の第３サンプル・ホールド
回路と、これら第３サンプル・ホールド回路のいずれか
１個の出力あるいは基準電圧を選択的に出力する複数の
スイッチと、ピーク検出部の出力に基づいて第３サンプ
ル・ホールド回路の保持タイミングおよびスイッチの開
閉タイミングを制御する制御部を備えていることを特徴
とする請求項１記載の通信のためのフィルタ回路。
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