JPH11196067A - Ｄｓ−ｃｄｍａセルラシステムの信号受信装置 - Google Patents

Abstract

(57)【要約】 【目的】 小型の信号受信装置により長遅延パスに対処
する。 【構成】 現在の拡散符号を格納した現符号レジスタと
現在の拡散符号より１シンボル周期遅延した拡散符号を
格納した長遅延レジスタを切替えて使用し、１個のマッ
チドフィルタで現在および長遅延のピークを受信する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、アナログ入力信号を時
系列で保持する複数のサンプルホールド回路と、これら
サンプルホールド回路に保持されたアナログ入力信号と
拡散符号との相関を算出する複数のマッチドフィルタ
と、各マッチドフィルタに対応して設けられ、前記拡散
符号を格納しかつその拡散符号を前記マッチドフィルタ
に供給する演算レジスタと、を備えたＤＳ−ＣＤＭＡセ
ルラシステムの信号受信装置に関する。

【０００２】この種ＣＤＭＡセルラ方式は、基地局およ
び移動局の識別が可能であり、セル間にまたがった時間
管理が不要なため、セル間非同期システムを実現する上
で重要である。ここにセル間非同期システムは、ＧＰＳ
などの時間同期システムに依存することがなく、基地局
システムが安価になる。さらに時間同期システムは基地
局を信号の到達時間差で識別するため、基地局個別のロ
ングコードは設定されておらず、基地局の誤認に基づく
問題が生じる可能性がある。また移動局の信号受信装置
は、実用システム実現のために、ロングコードとショー
トコードの合成コードの逆拡散の他に、マルチパスに対
するフェージング補償、レーク合成の処理のみならず、
初期セルサーチや周辺セルサーチのために複数の基地局
の識別、評価を行うとともに、拡散率を可変として伝送
速度を可変とし、通信速度の向上のためのマルチコード
伝送にも対応する

【０００３】

【従来の技術】このようなＣＤＭＡセルラ方式は信号受
信装置が複雑かつ大規模なものになる可能性があり、移
動局の特性として好ましいことではない。とくに受信信
号のマルチパスに１シンボル周期以上遅延した長遅延パ
スが存在する場合、トラフィックチャンネルでは１コー
ドの処理に複数のマッチドフィルタが必要であり、回路
規模は一層拡大する。

【０００４】

【発明が解決しようとする課題】本発明はこのような背
景のもとに創案されたもので、長遅延パスに対処し得る
小型の信号受信装置を提供することを目的とする。

【０００５】

【課題を解決するための手段】本発明に係る信号受信装
置は、現在の拡散符号を格納した現符号レジスタと現在
の拡散符号より１シンボル周期ずつ遅延した拡散符号を
格納した１個または複数の長遅延レジスタを切替えて使
用し、１個のマッチドフィルタで現在および長遅延のピ
ークを受信するものである。

【０００６】

【発明の実施の形態】次の本発明に係るＤＳ−ＣＤＭＡ
セルラシステムの信号受信装置の１実施例を図面に基づ
いて説明する。

【０００７】

【実施例】図１において信号受信装置における１個のマ
ッチドフィルタは、アナログ入力信号Ｖｉｎが接続され
た複数のサンプルホールド回路ＳＨ１〜ＳＨｎを有し、
これらサンプルホールド回路においてＶｉｎを保持す
る。これらサンプルホールド回路はシステムクロックに
呼応して動作し、順次Ｖｉｎのサンプルホールドを行
う。このようにサンプルホールド回路間でのデータ転送
を行わない構成とすることにより、データの転送誤差を
解消し得る。

【０００８】サンプルホールド回路ＳＨ１〜ＳＨｎの出
力は対応するマルチプレクサＭＵＸ１〜ＭＵＸｎに入力
され、各マルチプレクサは拡散符号（１ビットの符号
列）に呼応してサンプルホールド回路出力を２系統に振
り分ける。マルチプレクサの各系統の出力信号は加算回
路ＡＤＤに入力され、加算回路は拡散符号の「１」、
「０」にそれぞれ対応した「ｐ」、「ｍ」の処理系を有
する。さらに加算回路ＡＤＤの出力はスケーラ（符号
「ＳＣＡＬＥＲ」で示す）に入力され、適宜スケーリン
グが行われた出力信号Ｖｏｕｔが生成される。

【０００９】前記サンプルホールド回路はＶｉｎに対し
て並列に接続されて順次Ｖｉｎを取込むようになってお
り、フィルタ演算は、サンプリングタイミングに同期し
て拡散符号を循環シフトさせることにより実行される。
このときマルチプレクサＭＵＸ１〜ＭＵＸｎは高速で切
替え制御される。

【００１０】図３はマッチドフィルタ以降の回路構成を
示す。図３では理解を容易にするため、マッチドフィル
タの個数は８個に限定してあり、２個のマッチドフィル
タＭＦ０１、ＭＦ０２を止り木チャンネルグループＰｃ
ｈに割当て、４個のマッチドフィルタＭＦ２１〜ＭＦ２
４をトラフィックチャンネルグループＴｃｈに割り当
て、２個のマッチドフィルタＭＦ１１、ＭＦ１２を共用
グループＣｃｈに割当てている。

【００１１】グループＰｃｈおよびＣｃｈの４個のマッ
チドフィルタ出力は４入力１出力のマルチプレクサＭＵ
Ｘｐ１〜ＭＵＸｐＳにそれぞれ入力され、各マルチプレ
クサはＭＦ０１、ＭＦ０２、ＭＦ１１、ＭＦ１２の出力
を択一的に出力する。各マルチプレクサＭＵＸｐ１〜Ｍ
ＵＸｐＳの出力にはマルチパス信号・サンプルホールド
回路ＳＨｐ１〜ＳＨｐＳがそれぞれ接続され、各サンプ
ルホールド回路はＰｃｈ、Ｃｃｈで生じたピークを１個
ずつ保持する。

【００１２】グループＴｃｈおよびＣｃｈの６個のマッ
チドフィルタ出力は６入力１出力のマルチプレクサＭＵ
Ｘｔ１〜ＭＵＸｔＲにそれぞれ入力され、各マルチプレ
クサはＭＦ２１、ＭＦ２２、ＭＦ２３、ＭＦ２４、ＭＦ
１１、ＭＦ１２の出力を択一的に出力する。各マルチプ
レクサＭＵＸｔ１〜ＭＵＸｔＲの出力にはマルチパス信
号・サンプルホールド回路ＳＨｔ１〜ＳＨｔＲがそれぞ
れ接続され、各サンプルホールド回路はＴｃｈ、Ｃｃｈ
で生じたピークを１個ずつ保持する。Ｐｃｈ、Ｔｃｈ、
Ｃｃｈマッチドフィルタ出力はさらにピーク検出回路Ｐ
Ｄに入力され、ＰＤは上記マッチドフィルタの出力にお
ける相関ピークを検出、平均し、その平均電力をソーテ
ィングして抽出すべきピークを選択し、選択されたピー
クの位相を登録する。ＰＤはサンプルホールド回路ＳＨ
ｐ１〜ＳＨｐＳ及びＳＨｔ１〜ＳＨｔＲに対するコント
ロール信号を出力し、このコントロール信号はデコーダ
ＤＥＣｐ、ＤＥＣｔによりデコードされる。このコント
ロール信号により各サンプルホールド回路へのサンプリ
ング信号が生成される。これによって、前記マッチドフ
ィルタの全部または一部についてピーク検出、選択が行
われる。

【００１３】共通グループＣｃｈは止り木チャンネル
側、トラフィックチャンネル側のいずれにも適用でき、
従ってトラフィックチャンネルは４〜６チャンネルの範
囲で可変であり、止り木チャンネルは２〜４チャンネル
の範囲で可変である。このように共通グループを設けて
チャンネル数を可変としたので、通信形態の自由度を高
めることができる。

【００１４】各サンプルホールド回路ＳＨｐ１〜ＳＨｐ
Ｓ、ＳＨｔ１〜ＳＨｔＲの出力には、Ａ／Ｄ変換回路Ａ
Ｄｐ１〜ＡＤｐＳ、ＡＤｔ１〜ＡＤｔＲにそれぞれ接続
され、これらＡ／Ｄ変換回路によりデジタル信号に変換
される。Ａ／Ｄ変換回路ＡＤｐ１〜ＡＤｐＳの出力はマ
ルチパス信号・マルチプレクサＭＵＸ３１に入力され、
Ａ／Ｄ変換回路ＡＤｔ１〜ＡＤｔＲの出力はマルチパス
信号・マルチプレクサＭＵＸ３２に入力されている。こ
れらマルチプレクサＭＵＸ３１、ＭＵＸ３２はサンプル
ホールド回路のデータを択一的に出力し、以後のフェー
ジング補償およびレーク合成を時分割で実行させる。こ
の時分割処理により、フェージング補償およびレーク合
成のための回路は小規模となる。なおＡ／Ｄ変換回路Ａ
Ｄｐ１〜ＡＤｐＳに替えて１個のＡ／Ｄ変換回路を設
け、これを時分割で使用して、全てのサンプルホールド
回路ＳＨｐ１〜ＳＨｐＳの信号のデジタル化を行うこと
も可能であり、Ａ／Ｄ変換回路ＡＤｔ１〜ＡＤｔＲにつ
いても同様である。

【００１５】ＭＵＸ３１は止り木チャンネルのＡ／Ｄ変
換回路の変換出力について、相関出力を順次メモリＭＥ
Ｍ３１に格納し、それらのＩ相、Ｑ相の信号はフェージ
ング補償回路ＰＣ３１によってフェージング補償され
る。フェージング補償された信号はレーク合成回路ＲＣ
ＭＢ３１に入力され、レーク合成出力Ｓｏｕｔ１が生成
される。ＭＵＸ３２はトラフィックチャンネルのピーク
電力が生じた位相について、相関出力を順次メモリＭＥ
Ｍ３２に格納し、それらのＩ相、Ｑ相の信号はフェージ
ング補償回路ＰＣ３２によってフェージング補償され
る。フェージング補償された信号はレーク合成回路ＲＣ
ＭＢ３２に入力され、レーク合成出力Ｓｏｕｔ２が生成
される。

【００１６】図４は図３の回路の動作を説明するための
タイミングチャートであり、ＭＦ０１、ＭＦ０２、ＭＦ
１１、ＭＦ１２による止り木チャンネルの処理を示す。
あるシンボル周期において、これらのマッチドフィルタ
のいずれかで合計５個のマルチパス信号（相関ピーク：
「ピーク」で示す。）が生じたとき、サンプルホールド
回路ＳＨｐ１〜ＳＨｐＳのうちの５個を用いてそのサン
プルホールド（Ｓ／Ｈで示す。）が行なわれる。これら
サンプルデータはメモリＭＥＭ３１に格納される（「メ
モリ」で示す。）。その後格納データに対するフェージ
ング補償、さらにレーク合成が行なわれる。

【００１７】トラフィックチャンネルに関して長遅延パ
スが生じ、１シンボル周期以上遅延したマルチパス信号
が存在する場合、トラフィックチャンネルのシンボル長
が止り木チャンネルのシンボル長以下（例えば１／２）
に設定されているため、トラフィックチャンネルの長遅
延パスは止り木チャンネルにおいて検出可能である。す
なわちトラフィックチャンネルのシンボル長を止り木チ
ャンネルの１／２とすると、図４の各シンボル周期にお
ける後半部分に発生したマルチパスはトラフィックチャ
ンネルの長遅延パスである。またこのような遅延プロフ
ァイルは基本的には急激な変動を生じないので、あるシ
ンボル周期の遅延プロファイルを次周期の遅延プロファ
イルとして適用し得る。従って、トラフィックチャンネ
ルのマルチパスの位相はあらかじめ推定可能である。

【００１８】そしてトラフィックチャンネルの長遅延パ
スを処理するため、図５に示すように、マッチドフィル
タに対する拡散符号の供給は２系統の演算レジスタ、す
なわち現在の拡散符号を保持した現符号レジスタＣＡＬ
−ＲＥＧ、および長遅延レジスタＬＤＰ−ＲＥＧによっ
て行なわれる。長遅延レジスタＬＤＰ−ＲＥＧには現符
号レジスタＣＡＬ−ＲＥＧよりも１シンボル周期遅延し
た拡散符号が格納され、両レジスタのパラレル出力はレ
ジスタ・マルチプレクサＲＭＵＸに接続され、いずれか
一方のレジスタの拡散符号がマッチドフィルタに対する
制御信号（拡散符号）ＭＵＸＣＮＴとして出力され、図
１に示すＭＵＸ１、ＭＵＸ２、．．．、ＭＵＸｎを制御
する。拡散符号の現符号レジスタへの入力は、１シンボ
ル周期の終了直後に瞬間的に行う必要があり、前のシン
ボル周期で拡散符号をあらかじめ入力レジスタＩＮＰ−
ＲＥＧに格納しておき、入力レジスタから拡散レジスタ
へのパラレル転送を行う。この入力レジスタから現符号
レジスタへの転送の直前に、現符号レジスタから長遅延
レジスタへの拡散符号転送を行い、ＣＡＬ−ＲＥＧより
も１シンボル周期遅れた拡散符号がＬＤＰ−ＲＥＧに格
納されることになる。マルチプレクサＲＭＵＸは通常の
マルチパスに対しては現符号レジスタＣＡＬ−ＲＥＧの
拡散符号をマッチドフィルタに供給し、長遅延パスに対
しては長遅延レジスタＬＤＰ−ＲＥＧの拡散符号をマッ
チドフィルタに供給する。これによって１個のマッチド
フィルタによる長遅延パスの検出が可能になり、回路は
小規模となる。なお図５では１個の長遅延レジスタの例
を示すが、長遅延レジスタの個数を増すことによって、
２シンボル以上の長遅延パスの検出も可能となる。

【００１９】１個のマッチドフィルタにおいて、通常の
マルチパスと長遅延パスは、時として同時に生じる可能
性があり、このため長遅延レジスタのクロック入力に
は、マルチプレクサＣＭＵＸを介して、クロックＣＫ
１、ＣＫ２およびグランドＧＮＤが入力されている。Ｃ
Ｋ１はサンプルホールド回路のサンプリングタイミング
に同期したクロックであり、ＣＫ２はこれよりも充分高
速の例えば４倍の速度のクロックである。相関ピークが
同時に生じるタイミングにおいては、ＲＭＵＸにより現
符号レジスタの拡散符号をマッチドフィルタに供給し、
長遅延レジスタの拡散符号は使用しない。このときＣＭ
ＵＸをＧＮＤに切替え、長遅延レジスタの循環シフトを
停止する。次のタイミングで長遅延レジスタを選択し、
１チップ時間遅れて長遅延レジスタの拡散符号による相
関演算を行う。これによって重複した相関ピークの両者
の検出が可能となる。

【００２０】一方サンプルホールド回路においては、図
１に示すように、追加のサンプルホールド回路ＳＨＥＸ
が設けられ、ＶｉｎはＳＨＥＸにも接続されている。Ｓ
ＨＥＸの出力はマルチプレクサＭＵＸＥＸを介して加算
回路ＡＤＤのｐ側とｍ側に入力されて、相関ピークの重
複が例えばＳＨ１がＶｉｎをサンプリングした直後に生
じるとすれば、そのときのＳＨ２のデータをＳＨＥＸに
も格納しておく。このデータの取込みはＳＨ２のデータ
取込みと同時に行われる。ＳＨ１の新たなデータと現符
号レジスタの拡散符号による相関演算が終了すると、次
は同一データと長遅延レジスタの拡散符号による演算が
行われる。しかしＳＨ２のための新たなデータの取込み
は行なわれるので、ＳＨ２の旧データと同じデータをＳ
ＨＥＸに保存しておいて、この旧データを含むデータ列
による演算を行う。

【００２１】仮に副サンプルホールド回路を設けなかっ
た場合、長遅延レジスタによる相関演算のときには保存
しておくべき１個の入力信号が新たな入力信号に更新さ
れてしまい、演算結果に誤差を生じる。しかし通常のＤ
Ｓ−ＣＤＭＡセルラシステムではタップ数（相関演算の
乗算回数）が充分多いためこの誤差は無視し得る。すな
わちサンプルホールド回路ＳＨＥＸを省力した構成も実
現可能である。

【００２２】副サンプルホールド回路への信号入力は、
ピーク重複のタイミングにおいて行うことも可能であ
り、ピーク重複を回避するまで、ＳＨ１〜ＳＨｎに格納
されたデータを更新せず、新たなデータを１個または複
数の副サンプルホールド回路に保持しておく。これによ
ってピーク重複を１シンボル周期以上前から予測する必
要が無くなる。

【００２３】以上の動作を図６のタイミングチャートに
基づいて説明すると、止り木チャンネルのマッチドフィ
ルタＭＦ０１でｋ番目の演算が実行され、このシンボル
周期内で、トラフィックチャンネルのマッチドフィルタ
ＭＦ２１でｋ番目および（ｋ＋１）番目の演算が実行さ
れたとする。そしてＭＦ０１に適用される拡散符号をＰ
Ｎ０１、ＭＦ２１に適用される拡散符号をＰＮ２１と
し、その時ＭＦ０１の拡散符号はＰ０１，ｋ、ＭＦ２１
の拡散符号はＰｋおよびＰｋ−１とする。

【００２４】ＭＦ０１においてＰｅａｋ０１に示す相関
ピークが生じたとき、ＭＦ０１のｋ番目の演算の周期の
後半で生じたピークはＭＦ２１の長遅延パスである。こ
の長遅延パスを破線で表示し、ＭＦ２１のｋ番目の演算
の周期に示している。この期間内では相関ピークの重複
は生じていないので全ての相関ピークを後段のサンプル
ホールド回路ＳＨｔ１〜ＳＨｔＲによりサンプリングす
れだけで（Ｓ／Ｈで示す）長遅延パスも抽出し得る。し
かしＭＦ２１のｋ＋３番目の演算においては、本来なら
ＰＰで示す相関ピークの位置で、現在の拡散符号および
長遅延の拡散符号のピークが重なるが、前述のように長
遅延の相関を遅延させることにより、同図ＰＤに示すよ
うに長遅延のピークが遅延して生成され、重複が防止さ
れている。サンプルホールド回路はこのように生成され
た相関ピークをサンプリングする。ＭＦ０１の相関出力
はメモリＭＥＭ０１に格納され、ＭＦ２１の相関出力は
メモリＭＥＭ２１に格納される。図４と同様に、その後
フェージング補償（ＰＨＣ０１、ＰＨＣ２１）が実行さ
れ、さらにレーク合成が行われる。なお副サンプルホー
ルド回路を複数設けておけば、複数回連続の相関ピーク
重複に対処でき、正確な演算を行うことができる。この
重複回数をｄ回とすれば、｛１シンボル周期−１チップ
時間｝、｛１シンボル周期−２チップ時間｝、．．．、
｛１シンボル周期−（ｄ−１）時間｝前のデータを順次
保持し、これらを順次使用して長遅延の相関ピークを出
力する。その後長遅延レジスタに対して１チップ内にお
いて（ｄ＋１）回の高速循環シフトを行い、長遅延レジ
スタをシフト止めされない状態に戻す。

【００２５】なおこのようなピーク重複回数が全体のタ
ップ数に比較して小さいときは副サンプルホールド回路
を省略することも可能であることはいうまでもない。ま
た連続重複に対して現符号レジスタと、長遅延レジスタ
を交互に使用すれば個々長遅延の相関演算における誤差
は入力信号１個分となり、誤差を減少し得る。このとき
副長遅延レジスタの個数も１個で足りるので回路規模を
小さくし得る。

【００２６】マッチドフィルタの構成としては図２の構
成も採用でき、サンプルホールド回路ＳＨＡ１〜ＳＨＡ
ｎを直列接続し、初段のＳＨＡ１に入力されたアナログ
入力信号Ｖｉｎを順次後段に転送する。ＳＨＡ１〜ＳＨ
Ａｎの出力はマルチプレクサＳＭＵＸ１〜ＳＭＵＸｎを
介して図１と同様のマルチプレクサＭＵＸ１〜ＭＵＸｎ
に接続され、これらマルチプレクサの出力は加算回路Ａ
ＤＤで加算され、スケーラＳＣＡＬＥＲによりスケーリ
ングされている。サンプルホールド回路ＳＨＡｎの後段
には副サンプルホールド回路ＳＨＡＥＸが接続され、Ｓ
ＨＡｎの出力はＳＨＡＥＸに入力されている。マルチプ
レクサＳＭＵＸ１〜ＳＭＵＸｎは２入力１出力であり、
前記ＳＨＡ１〜ＳＨＡｎの他にＳＨＡ２〜ＳＨＡＥＸが
それぞれ入力されている。すなわちＳＭＵＸ１はＳＨＡ
１またはＳＨＡ２の出力を択一的に出力し、ｋ番目のマ
ルチプレクサＳＭＵＸｋはＳＨＡｋまたはＳＨＡｋ＋１
の出力を出力する。

【００２７】このようなマッチドフィルタにおいて現符
号レジスタの相関ピークと長遅延レジスタの相関ピーク
が重複した場合、ＳＨＡ１〜ＳＨＡｎをＭＵＸ１〜ＭＵ
Ｘｎに対応させる接続により現符号レジスタの相関ピー
クを算出し、次にＳＨＡ２〜ＳＨＡＥＸをＭＵＸ１〜Ｍ
ＵＸｎに対応させる接続により長遅延レジスタの相関ピ
ークを算出する。その後ＳＭＵＸ１〜ＳＭＵＸｎの接続
を元に戻す。なおＳＨＡＥＸを省略し得ること、連続ピ
ーク重複に対してＳＨＡＥＸを複数設け、あるいは省略
し得ることは前記実施例と同様である。

【００２８】図７において、前記サンプルホールド回路
ＳＨ１は入力信号Ｖｉ４（図１のＶｉｎに対応）が接続
されたスイッチＳＷ４３と、このスイッチＳＷ４３に接
続された入力キャパシタンスＣ４２、この入力キャパシ
タンスに接続された反転増幅回路ＩＮＶ４、この反転増
幅回路の出力を入力に接続する帰還キャパシタンスＣ４
１を有し、ＳＷ４３が閉成状態から開放状態に移行した
ときにＶｉｎを保持する。ＩＮＶ４にはＣ４１と並列に
その入出力に接続されたリフレッシュスイッチＳＷ４２
が接続され、Ｃ４２の入力には基準電圧Ｖｒｅｆを接続
するリフレッシュスイッチＳＷ４４が接続されている。
基準電圧はＩＮＶ４の閾値電圧と等しく、ＩＮＶ４の入
力は常にＶｒｅｆであるため、ＳＷ４４閉成時にはＣ４
２の両端が同電位となってその電荷が解消される。ＳＷ
４２を閉成したときはＣ４１の両端が短絡されるため、
Ｃ４２の電荷が解消される。さらにＩＮＶ４の入力には
グランドに接続されたスイッチＳＷ４１が接続され、Ｓ
Ｗ４１を閉成するとＩＮＶ４の入力はグランドに接続さ
れ、ＩＮＶ４を構成するＣＭＯＳが飽和領域に移行し、
電力消費が停止する。なお他のサンプルホールド回路は
同様に構成されているので説明を省略する。なお図２に
示すＳＨＡ１は図７の回路を２個スイッチを介して直列
接続する構成であり、ここでは説明を省略する。

【００２９】図８において、前記スイッチＳＷ４１は入
力信号Ｖｉｎ５に対してｐＭＯＳ、ｎＭＯＳを並列接続
してなるトランジスタ回路Ｔ５と、このトランジスタ回
路の出力に接続され、ｐＭＯＳ、ｎＭＯＳを並列接続し
かつその入出力を短絡させたダミートランジスタ回路Ｄ
Ｔ５とよりなり、Ｔ５およびＤＴ５のゲートにはＣＬＫ
０およびその反転が制御信号として入力されている。制
御信号は、インバータＩ５によって、Ｔ５のｐＭＯＳと
ｎＭＯＳについて相互に反転され、ＤＴ５のｎＭＯＳと
ｐＭＯＳについて相互に反転されている。なおその他の
スイッチは同様に構成されているので説明を省略する。
なお図２のｍ１〜ｍｎは現在または長遅延の拡散符号で
あり、図１のように循環されることなくＭＵＸ１〜ＭＵ
Ｘｎに供給される。

【００３０】図９は加算回路ＡＤＤを示し、マルチプレ
クサＭＵＸ１〜ＭＵＸｎの第１経路出力Ｖｏ１１ｐ〜Ｖ
ｏ１ｎｐおよび第２経路出力Ｖｏ１１ｍ〜Ｖｏ１ｎｍが
それぞれ接続されたキャパシタンスＣｐ１〜Ｃｐｎ、Ｃ
ｍ１〜Ｃｍｎが設けられている。Ｃｐ１〜Ｃｐｎは出力
が統合されて容量結合が構成され、かつその出力は反転
増幅回路ＩＮＶ７１に入力されている。ＩＮＶ７１の出
力は帰還キャパシタンスＣＦ７１を介してその入力に接
続されている。Ｃｍ１〜Ｃｍｎは出力が統合されて容量
結合が構成され、かつその出力は反転増幅回路ＩＮＶ７
２に入力されている。ＩＮＶ７２の出力は帰還キャパシ
タンスＣＦ７２を介してその入力に接続されている。さ
らにＩＮＶ７１の出力は中間キャパシタンスＣＣ７を介
してＩＮＶ７２に入力され、これによって加減算が可能
とされている。ここで、Ｃｐ１〜Ｃｐｎ、Ｃｍ１〜Ｃｍ
ｎ、ＣＣ７、ＣＦ７１、ＣＦ７２の容量比を式（１）の
とおりとすると、出力電圧Ｖｏｕｔ６は式（２）のよう
に表現される。

【数１】

【００３１】図１０において、マルチプレクサＭＵＸ１
は１対のマルチプレクサＭＵＸ９１、ＭＵＸ９２よりな
り、ＭＵＸ９１は入力電圧Ｖｉｎ９、基準電圧Ｖｒｅｆ
にそれぞれ接続された１対のＣＭＯＳスイッチＴ９１
１、Ｔ９１２よりなる。一方ＭＵＸ９２は入力電圧Ｖｉ
ｎ９、基準電圧Ｖｒｅｆにそれぞれ接続された１対のＣ
ＭＯＳスイッチＴ９２１、Ｔ９２２よりなる。Ｔ９１
１、Ｔ９２２にはＶｉｎ９が接続され、Ｔ９１２、Ｔ９
２１にはＶｒｅｆが接続されている。ＭＵＸ９１、ＭＵ
Ｘ９２は制御信号ｃｔ１、ｃｔ２により制御され、ｃｔ
１がハイレベルとなると、ＭＵＸ９１の出力Ｖｏｕｔ９
１はＶｉｎ９となり、同時にＭＵＸ９２の出力Ｖｏｕｔ
９２はＶｒｅｆとなる。逆にｃｔ２がハイレベルのとき
はＶｏｕｔ９１＝Ｖｒｅｆ、Ｖｏｕｔ９２＝Ｖｉｎ９と
なる。なお他のマルチプレクサＭＵＸ２〜ＭＵＸｎは同
様に構成されているので説明を省略する。

【００３２】ｃｔ１は、プリ制御信号Ｐｃｔとをこれを
バッファＢ９１、Ｂ９２で遅延させた信号をＮＯＲゲー
トＧ９１に入力して生成され、ｃｔ２は同様の信号をＡ
ＮＤゲートＧ９２に入力して生成されている。制御信号
は、ｃｔ１の立下りからｃｔ２の立上りまで、およびｃ
ｔ２の立下りからｃｔ１の立上りまでの期間において、
両制御信号はいずれもローレベルとなり、Ｖｉｎ５出力
とＶｒｅｆ出力の重複が防止されている。すなわち乗数
が高速で循環切替えされる場合にも、マルチプレクサの
出力は安定であり、基準電圧に対する悪影響はない。

【００３３】図１１は長遅延レジスタＬＤＰ−ＲＥＧに
よる相関ピーク重複の処理のための他の回路を示す。こ
の回路では、ＬＤＰ−ＲＥＧの他の副長遅延レジスタＳ
ＵＢ−ＬＤＰ−ＲＥＧが設けられ、副長遅延レジスタに
は長遅延レジスタと同一の拡散符号が、長遅延レジスタ
よりも１チップ時間遅延した循環シフト状態で保持され
ている。前述の長遅延レジスタの循環シフトの停止に替
えてＲＭＵＸを副長遅延レジスタに切替え、１チップ時
間遅延した拡散符号に切替る。これは循環シフトの停止
と等価な処理である。その後長遅延レジスタに切替えれ
ばその循環シフトの状態は通常の状態に復帰する。なお
副長遅延レジスタにはゲートＧを介してクロックＣＫが
入力され、長遅延レジスタから副長遅延レジスタへの拡
散符号転送後１チップ時間だけクロックＣＫ入力を停止
し得る。これによって循環シフト状態の遅延が行なわれ
る。この回路では、図５の回路のように高速のクロック
は不要なので、処理スピードに余裕の無いシステムでは
本回路が有利であり、図５の回路は回路規模が小さいと
いう利点がある。

【００３４】相関ピークの重複が連続して生じる場合に
は、１チップ時間ずつ遅延量が増える複数の副長遅延レ
ジスタを設け、連続回数だけ、より遅延量の多い副長遅
延レジスタを順次選択する。なお、図５の実施例と同
様、現符号レジスタと長遅延レジスタを交互に使用して
連続重複の処理を行う場合には、副サンプルホールド回
路は１個で足り、副長遅延レジスタも１個設ければよ
い。

【００３５】図１２はさらに他のレジスタの構成を示
す。この回路においては、入力レジスタＩＮＰ−ＲＥ
Ｇ、現符号レジスタＣＡＬ−ＲＥＧ、長遅延レジスタＬ
ＤＰ−ＲＥＧには単一のクロックＣＫが入力され、レジ
スタＣＡＬ−ＲＥＧ、ＬＤＰ−ＲＥＧはその最終段が初
段に帰還されている。ＬＤＰ−ＲＥＧ内の各データは位
相・マルチプレクサＰＭＵＸ１に入力され、ＣＡＬ−Ｒ
ＥＧの各データは位相・マルチプレクサＰＭＵＸ２に入
力されている。位相・マルチプレクサはＣＡＬ−ＲＥ
Ｇ、ＬＤＰ−ＲＥＧのデータ配列をそのまま、あるいは
その直前（１チップ時間前）の循環シフト状態のデータ
配列を後段に出力する。ＰＭＵＸ１、ＰＭＵＸ２の出力
はレジスタ・マルチプレクサＲＭＵＸに入力され、ＣＡ
Ｌ−ＲＥＧ出力またはＬＤＰ−ＲＥＧ出力を択一的にＭ
ＵＸＣＮＴとして出力する。

【００３６】図１３において、位相・マルチプレクサＰ
ＭＵＸ１はレジスタＬＤＰ−ＲＥＧの初段（データＤ１
で示す。）と第２段（データＤ２で示す。）に対応した
２入力１出力のデータ・マルチプレクサＤＭＵＸ１、第
２段と第３段に対応したデータ・マルチプレクサＤＭＵ
Ｘ２、．．．、第（ｎ−１）段から最終段に対応したデ
ータ・マルチプレクサＤＭＵＸｎ−１、最終段と初段に
対応したデータ・マルチプレクサＤＭＵＸｎと有し、ピ
ーク重複のない通常の相関演算では、ＤＭＵＸ１〜ＤＭ
ＵＸｎはＤ１〜Ｄｎをそれぞれ出力する。そしてピーク
重複タイミングから１チップ時間遅れたタイミングで相
関演算を行うときは、ＤＭＵＸ１〜ＤＭＵＸｎからＤ２
〜ＤｎおよびＤ１をそれぞれ出力する。これは１チップ
時間前のＤ１〜Ｄｎに対応するデータであり、図５の回
路で循環シフトを停止したの同様の効果が得られる。こ
のような構成においては図５の回路のようにクロックを
停止した後の高速クロックは不要であり、回路性能の確
保が容易である。なおＰＭＵＸ２はＰＭＵＸ１と同様に
構成されているので説明を省略する。なお複数チップ時
間前のデータ列を再現し得るように多入力１出力のマル
チプレクサを用いれば、複数演算レジスタのピーク重複
や連続的ピーク重複に対応し得る。

【００３７】また本発明は以上の構成に限定されるもの
ではなく、１個または複数のマッチドフィルタに対して
現符号レジスタおよび長遅延レジスタを切替可能に接続
し、長遅延パスを検出する任意の構成を包含する。

【発明の効果】本発明に係る信号受信装置は、本発明に
係る信号受信装置は、現在の拡散符号を格納した現符号
レジスタと現在の拡散符号より１シンボル周期遅延した
拡散符号を格納した長遅延レジスタを切替えて使用し、
１個のマッチドフィルタで現在および長遅延のピークを
受信するので、小型の信号受信装置により長遅延パスに
対処し得るという優れた効果を有する。

【図面の簡単な説明】

【図１】 本発明に係るマッチドフィルタを示すブロッ
ク図でる。

【図２】 他のマッチドフィルタを示すブロック図であ
る。

【図３】 図１のマッチドフィルタの後続の回路を示す
ブロック図である。

【図４】 同マッチドフィルタで長遅延パスが生じない
場合の動作を示すタイミングチャートである。

【図５】 同マッチドフィルタの拡散符号の格納のため
のレジスタを示すブロック図である。

【図６】 長遅延パスの処理を含むマッチドフィルタの
動作を示すタイミングチャートである。

【図７】 図１のサンプルホールド回路を示す回路図で
ある。

【図８】 図７のスイッチを示す回路図である。

【図９】 図１の加算回路を示す回路図である。

【図１０】 図１のマルチプレクサを示す回路図であ
る。

【図１１】 長遅延パス処理における拡散符号格納のた
めの他のレジスタを示すブロック図である。

【図１２】 長遅延パス処理における拡散符号格納のた
めのさらに他のレジスタを示すブロック図である。

【図１３】 図１２の回路における位相・マルチプレク
サを示すブロック図である。

【符号の説明】

ＳＨ１〜ＳＨｎ、ＳＨＥＸ、ＳＨｐ１〜ＳＨｐＳ、ＳＨ
ｍ１〜ＳＨｍｎ．．．サンプルホールド部 ＭＵＸ１〜ＭＵＸｎ、ＳＭＵＸ１〜ＳＭＵＸｎ、ＭＵＸ
ｐ１〜ＭＵＸｐＳ、ＭＵＸｔ１〜ＭＵＸｔＲ、ＭＵＸ３
１、ＭＵＩＸ３２、ＣＭＵＸ、ＲＭＵＸ．．．マルチプ
レクサ ＳＥＬ．．．セレクタ ＡＤＤ．．．加算回路 ＳＣＡＬＥＲ．．．スケ−ラ ＭＦ０１、ＭＦ０２、ＭＦ１１、ＭＦ１２、ＭＦ２１，
ＭＦ２２、ＭＦ２３、ＭＦ２４．．．マッチドフィルタ Ｐｃｈ．．．止り木チャンネルグループ Ｃｃｈ．．．共用グループ Ｔｃｈ．．．トラフィックチャンネルグループ ＰＤ．．．ピーク検出回路 ＤＥＣｐ、ＤＥＣｔ．．．デコーダ ＡＤｐ１〜ＡＤｐＳ、ＡＤｍ１〜ＡＤｍＲ．．．Ａ／Ｄ
コンバータ ＭＥＭ３１、ＭＥＭ３２．．．メモリ ＰＣ３１、ＰＣ３２．．．フェージング補償回路 ＲＣＭＢ３１、ＲＣＭＢ３２．．．レーク合成回路 ＩＮＰ−ＲＥＧ．．．入力レジスタ ＣＡＬ−ＲＥＧ．．．現符号レジスタ ＬＤＰ−ＲＥＧ．．．長遅延レジスタ ＳＷ４１、ＳＷ４２、ＳＷ４３、ＳＬＳＷ１、ＳＲＳＷ
１、ＳＬＳＷ２、ＳＲＳＷ２、ＲＳＷ．．．スイッチ Ｃ４１、Ｃ４２、Ｃｐ１〜Ｃｐｎ、Ｃｍ１〜ＣＭｎ、Ｃ
Ｃ７．．．キャパシタンス Ｇ９１、Ｇ９２．．．論理ゲート Ｂ９１、Ｂ９２．．．バッファ ＩＮＶ４、ＩＮＶ７１、ＩＮＶ７２．．．反転増幅回路 Ｉ５、Ｉ９１、Ｉ９２、Ｉ６２、Ｉ７１〜Ｉ７８、Ｉ
８．．．インバータ Ｔ９１１、Ｔ９１２、Ｔ９２１、Ｔ９２２．．．ＣＭＯ
Ｓスイッチ Ｐｃｔ、ｐｃｔ'．．．プリ制御信号 ｃｔ１、ｃｔ２．．．制御信号 Ｖｒｅｆ．．．基準電圧 Ｖｉｎ、Ｖｉ４、Ｖｉｎ５、Ｖｏ１１ｐ〜Ｖｏ１ｎｐ、
Ｖｏ１１ｍ〜Ｖｏ１ｎｍ、Ｖｉｎ９．．． 入力電圧 Ｖｏｕｔ、Ｓｏｕｔ１、Ｓｏｕｔ２、Ｖｏ４、Ｖｏｕｔ
６．．．出力電圧。 8 整理番号＝ＹＺ１９９７０７２ Ａ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐和橋 衛 東京都港区虎ノ門二丁目10番１号 エヌ・ ティ・ティ移動通信網株式会社 (72)発明者 安達 文幸 東京都港区虎ノ門二丁目10番１号 エヌ・ ティ・ティ移動通信網株式会社

Claims (21)

【特許請求の範囲】
1. 【請求項１】 アナログ入力信号を時系列で保持する複
   数のサンプルホールド回路と；これらサンプルホールド
   回路に保持されたアナログ入力信号と拡散符号との相関
   を算出する複数のマッチドフィルタと；各マッチドフィ
   ルタに対応して設けられ、前記拡散符号を格納しかつそ
   の拡散符号を前記マッチドフィルタに供給する演算レジ
   スタと；を備えたＤＳ−ＣＤＭＡセルラシステムの信号
   受信装置において、１個または複数のマッチドフィルタ
   には複数の演算レジスタが設けられ、これら演算レジス
   タには現在の拡散符号が格納された演算レジスタ（以下
   「現符号レジスタ」という。）およびこれよりも１シン
   ボル周期ずつ遅延した拡散符号が格納された１個または
   複数の演算レジスタ（以下「長遅延レジスタ」とい
   う。）が存在し；これら複数の演算レジスタはレジスタ
   ・マルチプレクサによって択一的に、対応するマッチド
   フィルタに接続され；１個のマッチドフィルタを用いて
   マルチパスの現れるタイミングに合わせて、前記レジス
   タ・マルチプレクサを切替えて１シンボル周期内の遅延
   パス及び複数シンボル周期に渡る長遅延パスを検出し得
   るようになっていることを特徴とするＤＳ−ＣＤＭＡセ
   ルラシステムの信号受信装置。
2. 【請求項２】 サンプルホールド回路は入力信号に並列
   に接続され順次入力信号を取込むように制御され、演算
   レジスタはサンプルホールド回路のサンプリングタイミ
   ングに同期して循環シフトすることを特徴とする請求項
   １記載のＤＳ−ＣＤＭＡセルラシステムの信号受信装
   置。
3. 【請求項３】 サンプルホールド回路は入力信号に接続
   された初段サンプルホールド回路から最終段サンプルホ
   ールド回路までを直列に接続してなり、入力信号はこれ
   らサンプルホールド回路を最終段に向かって転送される
   ことを特徴とする請求項１記載のＤＳ−ＣＤＭＡセルラ
   システムの信号受信装置。
4. 【請求項４】 マッチドフィルタには所要の遅延パスが
   全て１シンボル周期内に含まれる長い符号長の長符号マ
   ッチドフィルタと、この長符号マッチドフィルタよりも
   符号長が短い短符号マッチドフィルタとが存在し、複数
   の演算レジスタは短符号マッチドフィルタについて設け
   られ；長符号マッチドフィルタの出力に基づいて短符号
   マッチドフィルタの長遅延パスを検出し、この検出結果
   に基づいて、レジスタ・マルチプレクサを切替えつつ、
   短符号マッチドフィルタで長遅延パスを受信することを
   特徴とする請求項１記載のＤＳ−ＣＤＭＡセルラシステ
   ムの信号受信装置。
5. 【請求項５】 長符号マッチドフィルタは止り木チャン
   ネルに割り当てられ、短符号マッチドフィルタはトラフ
   ィックチャンネルに割当てられていることを特徴とする
   請求項４記載のＤＳ−ＣＤＭＡセルラシステムの信号受
   信装置。
6. 【請求項６】 現符号レジスタおよび長遅延レジスタの
   出力とレジスタ・マルチプレクサとの間、またはレジス
   タ・マルチプレクサとマッチドフィルタとの間には位相
   ・マルチプレクサが設けられ、位相・マルチプレクサは
   現符号レジスタ及び長遅延レジスタの各々の拡散符号を
   現在の循環シフト状態またはそれ以前の循環シフト状態
   に対応したデータ列としてレジスタ・マルチプレクサに
   出力するようになっており、現符号レジスタの拡散符号
   と長遅延レジスタの拡散符号との両者により同時に相関
   ピークが生じるピーク重複のタイミングでは、現符号レ
   ジスタの拡散符号と入力信号との相関演算を行い、この
   時の長遅延レジスタの拡散符号とマッチドフィルタとの
   対応関係が保持されるように、１チップ時間後のタイミ
   ングで位相・マルチプレクサを切替えて長遅延レジスタ
   の拡散符号と入力信号との相関演算を行い、その後位相
   ・マルチプレクサの接続を最初の状態に復帰させること
   を特徴とする請求項２記載のＤＳ−ＣＤＭＡセルラシス
   テムの信号受信装置。
7. 【請求項７】 位相・マルチプレクサは演算レジスタの
   複数チップ時間の循環シフトに追随し得るように多入力
   １出力のマルチプレクサを並列してなり、相関ピークの
   重複が複数回連続して生じるとき、現符号レジスタの拡
   散符号と入力信号との相関演算を１回以上行ない、この
   ときの長遅延レジスタの拡散符号とマッチドフィルタの
   対応関係が保持されるように、位相・マルチプレクサを
   切替えつつ長遅延レジスタの拡散符号と入力信号との相
   関演算を行い、これらの操作を１回以上繰り返し、これ
   によって複数回連続の相関ピーク重複を全て回避するこ
   とを特徴とする請求項６記載のＤＳ−ＣＤＭＡセルラシ
   ステムの信号受信装置。
8. 【請求項８】 長遅延レジスタの循環シフトのためのク
   ロックと、このクロックよりも充分早いクロックとを選
   択的に長遅延レジスタに供給し、さらに両クロックの供
   給を停止し得るクロック・マルチプレクサをさらに備
   え、現符号レジスタの拡散符号と長遅延レジスタの拡散
   符号との両者により同時に相関ピークが生じるピーク重
   複のタイミングでは長遅延レジスタの循環シフトを停止
   し、現符号レジスタの拡散符号と入力信号との相関演算
   を行い、そしてそれより１チップ時間後のタイミングで
   長遅延レジスタの拡散符号と入力信号との相関演算を行
   い、それより１チップ時間後のタイミングで充分早いク
   ロックにより長遅延レジスタの拡散符号を２回循環シフ
   トし、これによってピークの重複を回避することを特徴
   とする請求項２記載のＤＳ−ＣＤＭＡセルラシステムの
   信号受信装置。
9. 【請求項９】 相関ピークの重複が複数回連続して生じ
   るとき、長遅延レジスタの循環シフトを停止しつつ現符
   号レジスタによる相関ピークを１回以上生成する処理、
   この回数と同じ回数長遅延レジスタによる相関ピークの
   生成を生成する処理、および現符号レジスタにより相関
   ピークを生成しつつ長遅延レジスタを上記回数と同じ回
   数、充分早いクロックにより循環シフトする処理よりな
   る操作を１回または複数回実行し、これによって複数回
   連続のピーク重複を全て回避することを特徴とする請求
   項８記載のＤＳ−ＣＤＭＡセルラシステムの信号受信装
   置。
10. 【請求項１０】 相関ピークの重複が複数回連続して生
    じるときには、長遅延レジスタの循環シフトを停止しつ
    つ現符号レジスタによる相関ピークを生成する処理、長
    遅延レジスタによる相関ピークの生成の処理、および現
    符号レジスタにより相関ピークを生成しつつ長遅延レジ
    スタを２回循環シフトする処理を連続回数繰り返し、こ
    れによって複数回連続のピーク重複を全て回避すること
    を特徴とする請求項８記載のＤＳ−ＣＤＭＡセルラシス
    テムの信号受信装置。
11. 【請求項１１】 サンプルホールド回路と並列にアナロ
    グ入力信号に接続された副サンプルホールド回路をさら
    に備え、ピーク重複のタイミングにおける現符号レジス
    タによる相関ピーク生成時には、その相関ピーク生成の
    タイミングよりも（１シンボル周期−１チップ時間）前
    に、サンプルホールド回路と対応する副サンプルホール
    ド回路に並列にアナログ入力信号を格納し、長遅延レジ
    スタによる相関ピーク生成時には最新のアナログ入力信
    号に替えて副サンプルホールド回路のアナログ入力信号
    を使用し、このアナログ入力信号には対応するサンプル
    ホールド回路に対する積和演算と同一の演算を施すこと
    を特徴とする請求項６または８に記載のＤＳ−ＣＤＭＡ
    セルラシステムの信号受信装置。
12. 【請求項１２】 サンプルホールド回路と並列にアナロ
    グ入力信号に接続された副サンプルホールド回路をさら
    に備え、ピーク重複のタイミングにおける現符号レジス
    タによる相関ピーク生成時には、サンプルホールド回路
    の信号および現符号レジスタの拡散符号によって相関演
    算を行い、長遅延レジスタによる相関ピーク生成時に
    は、最新のアナログ入力信号を副サンプルホールド回路
    に格納し、かつサンプルホールド回路の信号および長遅
    延レジスタの拡散符号によって相関演算を行い、その後
    １シンボル周期の間、この時の最新のアナログ入力信号
    を本来格納すべきサンプルホールド回路に替えて副サン
    プルホールド回路を使用し、このアナログ入力信号には
    対応するサンプルホールド回路に対する積和演算と同一
    の演算を施すことを特徴とする請求項６または８に記載
    のＤＳ−ＣＤＭＡセルラシステムの信号受信装置。
13. 【請求項１３】 サンプルホールド回路と並列にアナロ
    グ入力信号に接続された複数の副サンプルホールド回路
    をさらに備え、ピーク重複のタイミングにおける現符号
    レジスタによる相関ピークを生成するタイミングにおい
    て、これらのタイミングよりも（１シンボル周期−１チ
    ップ時間）前、（１シンボル周期−２チップ時間）
    前、．．．、（１シンボル周期−（ｄ−１）チップ時
    間）前（ｄは自然数）のアナログ入力信号をサンプルホ
    ールド回路および対応する副サンプルホールド回路に順
    次格納し、長遅延レジスタによる相関ピークの生成時に
    はこれら副サンプルホールド回路のアナログ入力信号を
    順次使用し、このアナログ入力信号には対応するサンプ
    ルホールド回路に対する積和演算と同一の演算を施すこ
    とを特徴とする請求項７、請求項９または請求項１０に
    記載のＤＳ−ＣＤＭＡセルラシステムの信号受信装置。
14. 【請求項１４】 サンプルホールド回路と並列にアナロ
    グ入力信号に接続された複数の副サンプルホールド回路
    をさらに備え、ピーク重複が連続して生じるタイミング
    では、新たなアナログ入力信号は副サンプルホールド回
    路に順次格納しつつ、サンプル・ホールド回路の信号お
    よび現符号レジスタの拡散符号によって相関演算を行
    い、その後、最新のアナログ入力信号を副サンプルホー
    ルド回路に格納しつつ、サンプルホールド回路の信号お
    よび長遅延レジスタの拡散符号によって相関演算を行
    い、その後副サンプルホールド回路内信号の格納から１
    シンボル周期の間、各信号を本来格納すべきサンプルホ
    ールド回路に替えて副サンプルホールド回路を使用し、
    このアナログ入力信号には対応するサンプルホールド回
    路に対する積和演算と同一の演算を施すことを特徴とす
    る請求項７、請求項９または請求項１０に記載のＤＳ−
    ＣＤＭＡセルラシステムの信号受信装置。
15. 【請求項１５】 長遅延レジスタと同一拡散符号が格納
    され、かつ長遅延レジスタから１チップ時間遅延した巡
    回シフト状態の副長遅延レジスタをさらに備え、レジス
    タ・マルチプレクサは現符号レジスタ、長遅延レジス
    タ、副長遅延レジスタの拡散符号を択一的にマッチドフ
    ィルタに供給するようになっており、ピーク重複のタイ
    ミングではレジスタ・マルチプレクサの出力を現符号レ
    ジスタとし、その後レジスタ・マルチプレクサの出力を
    副長遅延レジスタとし、さらにレジスタ・マルチプレク
    サの出力を現符号レジスタに戻し、これによってピーク
    の重複を回避することを特徴とする請求項２記載のＤＳ
    −ＣＤＭＡセルラシステムの信号受信装置。
16. 【請求項１６】 副長遅延レジスタは複数設けられ、ピ
    ークの重複が連続して生じるタイミングで、レジスタ・
    マルチプレクサの出力を現符号レジスタとし、この重複
    タイミングの終了後に、重複タイミングの回数だけ、レ
    ジスタ・マルチプレクサの出力を副長遅延レジスタの拡
    散符号とし、その後レジスタ・マルチプレクサの出力を
    現符号レジスタに戻し、これによって連続したピーク重
    複の全てを回避することを特徴とする請求項１２記載の
    ＤＳ−ＣＤＭＡセルラシステムの信号受信装置。
17. 【請求項１７】 サンプルホールド回路に格納されたア
    ナログ入力信号と演算レジスタ内の拡散符号との対応関
    係を一定に保つように、アナログ入力信号の転送に同期
    して演算レジスタとサンプルホールド回路との接続関係
    を制御し得るセレクタをさらに備え、現符号レジスタの
    拡散符号と長遅延レジスタの拡散符号との両者により同
    時に相関ピークが生じるピーク重複のタイミングでは、
    現符号レジスタにより相関ピークを生成し、それより１
    チップ時間後のタイミングで、シフトされたアナログ入
    力信号に追随するようにセレクタを切り替えつつ長遅延
    レジスタの拡散符号による相関ピークを生成し、その
    後、セレクタを元の状態に復帰させ、これによってピー
    クの重複を回避することを特徴とする請求項３記載のＤ
    Ｓ−ＣＤＭＡセルラシステムの信号受信装置。
18. 【請求項１８】 相関ピークの重複が複数回連続して生
    じるとき、現符号レジスタによる相関ピークを１回以上
    生成する処理、この処理に際してシフトしたアナログ入
    力信号に追随するようにセレクタを切替えつつ、前記回
    数と同一回数、長遅延レジスタの拡散符号による相関ピ
    ークを生成する処理、セレクタをもとの接続に復帰させ
    る処理よりなる操作を１回または複数回実行し、これに
    よって複数回連続のピーク重複を全て回避することを特
    徴とする請求項３記載のＤＳ−ＣＤＭＡセルラシステム
    の信号受信装置。
19. 【請求項１９】 相関ピークの重複が複数回連続して生
    じるとき、現符号レジスタによる相関ピークを１回生成
    する処理、この処理に際してシフトしたアナログ入力信
    号に追随するようにセレクタを切替えつつ長遅延レジス
    タの拡散符号による相関ピークを１回生成する処理、セ
    レクタをもとの接続に復帰させる処理よりなる操作を１
    回または複数回実行し、これによって複数回連続のピー
    ク重複を全て回避することを特徴とする請求項３記載の
    ＤＳ−ＣＤＭＡセルラシステムの信号受信装置。
20. 【請求項２０】 サンプルホールド回路の後段に接続さ
    れた１段または複数段の副サンプルホールド回路をさら
    に備え、セレクタをアナログ入力信号のシフトに追随さ
    せるときには、セレクタはこれら副サンプルホールド回
    路にも接続されるようになっていることを特徴とする請
    求項１７〜１９のいずれか１項に記載のＤＳ−ＣＤＭＡ
    セルラシステムの信号受信装置。
21. 【請求項２１】 相関ピークが存在しない期間において
    は、マッチドフィルタにおける加算回路への給電を停止
    し、これによって電力消費を節減していることを特徴と
    する請求項１記載のＤＳ−ＣＤＭＡセルラシステムの信
    号受信装置。