JP3126105B2 - スペクトル拡散通信におけるソフト・ハンドオフのための装置 - Google Patents
スペクトル拡散通信におけるソフト・ハンドオフのための装置Info
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/69—Spread spectrum techniques
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
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- H04B1/707—Spread spectrum techniques using direct sequence modulation
- H04B1/709—Correlator structure
- H04B1/7093—Matched filter type
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04W—WIRELESS COMMUNICATION NETWORKS
- H04W36/00—Hand-off or reselection arrangements
- H04W36/16—Performing reselection for specific purposes
- H04W36/18—Performing reselection for specific purposes for allowing seamless reselection, e.g. soft reselection
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D30/00—Reducing energy consumption in communication networks
- Y02D30/70—Reducing energy consumption in communication networks in wireless communication networks
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Mobile Radio Communication Systems (AREA)
Description
【０００１】
【産業上の利用分野】本発明はスペクトル拡散通信にお
けるソフト・ハンドオフのための装置に関する。
けるソフト・ハンドオフのための装置に関する。
【０００２】
【従来の技術】セルラ方式の移動体通信においては、移
動局は通常１個の基地局を経由して他のユーザと通信を
行い、移動局の移動にともなって、他の基地局を経由し
た通信に切換える。このとき移動局において、複数の基
地局からの受信信号の強度を比較し、より強度が高い基
地局を選択する。例えば米国特許第５，１０１，５０１
号（特に第１０コラム、第１パラグラフ）には、サーチ
ャ・レシーバにより、複数の基地局からのパイロット信
号の強度を測定し、最も強度の高い基地局を選択する装
置が開示されている。
動局は通常１個の基地局を経由して他のユーザと通信を
行い、移動局の移動にともなって、他の基地局を経由し
た通信に切換える。このとき移動局において、複数の基
地局からの受信信号の強度を比較し、より強度が高い基
地局を選択する。例えば米国特許第５，１０１，５０１
号（特に第１０コラム、第１パラグラフ）には、サーチ
ャ・レシーバにより、複数の基地局からのパイロット信
号の強度を測定し、最も強度の高い基地局を選択する装
置が開示されている。
【０００３】従来このような構成を実現するためにはＤ
ＳＰ（デジタル・シグナル・プロセッサ）その他のデジ
タル回路が使用され、移動局のコンパクト性、消費電
力、価格を考慮したとき、大きな回路を内蔵することは
困難であった。そこで信号の同期、捕捉に関して、小規
模回路で実現可能なスライディング相関器等、比較的低
速の回路が使用されていた。
ＳＰ（デジタル・シグナル・プロセッサ）その他のデジ
タル回路が使用され、移動局のコンパクト性、消費電
力、価格を考慮したとき、大きな回路を内蔵することは
困難であった。そこで信号の同期、捕捉に関して、小規
模回路で実現可能なスライディング相関器等、比較的低
速の回路が使用されていた。
【０００４】
【発明が解決しようとする課題】本発明はこのような従
来の問題点を解消すべく創案されたもので、高速処理が
可能な、ソフト・ハンドオフのための装置を提供するこ
とを特徴とする。
来の問題点を解消すべく創案されたもので、高速処理が
可能な、ソフト・ハンドオフのための装置を提供するこ
とを特徴とする。
【０００５】
【課題を解決するための手段】本発明に係る装置は、ア
ナログタイプのサンプル・ホールド回路によって受信信
号を保持し、これをマルチプレクサによって＋１または
−１の系列に分岐する回路によって実質的に乗算を実現
するものであり、これによって極めて大規模の乗算およ
び積算を小規模かつ省電力の回路によって実行し得る。
ナログタイプのサンプル・ホールド回路によって受信信
号を保持し、これをマルチプレクサによって＋１または
−１の系列に分岐する回路によって実質的に乗算を実現
するものであり、これによって極めて大規模の乗算およ
び積算を小規模かつ省電力の回路によって実行し得る。
【０００６】
【発明の実施態様】次に本発明に係る装置の１実施例を
図面に基づいて説明する。
図面に基づいて説明する。
【０００７】
【実施例】図１において、ソフト・ハンドオフのための
装置は複数の電力検出回路ＰＤ１、ＰＤ２、ＰＤ３を備
えた信号検出回路ＳＤを有し、電力検出回路には入力信
号Ｖｉｎ１１、Ｖｉｎ１２、Ｖｉｎ１３がそれぞれ入力
されている。ＰＤ１〜ＰＤ３の出力は比較回路ＣＭＰに
入力され、ＣＭＰは以後通信を経由すべき基地局を示す
信号ｎｃ１、ｎｃ２、ｎｃ３を出力する。後述するよう
に、マッチドフィルタは入力信号に所定ＰＮ符号系列を
乗じ、これによってそのＰＮ符号と同一符合で拡散変調
された信号を検出するが、基地局ごとに異なるＰＮ符号
系列が使用されるため、マットドフィルタＭＦの出力か
ら基地局を特定し得る。本実施例では、３基地局を想定
し、信号検出回路ＳＤによって、想定した各基地局ＰＮ
符号系列による相関出力の大きい順序を出力する。ｎｃ
１は最大出力の基地局の番号、ｎｃ２は２番目の出力レ
ベルの基地局の番号、ｎｃ３は３番目の出力レベルの基
地局の番号である。
装置は複数の電力検出回路ＰＤ１、ＰＤ２、ＰＤ３を備
えた信号検出回路ＳＤを有し、電力検出回路には入力信
号Ｖｉｎ１１、Ｖｉｎ１２、Ｖｉｎ１３がそれぞれ入力
されている。ＰＤ１〜ＰＤ３の出力は比較回路ＣＭＰに
入力され、ＣＭＰは以後通信を経由すべき基地局を示す
信号ｎｃ１、ｎｃ２、ｎｃ３を出力する。後述するよう
に、マッチドフィルタは入力信号に所定ＰＮ符号系列を
乗じ、これによってそのＰＮ符号と同一符合で拡散変調
された信号を検出するが、基地局ごとに異なるＰＮ符号
系列が使用されるため、マットドフィルタＭＦの出力か
ら基地局を特定し得る。本実施例では、３基地局を想定
し、信号検出回路ＳＤによって、想定した各基地局ＰＮ
符号系列による相関出力の大きい順序を出力する。ｎｃ
１は最大出力の基地局の番号、ｎｃ２は２番目の出力レ
ベルの基地局の番号、ｎｃ３は３番目の出力レベルの基
地局の番号である。
【０００８】前記入力信号Ｖｉｎ１１〜Ｖｉｎ１３はマ
ッチドフィルタＭＦによって生成されており、このマッ
チドフィルタＭＦは２個のマッチドフィルタ回路ＭＦＣ
１、ＭＦＣ２を有する。各マッチドフィルタ回路ＭＦＣ
１、ＭＦＣ２には中間周波数（ＩＦ）あるいはベースバ
ンドの入力信号Ｖｉｎ１が共通に入力され、ＭＦＣ１、
ＭＦＣ２はそれぞれ複数系統（図では３系統）の信号を
出力している。またＭＦＣ１、ＭＦＣ２にはそのチップ
時間の１／２の周期だけ相互にシフトしたサンプリング
クロックＣＬＫ１、ＣＬＫ２が入力され、いわゆるダブ
ルサンプリングが行われている。ＭＦＣ１、ＭＦＣ２の
３系統の信号は３種のＰＮ符号系列によって算出され、
３個の基地局からの信号の電力を比較し得る。ＭＦＣ
１、ＭＦＣ２の対応する出力はそれぞれ加算回路ＡＤＤ
１１、ＡＤＤ１２、ＡＤＤ１３に入力され、各基地局か
らの信号をダブルサンプリングした結果を加算する。な
おより多くのマッチドフィルタを並列に設け、クロック
を順次シフトさせることにより、より高次のオーバーサ
ンプリングを実行し得ることはいうまでもない。
ッチドフィルタＭＦによって生成されており、このマッ
チドフィルタＭＦは２個のマッチドフィルタ回路ＭＦＣ
１、ＭＦＣ２を有する。各マッチドフィルタ回路ＭＦＣ
１、ＭＦＣ２には中間周波数（ＩＦ）あるいはベースバ
ンドの入力信号Ｖｉｎ１が共通に入力され、ＭＦＣ１、
ＭＦＣ２はそれぞれ複数系統（図では３系統）の信号を
出力している。またＭＦＣ１、ＭＦＣ２にはそのチップ
時間の１／２の周期だけ相互にシフトしたサンプリング
クロックＣＬＫ１、ＣＬＫ２が入力され、いわゆるダブ
ルサンプリングが行われている。ＭＦＣ１、ＭＦＣ２の
３系統の信号は３種のＰＮ符号系列によって算出され、
３個の基地局からの信号の電力を比較し得る。ＭＦＣ
１、ＭＦＣ２の対応する出力はそれぞれ加算回路ＡＤＤ
１１、ＡＤＤ１２、ＡＤＤ１３に入力され、各基地局か
らの信号をダブルサンプリングした結果を加算する。な
おより多くのマッチドフィルタを並列に設け、クロック
を順次シフトさせることにより、より高次のオーバーサ
ンプリングを実行し得ることはいうまでもない。
【０００９】図２において、マッチドフィルタ回路ＭＦ
Ｃ１は複数（ｎ個）のサンプル・ホールド回路ＳＨ３１
〜ＳＨ３ｎを有し、入力信号Ｖｉｎ１はこれらサンプル
・ホールド回路に並列入力されている。各サンプル・ホ
ールド回路は１個のホールドデータを複数系統（３系
統）に出力し、例えばＳＨ１の出力は３個の乗算回路Ｍ
ＵＬ１１、ＭＵＬ１２、ＭＵＬ１３にそれぞれ入力され
ている。同様にＳＨ３２の出力は乗算回路ＭＵＬ２１、
ＭＵＬ２２、ＭＵＬ２３に、ＳＨ３３の出力は乗算回路
ＭＵＬ３１、ＭＵＬ３２、ＭＵＬ３３に、．．．、ＭＵ
Ｌ３ｎの出力は乗算回路ＭＵＬｎ１、ＭＵＬｎ２、ＭＵ
Ｌｎ３に入力されている。
Ｃ１は複数（ｎ個）のサンプル・ホールド回路ＳＨ３１
〜ＳＨ３ｎを有し、入力信号Ｖｉｎ１はこれらサンプル
・ホールド回路に並列入力されている。各サンプル・ホ
ールド回路は１個のホールドデータを複数系統（３系
統）に出力し、例えばＳＨ１の出力は３個の乗算回路Ｍ
ＵＬ１１、ＭＵＬ１２、ＭＵＬ１３にそれぞれ入力され
ている。同様にＳＨ３２の出力は乗算回路ＭＵＬ２１、
ＭＵＬ２２、ＭＵＬ２３に、ＳＨ３３の出力は乗算回路
ＭＵＬ３１、ＭＵＬ３２、ＭＵＬ３３に、．．．、ＭＵ
Ｌ３ｎの出力は乗算回路ＭＵＬｎ１、ＭＵＬｎ２、ＭＵ
Ｌｎ３に入力されている。
【００１０】以上の乗算回路はマッチドフィルタ回路内
の３系統に対応してＭＵＬｉ１、ＭＵＬｉ２、ＭＵＬｉ
３（ｉ＝１〜ｎ）の３個ずつ設けられ、ＭＵＬｉ１（ｉ
＝１〜ｎ）の出力は共通の加算回路ＡＤＤ３１に、 Ｍ
ＵＬｉ２（ｉ＝１〜ｎ）の出力は共通の加算回路ＡＤＤ
３２に、 ＭＵＬｉ３（ｉ＝１〜ｎ）の出力は共通の加
算回路ＡＤＤ３３に入力されている。これら加算回路Ａ
ＤＤ３１、ＡＤＤ３２、ＡＤＤ３３はそれぞれ入力を加
算し、加算結果Ｖｏｕｔ３１、Ｖｏｕｔ３２、Ｖｏｕｔ
３３を出力する。
の３系統に対応してＭＵＬｉ１、ＭＵＬｉ２、ＭＵＬｉ
３（ｉ＝１〜ｎ）の３個ずつ設けられ、ＭＵＬｉ１（ｉ
＝１〜ｎ）の出力は共通の加算回路ＡＤＤ３１に、 Ｍ
ＵＬｉ２（ｉ＝１〜ｎ）の出力は共通の加算回路ＡＤＤ
３２に、 ＭＵＬｉ３（ｉ＝１〜ｎ）の出力は共通の加
算回路ＡＤＤ３３に入力されている。これら加算回路Ａ
ＤＤ３１、ＡＤＤ３２、ＡＤＤ３３はそれぞれ入力を加
算し、加算結果Ｖｏｕｔ３１、Ｖｏｕｔ３２、Ｖｏｕｔ
３３を出力する。
【００１１】このようにマッチドフィルタ回路ＭＦＣ１
は１系統のサンプル・ホールド回路ＳＨ３１〜ＳＨ３ｎ
によって複数系統の相関演算のための信号保持を行うの
で、各系統ごとにサンプル・ホールド回路を設ける場合
に比較して、全体の回路規模を小さくでき、これにとも
なって消費電力を節減し得る。
は１系統のサンプル・ホールド回路ＳＨ３１〜ＳＨ３ｎ
によって複数系統の相関演算のための信号保持を行うの
で、各系統ごとにサンプル・ホールド回路を設ける場合
に比較して、全体の回路規模を小さくでき、これにとも
なって消費電力を節減し得る。
【００１２】前記比較回路ＣＭＰは図３に示す順序判定
回路ＯＪ、ソーティング回路ＳＯＲＴおよび有効番号信
号生成回路ＶＮＳＧを備え、前記ｎｃ１〜ｎｃ３は順序
判定回路ＯＪから出力されている。回路ＯＪは前記Ｐ
１、Ｐ２が入力された比較回路ＣＭＰ３１、Ｐ２、Ｐ３
が入力された比較回路ＣＭＰ３２、Ｐ３、Ｐ１が入力さ
れた比較回路ＣＭＰ３３を有し、これら比較回路ＣＭＰ
３１、ＣＭＰ３２、ＣＭＰ３３は入力信号の比較結果を
示す信号ＳＣ１、ＳＣ２、ＳＣ３を出力する。ＳＣ１は
Ｐ１≦Ｐ２のときに「１」、Ｐ１＞Ｐ２のときに「０」
となる１ビット信号であり、 ＳＣ２はＰ２≦Ｐ３のと
きに「１」、Ｐ２＞Ｐ３のときに「０」となる１ビット
信号、 ＳＣ３はＰ３≦Ｐ１のときに「１」、Ｐ３＞Ｐ
１のときに「０」となる１ビット信号である。これらの
信号とＰ１〜Ｐ３の大小関係は表１のとおりとなる。
回路ＯＪ、ソーティング回路ＳＯＲＴおよび有効番号信
号生成回路ＶＮＳＧを備え、前記ｎｃ１〜ｎｃ３は順序
判定回路ＯＪから出力されている。回路ＯＪは前記Ｐ
１、Ｐ２が入力された比較回路ＣＭＰ３１、Ｐ２、Ｐ３
が入力された比較回路ＣＭＰ３２、Ｐ３、Ｐ１が入力さ
れた比較回路ＣＭＰ３３を有し、これら比較回路ＣＭＰ
３１、ＣＭＰ３２、ＣＭＰ３３は入力信号の比較結果を
示す信号ＳＣ１、ＳＣ２、ＳＣ３を出力する。ＳＣ１は
Ｐ１≦Ｐ２のときに「１」、Ｐ１＞Ｐ２のときに「０」
となる１ビット信号であり、 ＳＣ２はＰ２≦Ｐ３のと
きに「１」、Ｐ２＞Ｐ３のときに「０」となる１ビット
信号、 ＳＣ３はＰ３≦Ｐ１のときに「１」、Ｐ３＞Ｐ
１のときに「０」となる１ビット信号である。これらの
信号とＰ１〜Ｐ３の大小関係は表１のとおりとなる。
【００１３】
【表１】
【００１４】ｎｃ１〜ｎｃ３の値はＰ１〜Ｐ３を示す数
値１、２または３であり、例えばＰ１≦Ｐ３≦Ｐ２のと
きにはｎｃ１＝２、ｎｃ２＝３、ｎｃ３＝１である。従
ってｎｃ１〜ｎｃ３は２ビットの２進数で表現され、そ
の各ビットを下位ｂ０（ｎｃｉ）、上位ｂ１（ｎｃｉ）
（ｉ＝１、２、３）とすると、以下の式（１）〜（６）
が与えられる。
値１、２または３であり、例えばＰ１≦Ｐ３≦Ｐ２のと
きにはｎｃ１＝２、ｎｃ２＝３、ｎｃ３＝１である。従
ってｎｃ１〜ｎｃ３は２ビットの２進数で表現され、そ
の各ビットを下位ｂ０（ｎｃｉ）、上位ｂ１（ｎｃｉ）
（ｉ＝１、２、３）とすると、以下の式（１）〜（６）
が与えられる。
【数１】
【００１５】図４は以上の論理演算を実行するための論
理回路であり、ＡＮＤゲートＧＡ１〜ＧＡ６、ＯＲゲー
トＧＯ１〜ＧＯ６、ＥＸ＿ＮＯＲゲートＧＥ１〜ＧＥ３
を有し、ＡＮＤゲートＧＡ１にはＳＣ３の反転信号およ
びＳＣ１の非反転信号が入力され、ＧＡ２にはＳＣ２の
反転信号およびＳＣ３の非反転信号が入力され、ＧＡ３
にはＳＣ１の反転信号およびＳＣ２の非反転信号が入力
され、ＧＡ４にはＳＣ１の反転信号およびＳＣ３の非反
転信号が入力され、ＧＡ５にはＳＣ３の反転信号および
ＳＣ２の非反転信号が入力され、ＧＡ６にはＳＣ２の反
転信号およびＳＣ１の非反転信号が入力されている。一
方ＥＸ＿ＮＯＲゲートＧＥ１にはＳＣ１、ＳＣ３が、Ｇ
Ｅ２にはＳＣ２、ＳＣ３が、ＧＥ３にはＳＣ１、ＳＣ２
が入力されている。さらにＯＲゲートＧＯ１にはＧＡ
１、ＧＡ２の出力が入力され、ＧＯ２にはＧＡ２、ＧＡ
３の出力が入力され、ＧＯ３にはＧＥ１、ＧＥ２の出力
が入力され、ＧＯ４にはＧＥ２、ＧＥ３の出力が入力さ
れ、ＧＯ５にはＧＡ４、ＧＡ５の出力が入力され、ＧＯ
６にはＧＡ５、ＧＡ６の出力が入力されている。そして
ｂ０（ｎｃ３）、ｂ１（ｎｃ３）、ｂ０（ｎｃ２）、ｂ
１（ｎｃ２）、ｂ０（ｎｃ１）、ｂ１（ｎｃ１）はＧＯ
１〜ＧＯ６からそれぞれ出力されている。
理回路であり、ＡＮＤゲートＧＡ１〜ＧＡ６、ＯＲゲー
トＧＯ１〜ＧＯ６、ＥＸ＿ＮＯＲゲートＧＥ１〜ＧＥ３
を有し、ＡＮＤゲートＧＡ１にはＳＣ３の反転信号およ
びＳＣ１の非反転信号が入力され、ＧＡ２にはＳＣ２の
反転信号およびＳＣ３の非反転信号が入力され、ＧＡ３
にはＳＣ１の反転信号およびＳＣ２の非反転信号が入力
され、ＧＡ４にはＳＣ１の反転信号およびＳＣ３の非反
転信号が入力され、ＧＡ５にはＳＣ３の反転信号および
ＳＣ２の非反転信号が入力され、ＧＡ６にはＳＣ２の反
転信号およびＳＣ１の非反転信号が入力されている。一
方ＥＸ＿ＮＯＲゲートＧＥ１にはＳＣ１、ＳＣ３が、Ｇ
Ｅ２にはＳＣ２、ＳＣ３が、ＧＥ３にはＳＣ１、ＳＣ２
が入力されている。さらにＯＲゲートＧＯ１にはＧＡ
１、ＧＡ２の出力が入力され、ＧＯ２にはＧＡ２、ＧＡ
３の出力が入力され、ＧＯ３にはＧＥ１、ＧＥ２の出力
が入力され、ＧＯ４にはＧＥ２、ＧＥ３の出力が入力さ
れ、ＧＯ５にはＧＡ４、ＧＡ５の出力が入力され、ＧＯ
６にはＧＡ５、ＧＡ６の出力が入力されている。そして
ｂ０（ｎｃ３）、ｂ１（ｎｃ３）、ｂ０（ｎｃ２）、ｂ
１（ｎｃ２）、ｂ０（ｎｃ１）、ｂ１（ｎｃ１）はＧＯ
１〜ＧＯ６からそれぞれ出力されている。
【００１６】前記ソーティング回路ＳＯＲＴはＰ１〜Ｐ
３の内の最大のものをＱ１、２番目のものをＱ２、最少
のものをＱ３として出力する。ソーティング回路はＰ
１、Ｐ２が入力された最大値回路ＭＡＸ１、このＭＡＸ
１の出力およびＰ３が入力された最大値回路ＭＡＸ２を
有し、ＭＡＸ２の出力としてＱ１が出力される。さらに
Ｐ１、Ｐ２は最小値回路ＭＩＮ１に入力され、ＭＩＮ１
の出力およびＰ３が第２の最小値回路ＭＩＮ２に入力さ
れており、最小値Ｑ３が算出される。Ｐ２、Ｐ３は第３
の最小値回路ＭＩＮ３に入力され、このＭＩＮ３および
前記ＭＩＮ１の出力は第３の最大値回路ＭＡＸ３に入力
され、Ｑ２が算出されている。
３の内の最大のものをＱ１、２番目のものをＱ２、最少
のものをＱ３として出力する。ソーティング回路はＰ
１、Ｐ２が入力された最大値回路ＭＡＸ１、このＭＡＸ
１の出力およびＰ３が入力された最大値回路ＭＡＸ２を
有し、ＭＡＸ２の出力としてＱ１が出力される。さらに
Ｐ１、Ｐ２は最小値回路ＭＩＮ１に入力され、ＭＩＮ１
の出力およびＰ３が第２の最小値回路ＭＩＮ２に入力さ
れており、最小値Ｑ３が算出される。Ｐ２、Ｐ３は第３
の最小値回路ＭＩＮ３に入力され、このＭＩＮ３および
前記ＭＩＮ１の出力は第３の最大値回路ＭＡＸ３に入力
され、Ｑ２が算出されている。
【００１７】有効番号信号生成回路ＶＮＳＧはＱ１、Ｑ
２から所定値ｄを減算する減算回路ＳＵＢ１、ＳＵＢ２
を有し、ＳＵＢ１の出力とＱ２が比較回路ＣＭＰ３４に
入力されている。ＣＭＰ３４は（Ｑ１−ｄ）＜Ｑ２のと
きに「１」、（Ｑ１−ｄ）≧Ｑ２のときに「０」となる
有効番号信号Ｖｎｃ１を出力する。 ＳＵＢ２の出力は
Ｑ３とともに比較回路ＣＭＰ３５に入力され、ＣＭＰ３
５は（Ｑ２−ｄ）＜Ｑ３のときに「１」、（Ｑ２−ｄ）
≧Ｑ３のときに「０」となる有効番号信号Ｖｎｃ２を出
力する。Ｖｎｃ１、Ｖｎｃ２は回路ＯＪにおけるｎｃ
２、ｎｃ３を適宜無効信号にする。
２から所定値ｄを減算する減算回路ＳＵＢ１、ＳＵＢ２
を有し、ＳＵＢ１の出力とＱ２が比較回路ＣＭＰ３４に
入力されている。ＣＭＰ３４は（Ｑ１−ｄ）＜Ｑ２のと
きに「１」、（Ｑ１−ｄ）≧Ｑ２のときに「０」となる
有効番号信号Ｖｎｃ１を出力する。 ＳＵＢ２の出力は
Ｑ３とともに比較回路ＣＭＰ３５に入力され、ＣＭＰ３
５は（Ｑ２−ｄ）＜Ｑ３のときに「１」、（Ｑ２−ｄ）
≧Ｑ３のときに「０」となる有効番号信号Ｖｎｃ２を出
力する。Ｖｎｃ１、Ｖｎｃ２は回路ＯＪにおけるｎｃ
２、ｎｃ３を適宜無効信号にする。
【００１８】複数の基地局からの信号のうち１個が他に
比較して充分（上記ｄで規定する。）大きいときにはそ
の基地局のみを経由した通信を行うべきであり、第２番
目の信号の強度が最大の信号の強度と大差がないときに
は両者の基地局を併用して信号を合成することによりよ
り良好な通信が可能である。さらに第２、第３の信号の
強度に大差がなければ第３の信号も採用すべきである。
また第２、第３の信号の差がわずかであっても、第１、
第２の信号の差が大であれば第１の信号のみ採用すれば
よい。以上よりｎｃ２とＶｎｃ１との論理積ｎｃ２′、
およびｎｃ３とＶｎｃ１、Ｖｎｃ２の論理積ｎｃ３′を
生成する。これらはｎｃ２、ｎｃ３が有効データであれ
ばこれらのデータそのものとなり、無効のときには
「０」になる。すなわち、ｎｃ１〜ｎｃ３によって１個
または複数の選択すべき基地局が指定される。
比較して充分（上記ｄで規定する。）大きいときにはそ
の基地局のみを経由した通信を行うべきであり、第２番
目の信号の強度が最大の信号の強度と大差がないときに
は両者の基地局を併用して信号を合成することによりよ
り良好な通信が可能である。さらに第２、第３の信号の
強度に大差がなければ第３の信号も採用すべきである。
また第２、第３の信号の差がわずかであっても、第１、
第２の信号の差が大であれば第１の信号のみ採用すれば
よい。以上よりｎｃ２とＶｎｃ１との論理積ｎｃ２′、
およびｎｃ３とＶｎｃ１、Ｖｎｃ２の論理積ｎｃ３′を
生成する。これらはｎｃ２、ｎｃ３が有効データであれ
ばこれらのデータそのものとなり、無効のときには
「０」になる。すなわち、ｎｃ１〜ｎｃ３によって１個
または複数の選択すべき基地局が指定される。
【００１９】以上の装置により、適正な基地局選択が実
行される。受信装置の全体は図５の構成を有し、アンテ
ナＡからの無線周波数の信号をアナログ・フロントエン
ドＡＦＥにおいて中間周波数の信号あるいはベースバン
ド信号に変換し、この中間周波数の信号あるいはベース
バンド信号を前記マッチドフィルタＭＦに入力する。マ
ッチドフィルタの出力はダイバシティ合成回路ＤＣに入
力され、複数基地局の信号がダイバシティ合成される。
ＤＣの出力はさらに復調回路ＤＥＭに入力されて復調さ
れる。そしてマッチドフィルタの出力は前記信号検出回
路ＳＤに入力されている。
行される。受信装置の全体は図５の構成を有し、アンテ
ナＡからの無線周波数の信号をアナログ・フロントエン
ドＡＦＥにおいて中間周波数の信号あるいはベースバン
ド信号に変換し、この中間周波数の信号あるいはベース
バンド信号を前記マッチドフィルタＭＦに入力する。マ
ッチドフィルタの出力はダイバシティ合成回路ＤＣに入
力され、複数基地局の信号がダイバシティ合成される。
ＤＣの出力はさらに復調回路ＤＥＭに入力されて復調さ
れる。そしてマッチドフィルタの出力は前記信号検出回
路ＳＤに入力されている。
【００２０】サンプル・ホールド回路ＳＨ３１は、図６
のように構成され、入力電圧Ｖｉｎ６はスイッチＳＷに
接続されている。スイッチＳＷの出力はキャパシタンス
Ｃ６１に接続され、キャパシタンスＣ６１の出力には３
段の直列なＭＯＳインバータＩ１、Ｉ２、Ｉ３が接続さ
れている。最終段のＭＯＳインバータＩ３の出力Ｖｏ６
は帰還キャパシタンスＣ６２を介してＩ１の入力に接続
され、これによってＶｉｎ６が良好な線形性をもってＩ
３の出力に生じるようになっている。ＳＷが閉成される
と、Ｃ６１はＶｉｎ６に対応した電荷で充電され、Ｉ１
〜Ｉ３のフィードバック機能により出力の線形特性が保
証される。そして、その後スイッチＳＷが開放されたと
きにサンプル・ホールド回路ＳＨ３１はＶｉｎ６を保持
することになる。最終段のＩ３の出力は接地キャパシタ
ンスＣ６３を介してグランドに接続され、また第２段の
Ｉ２の出力は１対の平衡レジスタンスＲ６１、Ｒ６２を
介して電源電圧Ｖｄｄおよびグランドに接続されてい
る。このような構成により、フィードバック系を含む反
転増幅回路の発振が防止されている。なおサンプル・ホ
ールド回路ＳＨ３２〜ＳＨ３ｎはＳＨ３１と同様に構成
されているので説明を省略する。
のように構成され、入力電圧Ｖｉｎ６はスイッチＳＷに
接続されている。スイッチＳＷの出力はキャパシタンス
Ｃ６１に接続され、キャパシタンスＣ６１の出力には３
段の直列なＭＯＳインバータＩ１、Ｉ２、Ｉ３が接続さ
れている。最終段のＭＯＳインバータＩ３の出力Ｖｏ６
は帰還キャパシタンスＣ６２を介してＩ１の入力に接続
され、これによってＶｉｎ６が良好な線形性をもってＩ
３の出力に生じるようになっている。ＳＷが閉成される
と、Ｃ６１はＶｉｎ６に対応した電荷で充電され、Ｉ１
〜Ｉ３のフィードバック機能により出力の線形特性が保
証される。そして、その後スイッチＳＷが開放されたと
きにサンプル・ホールド回路ＳＨ３１はＶｉｎ６を保持
することになる。最終段のＩ３の出力は接地キャパシタ
ンスＣ６３を介してグランドに接続され、また第２段の
Ｉ２の出力は１対の平衡レジスタンスＲ６１、Ｒ６２を
介して電源電圧Ｖｄｄおよびグランドに接続されてい
る。このような構成により、フィードバック系を含む反
転増幅回路の発振が防止されている。なおサンプル・ホ
ールド回路ＳＨ３２〜ＳＨ３ｎはＳＨ３１と同様に構成
されているので説明を省略する。
【００２１】図７に示すように、前記乗算回路ＭＵＬ１
１は２個のマルチプレクサＭＵＸ７１、ＭＵＸ７２より
なり、これらマルチプレクサには前記Ｖｏ６および共通
な基準電圧Ｖｒが接続されている。
１は２個のマルチプレクサＭＵＸ７１、ＭＵＸ７２より
なり、これらマルチプレクサには前記Ｖｏ６および共通
な基準電圧Ｖｒが接続されている。
【００２２】スイッチＳＷ、マルチプレクサＭＵＸ７
１、ＭＵＸ７２はコントロール信号Ｓ１、Ｓ２、Ｓ３に
よってコントロールされ、Ｓ１は一旦閉成された後、入
力電圧を取り込むべき時点においてＳＷを開放する。Ｓ
２、Ｓ３は反転した信号であり、一方のマルチプレクサ
がＶｏ６を出力するときには、他方のマルチプレクサは
Ｖｒを出力する。ＭＵＸ７１、ＭＵＸ７２は拡散符号の
「１」（ハイレベル）、「−１」（ローレベル）に対応
しており、ある時点の入力電圧に符号「１」を乗ずるべ
きときには、ＭＵＸ７１からＶｏ６を出力し、「−１」
を乗ずるべきときにはＭＵＸ７２からＶｏ６を出力す
る。このハイ、ローのレベルを代表するために図７では
ＭＵＸ７１の出力をＶＨ、ＭＵＸ７２の出力をＶＬで表
示する。
１、ＭＵＸ７２はコントロール信号Ｓ１、Ｓ２、Ｓ３に
よってコントロールされ、Ｓ１は一旦閉成された後、入
力電圧を取り込むべき時点においてＳＷを開放する。Ｓ
２、Ｓ３は反転した信号であり、一方のマルチプレクサ
がＶｏ６を出力するときには、他方のマルチプレクサは
Ｖｒを出力する。ＭＵＸ７１、ＭＵＸ７２は拡散符号の
「１」（ハイレベル）、「−１」（ローレベル）に対応
しており、ある時点の入力電圧に符号「１」を乗ずるべ
きときには、ＭＵＸ７１からＶｏ６を出力し、「−１」
を乗ずるべきときにはＭＵＸ７２からＶｏ６を出力す
る。このハイ、ローのレベルを代表するために図７では
ＭＵＸ７１の出力をＶＨ、ＭＵＸ７２の出力をＶＬで表
示する。
【００２３】図８に示すように、スイッチＳＷはｎ型Ｍ
ＯＳトランジスタのソース、ドレインをｐ型ＭＯＳトラ
ンジスタのドレイン、ソースとそれぞれ接続してなるト
ランジスタ回路Ｔ８よりなり、このトランジスタ回路の
ｎＭＯＳのドレイン側の端子に入力電圧Ｖｉｎ８を接続
し、ｎＭＯＳのソースの端子を同様の構成のダミートラ
ンジスタＤＴ８を介して出力端子Ｖｏｕｔ８に接続して
なる。トランジスタ回路Ｔ８におけるｎＭＯＳトランジ
スタのゲートにはＳ１が入力され、ｐＭＯＳトランジス
タのゲートにはＳ１をインバータＩ８で反転した信号が
入力されている。これによって、Ｓ１がハイレベルのと
きには、Ｔ８が導通し、ローレベルのときにはＴ８は遮
断される。
ＯＳトランジスタのソース、ドレインをｐ型ＭＯＳトラ
ンジスタのドレイン、ソースとそれぞれ接続してなるト
ランジスタ回路Ｔ８よりなり、このトランジスタ回路の
ｎＭＯＳのドレイン側の端子に入力電圧Ｖｉｎ８を接続
し、ｎＭＯＳのソースの端子を同様の構成のダミートラ
ンジスタＤＴ８を介して出力端子Ｖｏｕｔ８に接続して
なる。トランジスタ回路Ｔ８におけるｎＭＯＳトランジ
スタのゲートにはＳ１が入力され、ｐＭＯＳトランジス
タのゲートにはＳ１をインバータＩ８で反転した信号が
入力されている。これによって、Ｓ１がハイレベルのと
きには、Ｔ８が導通し、ローレベルのときにはＴ８は遮
断される。
【００２４】図９に示すように、マルチプレクサＭＵＸ
７１はｎ型、ｐ型の１対のＭＯＳトランジスタのドレイ
ン、ソースを相互に接続してなるトランジスタ回路Ｔ９
１、Ｔ９２のｎＭＯＳのソース側の端子を共通出力端子
Ｖｏｕｔ９に接続してなり、Ｔ９１におけるｎＭＯＳの
ドレイン側の端子にはＭＯＳインバータＩ３の出力Ｖｏ
６（図中Ｖｉｎ９１で示す。）を接続し、Ｔ９２のドレ
インには基準電圧Ｖｒ（図中Ｖｉｎ９２で示す。）が接
続されている。トランジスタ回路Ｔ９１におけるｎＭＯ
Ｓトランジスタのゲートおよびトランジスタ回路Ｔ９２
におけるｐＭＯＳトランジスタのゲートには信号Ｓ２が
入力され、Ｔ９１のｐＭＯＳおよびＴ９２のｎＭＯＳの
ゲートにはＳ２をインバータＩ９で反転した信号が入力
されている。これによって、Ｓ２がハイレベルのときに
は、Ｔ９１が導通してＴ９２は遮断され、ローレベルの
ときにはＴ９２が導通しＴ９１が遮断される。すなわち
ＭＵＸ７１は、Ｓ２のコントロールによりＶｏ６または
Ｖｒを択一的に出力し得る。
７１はｎ型、ｐ型の１対のＭＯＳトランジスタのドレイ
ン、ソースを相互に接続してなるトランジスタ回路Ｔ９
１、Ｔ９２のｎＭＯＳのソース側の端子を共通出力端子
Ｖｏｕｔ９に接続してなり、Ｔ９１におけるｎＭＯＳの
ドレイン側の端子にはＭＯＳインバータＩ３の出力Ｖｏ
６（図中Ｖｉｎ９１で示す。）を接続し、Ｔ９２のドレ
インには基準電圧Ｖｒ（図中Ｖｉｎ９２で示す。）が接
続されている。トランジスタ回路Ｔ９１におけるｎＭＯ
Ｓトランジスタのゲートおよびトランジスタ回路Ｔ９２
におけるｐＭＯＳトランジスタのゲートには信号Ｓ２が
入力され、Ｔ９１のｐＭＯＳおよびＴ９２のｎＭＯＳの
ゲートにはＳ２をインバータＩ９で反転した信号が入力
されている。これによって、Ｓ２がハイレベルのときに
は、Ｔ９１が導通してＴ９２は遮断され、ローレベルの
ときにはＴ９２が導通しＴ９１が遮断される。すなわち
ＭＵＸ７１は、Ｓ２のコントロールによりＶｏ６または
Ｖｒを択一的に出力し得る。
【００２５】図示は省略するが、マルチプレクサＭＵＸ
７２はＭＵＸ７１と同様に構成されＶｏ６とＶｒの接続
が逆転している。すなわち、ＶｒをＴ９１に、Ｖｏ３を
Ｔ９２に接続した構成となっている。これによって、Ｍ
ＵＸ７２はＭＵＸ７１と反対の出力、すなわちＭＵＸ７
１がＶｏ６を出力するときにはＶｒを、ＭＵＸ７１がＶ
ｒを出力するときにはＶｏ６を出力する。
７２はＭＵＸ７１と同様に構成されＶｏ６とＶｒの接続
が逆転している。すなわち、ＶｒをＴ９１に、Ｖｏ３を
Ｔ９２に接続した構成となっている。これによって、Ｍ
ＵＸ７２はＭＵＸ７１と反対の出力、すなわちＭＵＸ７
１がＶｏ６を出力するときにはＶｒを、ＭＵＸ７１がＶ
ｒを出力するときにはＶｏ６を出力する。
【００２６】信号Ｓ２は拡散符号に対応し、乗算回路Ｍ
ＵＬ１１はＳ２が「１」のときにはＭＵＸ７１からＶｏ
６、ＭＵＸ７２からＶｒを、Ｓ２が「０」のときにはＭ
ＵＸ７１からＶｒ、ＭＵＸ７２からＶｏ６を出力する。
これら出力は前記加算回路ＡＤＤ３１に導かれている。
すなわち図２ではＭＵＬ１１からＡＤＤ３１への信号は
１ラインのみ記されているが、これは高レベル側と低レ
ベル側の２系統の信号を代表している。
ＵＬ１１はＳ２が「１」のときにはＭＵＸ７１からＶｏ
６、ＭＵＸ７２からＶｒを、Ｓ２が「０」のときにはＭ
ＵＸ７１からＶｒ、ＭＵＸ７２からＶｏ６を出力する。
これら出力は前記加算回路ＡＤＤ３１に導かれている。
すなわち図２ではＭＵＬ１１からＡＤＤ３１への信号は
１ラインのみ記されているが、これは高レベル側と低レ
ベル側の２系統の信号を代表している。
【００２７】図１０に示すように、加算回路ＡＤＤ３１
は、ＭＵＬ１１、ＭＵＬ２１、．．．、ＭＵＬｎ１から
のハイレベル信号ＶＨ１〜ＶＨｎが入力された容量結合
ＣＰＨ、ＭＵＬ１１〜ＭＵＬｎ１からのローレベル信号
ＶＬ１〜ＶＬｎが入力された容量結合ＣＰＬを有し、Ｃ
ＰＬはキャパシタンスＣＬ１〜ＣＬｎを並列接続してな
り、ＣＰＨはキャパシタンスＣＨ１〜ＣＨｎを並列接続
してなる。ＣＰＬの出力は３段直列のＭＯＳインバータ
Ｉ１０１、Ｉ１０２、Ｉ１０３の初段入力に接続され、
Ｉ１０３の出力は帰還キャパシタンスＣ１０１を介して
初段入力にフィードバックされている。この３段インバ
ータはその充分大きな開ループ・ゲインによって、入出
力関係の線形性を保証している。
は、ＭＵＬ１１、ＭＵＬ２１、．．．、ＭＵＬｎ１から
のハイレベル信号ＶＨ１〜ＶＨｎが入力された容量結合
ＣＰＨ、ＭＵＬ１１〜ＭＵＬｎ１からのローレベル信号
ＶＬ１〜ＶＬｎが入力された容量結合ＣＰＬを有し、Ｃ
ＰＬはキャパシタンスＣＬ１〜ＣＬｎを並列接続してな
り、ＣＰＨはキャパシタンスＣＨ１〜ＣＨｎを並列接続
してなる。ＣＰＬの出力は３段直列のＭＯＳインバータ
Ｉ１０１、Ｉ１０２、Ｉ１０３の初段入力に接続され、
Ｉ１０３の出力は帰還キャパシタンスＣ１０１を介して
初段入力にフィードバックされている。この３段インバ
ータはその充分大きな開ループ・ゲインによって、入出
力関係の線形性を保証している。
【００２８】ＣＰＨの出力は３段直列のＭＯＳインバー
タＩ１０４、Ｉ１０５、Ｉ１０６の初段入力に接続さ
れ、Ｉ１０６の出力は帰還キャパシタンスＣ１０３を介
して初段入力にフィードバックされている。この３段イ
ンバータはその充分大きな開ループ・ゲインによって、
入出力関係の線形性を保証している。さらにＩ１０３の
出力は、容量結合ＣＰＨと並列な結合キャパシタンスＣ
Ｃ１０を介してＩ１０４の入力に接続され、ＣＰＬの出
力の反転とＣＰＨの出力との和が３段インバータＩ１０
４〜Ｉ１０６に入力されている。
タＩ１０４、Ｉ１０５、Ｉ１０６の初段入力に接続さ
れ、Ｉ１０６の出力は帰還キャパシタンスＣ１０３を介
して初段入力にフィードバックされている。この３段イ
ンバータはその充分大きな開ループ・ゲインによって、
入出力関係の線形性を保証している。さらにＩ１０３の
出力は、容量結合ＣＰＨと並列な結合キャパシタンスＣ
Ｃ１０を介してＩ１０４の入力に接続され、ＣＰＬの出
力の反転とＣＰＨの出力との和が３段インバータＩ１０
４〜Ｉ１０６に入力されている。
【００２９】前記３段インバータにおける最終段のＭＯ
ＳインバータＩ３、Ｉ１０３、Ｉ１０６の出力は接地キ
ャパシタンスＣ６３、Ｃ１０２、Ｃ１０４をそれぞれ介
してグランドに接続され、また第２段のＭＯＳインバー
タＩ２、Ｉ１０２、Ｉ１０５の出力は１対の平衡レジス
タンスＲ６１、Ｒ６２、Ｒ１０１、Ｒ１０２、Ｒ１０
３、Ｒ１０４をそれぞれ介して電源電圧Ｖｄｄおよびグ
ランドに接続されている。このような構成により、フィ
ードバック系を含む反転増幅回路の発振が防止されてい
る。
ＳインバータＩ３、Ｉ１０３、Ｉ１０６の出力は接地キ
ャパシタンスＣ６３、Ｃ１０２、Ｃ１０４をそれぞれ介
してグランドに接続され、また第２段のＭＯＳインバー
タＩ２、Ｉ１０２、Ｉ１０５の出力は１対の平衡レジス
タンスＲ６１、Ｒ６２、Ｒ１０１、Ｒ１０２、Ｒ１０
３、Ｒ１０４をそれぞれ介して電源電圧Ｖｄｄおよびグ
ランドに接続されている。このような構成により、フィ
ードバック系を含む反転増幅回路の発振が防止されてい
る。
【００３０】加算回路ＡＤＤ３１は式（７）の演算を実
行し、キャパシタンス相互の関係が式（８）〜（１０）
のように設定されているため、結果的に式（１１）演算
結果が得られる。
行し、キャパシタンス相互の関係が式（８）〜（１０）
のように設定されているため、結果的に式（１１）演算
結果が得られる。
【数２】
【００３１】ここでＶＬｉ、Ｖｈｉを基準電圧Ｖｒを基
準とした式（１２）、（１３）の表現に改める。
準とした式（１２）、（１３）の表現に改める。
【数３】 この式（１２）、（１３）を式（１１）に代入すると式
（１４）が得られる。
（１４）が得られる。
【数４】
【００３２】さらに、サンプル・ホールド回路において
も３段インバータによるデータの反転が行われているの
で、ある時刻をｔ、チップ時間をＴｃ、自然数ｉとする
とき、入力信号Ｖｉｎｌをサンプル・ホールド回路ＳＨ
３１〜ＳＨ３ｎによって時系列に保持した信号はＳ（ｔ
−ｉ・Ｔｃ）、これに乗ずるＰＮ符号をＰｎｉとすると
き、式（１４）は式（１５）に書き換えられる。
も３段インバータによるデータの反転が行われているの
で、ある時刻をｔ、チップ時間をＴｃ、自然数ｉとする
とき、入力信号Ｖｉｎｌをサンプル・ホールド回路ＳＨ
３１〜ＳＨ３ｎによって時系列に保持した信号はＳ（ｔ
−ｉ・Ｔｃ）、これに乗ずるＰＮ符号をＰｎｉとすると
き、式（１４）は式（１５）に書き換えられる。
【数５】 これは一般的なマッチドフィルタの演算である。
【００３３】なお、以上の演算において出力は入力の個
数ｎによって正規化されているため、出力の最大電圧が
電源電圧を超えることが防止され、動作の安定性が保証
されている。
数ｎによって正規化されているため、出力の最大電圧が
電源電圧を超えることが防止され、動作の安定性が保証
されている。
【００３４】前記基準電圧Ｖｒは、図１１に示す基準電
圧生成回路Ｖｒｅｆによって生成される。この基準電圧
生成回路は３段の直列なインバータＩ１１１、Ｉ１１
２、Ｉ１１３の最終段出力を初段入力に帰還させた回路
であり、前記加算部と同様に接地キャパシタンスＣ１１
６、平衡レジスタンスＲ１１１、Ｒ１１２による発振防
止処理が施されている。基準電圧生成回路Ｖｒｅｆはそ
の入出力電圧が等しくなる安定点に出力が収束し、各Ｍ
ＯＳインバータの閾値設定により所望の基準電圧を生成
し得る。一般には正負両方向に充分大きなダイナミック
レンジを確保するために、Ｖｒ＝Ｖｄｄ／２と設定され
ることが多い。ここにＶｄｄはＭＯＳインバータの電源
電圧である。
圧生成回路Ｖｒｅｆによって生成される。この基準電圧
生成回路は３段の直列なインバータＩ１１１、Ｉ１１
２、Ｉ１１３の最終段出力を初段入力に帰還させた回路
であり、前記加算部と同様に接地キャパシタンスＣ１１
６、平衡レジスタンスＲ１１１、Ｒ１１２による発振防
止処理が施されている。基準電圧生成回路Ｖｒｅｆはそ
の入出力電圧が等しくなる安定点に出力が収束し、各Ｍ
ＯＳインバータの閾値設定により所望の基準電圧を生成
し得る。一般には正負両方向に充分大きなダイナミック
レンジを確保するために、Ｖｒ＝Ｖｄｄ／２と設定され
ることが多い。ここにＶｄｄはＭＯＳインバータの電源
電圧である。
【００３５】
【発明の効果】前述のとおり、本発明に係る装置は、ア
ナログタイプのサンプル・ホールド回路によって受信信
号を保持し、これをマルチプレクサによって＋１または
−１の系列に分岐する回路によって実質的に乗算を実現
するものであり、これによって極めて大規模の乗算およ
び積算を小規模かつ省電力の回路によって実行するの
で、ソフト・ハンドオフの判断を高速で行い得るという
優れた効果を有する。
ナログタイプのサンプル・ホールド回路によって受信信
号を保持し、これをマルチプレクサによって＋１または
−１の系列に分岐する回路によって実質的に乗算を実現
するものであり、これによって極めて大規模の乗算およ
び積算を小規模かつ省電力の回路によって実行するの
で、ソフト・ハンドオフの判断を高速で行い得るという
優れた効果を有する。
【図１】 本発明に係る装置の１実施例を示すブロック
図。
図。
【図２】 同実施例のマッチドフィルタ回路を示すブロ
ック図。
ック図。
【図３】 図１における比較回路を示す回路図である。
【図４】 図３における判定回路を示すブロック図であ
る。
る。
【図５】 受信機全体を示すブロック図である。
【図６】 図２におけるサンプル・ホールド回路を示す
回路図である。
回路図である。
【図７】 図２における乗算回路を示す回路図である。
【図８】 図６におけるスイッチを示す回路図である。
【図９】 図７におけるマルチプレクサを示す回路図で
ある。
ある。
【図１０】 図２における加算回路を示す回路図であ
る。
る。
【図１１】 基準電圧生成回路を示す回路図である。
ＡＤＤ１１、ＡＤＤ１２、ＡＤＤ１３、ＡＤＤ３１、Ａ
ＤＤ３２、ＡＤＤ３３ ．．．加算回路 ＡＦＥ ．．． アナログフロントエンド ＡＧＣ ．．． 自動ゲインコントローラ Ｃ６１、Ｃ６２、Ｃ６３、Ｃ１０１、Ｃ１０２、Ｃ１０
３、Ｃ１０４、Ｃ１１６、ＣＬ１、．．．、ＣＬｎ、Ｃ
Ｃ１０、ＣＨ１、ＣＨｎ ．．．キャパシタンス ＣＬＫ１、ＣＬＫ２ ．．． クロック ＣＭＰ、ＣＭＰ３１、ＣＭＰ３２、ＣＭＰ３３、ＣＭＰ
３４、ＣＭＰ３５．．． 比較回路 ＤＣ ．．． ダイバシティ合成回路 ＤＥＭ ．．． 復調回路 ＤＴ８ ．．． ダミートランジスタ ＧＡ１、．．．、ＧＡ６ ．．． ＡＮＤゲート ＧＥ１、．．．、ＧＥ３ ．．． ＥＸ＿ＮＯＲゲート ＧＯ１、．．．、ＧＯ６ ．．． ＯＲゲート Ｉ１、Ｉ２、Ｉ３、Ｉ１０１、Ｉ１０２、Ｉ１０３、Ｉ
１０４、Ｉ１０５、Ｉ１０６、Ｉ１１１、Ｉ１１２、Ｉ
１１３ ．．． ＭＯＳインバータ ＪＣ ．．． 判定回路 ＭＡＸ１、．．．、ＭＡＸ３ ．．． 最大値回路 ＭＩＮ１、．．．、ＭＩＮ３ ．．． 最小値回路 ＭＦ ．．． マッチドフィルタ ＳＤ ．．． 信号検出回路 ＳＨ３１、．．．、ＳＨ３ｎ ．．． サンプル・ホー
ルド回路 ＳＵＢ１、ＳＵＢ２ ．．． 減算回路 Ｔ８、Ｔ９１、Ｔ９２ ．．． ＭＯＳトランジスタ ＭＵＬ１１、ＭＵＬ１２、ＭＵＬ１３、．．．、ＭＵＬ
ｎ１、ＭＵＬｎ２、Ｍｕｌｎ３ ．．． 乗算回路 ＭＵＸ７１、．．．、ＭＵＸ７２ ．．． マルチプレ
クサ ＯＪ ．．． 順序判定回路 ＰＤ１、ＰＤ２、ＰＤ３ ．．． 電力検出回路 Ｒ６１、Ｒ６２、Ｒ１０１、Ｒ１０２、Ｒ１０３、Ｒ１
０４、Ｒ１１１、Ｒ１１２ ．．． レジスタンス ＳＯＲＴ ．．． ソーティング回路 Ｖｉｎ１ ．．． 入力信号 ＶＮＳＧ ．．． 有効番号信号発生回路 Ｖｒｅｆ ．．． 基準電圧発生回路。
ＤＤ３２、ＡＤＤ３３ ．．．加算回路 ＡＦＥ ．．． アナログフロントエンド ＡＧＣ ．．． 自動ゲインコントローラ Ｃ６１、Ｃ６２、Ｃ６３、Ｃ１０１、Ｃ１０２、Ｃ１０
３、Ｃ１０４、Ｃ１１６、ＣＬ１、．．．、ＣＬｎ、Ｃ
Ｃ１０、ＣＨ１、ＣＨｎ ．．．キャパシタンス ＣＬＫ１、ＣＬＫ２ ．．． クロック ＣＭＰ、ＣＭＰ３１、ＣＭＰ３２、ＣＭＰ３３、ＣＭＰ
３４、ＣＭＰ３５．．． 比較回路 ＤＣ ．．． ダイバシティ合成回路 ＤＥＭ ．．． 復調回路 ＤＴ８ ．．． ダミートランジスタ ＧＡ１、．．．、ＧＡ６ ．．． ＡＮＤゲート ＧＥ１、．．．、ＧＥ３ ．．． ＥＸ＿ＮＯＲゲート ＧＯ１、．．．、ＧＯ６ ．．． ＯＲゲート Ｉ１、Ｉ２、Ｉ３、Ｉ１０１、Ｉ１０２、Ｉ１０３、Ｉ
１０４、Ｉ１０５、Ｉ１０６、Ｉ１１１、Ｉ１１２、Ｉ
１１３ ．．． ＭＯＳインバータ ＪＣ ．．． 判定回路 ＭＡＸ１、．．．、ＭＡＸ３ ．．． 最大値回路 ＭＩＮ１、．．．、ＭＩＮ３ ．．． 最小値回路 ＭＦ ．．． マッチドフィルタ ＳＤ ．．． 信号検出回路 ＳＨ３１、．．．、ＳＨ３ｎ ．．． サンプル・ホー
ルド回路 ＳＵＢ１、ＳＵＢ２ ．．． 減算回路 Ｔ８、Ｔ９１、Ｔ９２ ．．． ＭＯＳトランジスタ ＭＵＬ１１、ＭＵＬ１２、ＭＵＬ１３、．．．、ＭＵＬ
ｎ１、ＭＵＬｎ２、Ｍｕｌｎ３ ．．． 乗算回路 ＭＵＸ７１、．．．、ＭＵＸ７２ ．．． マルチプレ
クサ ＯＪ ．．． 順序判定回路 ＰＤ１、ＰＤ２、ＰＤ３ ．．． 電力検出回路 Ｒ６１、Ｒ６２、Ｒ１０１、Ｒ１０２、Ｒ１０３、Ｒ１
０４、Ｒ１１１、Ｒ１１２ ．．． レジスタンス ＳＯＲＴ ．．． ソーティング回路 Ｖｉｎ１ ．．． 入力信号 ＶＮＳＧ ．．． 有効番号信号発生回路 Ｖｒｅｆ ．．． 基準電圧発生回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山本 誠 東京都世田谷区北沢３−５−18鷹山ビル 株式会社鷹山内 (72)発明者 佐和橋 衛 東京都港区虎ノ門二丁目10番１号 エ ヌ・ティ・ティ移動通信網株式会社内 (72)発明者 安達 文幸 東京都港区虎ノ門二丁目10番１号 エ ヌ・ティ・ティ移動通信網株式会社内 (72)発明者 高取 直 東京都世田谷区北沢３−５−18鷹山ビル 株式会社鷹山内 (58)調査した分野(Int.Cl.7，ＤＢ名) H04Q 7/00 - 7/38 H04J 13/00
Claims (9)
- 【請求項１】 移動局近傍の複数の基地局のうちの少な
くとも１個を経由してスペクトル拡散通信を行う際に、
接続されている基地局（以下接続基地局という。）以外
の基地局についても受信信号の強度を検出して、適宜接
続基地局を変更し、変更に際して接続基地局との接続を
切断する前に新たな基地局の接続を行うソフト・ハンド
オフのための装置において： 複数の基地局に対応した複数のマッチドフィルタであっ
て、 （ａ）入力電圧に接続されたスイッチと、このスイッチ
の出力に接続された第１キャパシタンスと、この第１キ
ャパシタンスの出力に接続された奇数段のＭＯＳインバ
ータよりなる第１反転増幅部と、この第１反転増幅部の
出力を入力に接続する第１帰還キャパシタンスと、前記
第１反転増幅部の出力または基準電圧を択一的に出力す
る第１マルチプレクサと、この第１マルチプレクサの出
力とは逆の選択で第１反転増幅器出力または基準電圧を
出力する第２マルチプレクサとを有する複数のサンプル
・ホールド回路と； （ｂ）各サンプル・ホールド回路の第１マルチプレクサ
の出力が接続された複数の第２キャパシタンスと、これ
ら第２キャパシタンスの出力が統合されつつ接続された
奇数段のＭＯＳインバータよりなる第２反転増幅部と、
この第２反転増幅部の出力を入力に接続する第２帰還キ
ャパシタンスとを有する第１加算部と； （ｃ）各サンプル・ホールド回路の第２マルチプレクサ
の出力および第１加算部の出力が接続された複数の第３
キャパシタンスと、これら第３キャパシタンスの出力が
統合されつつ接続された奇数段のＭＯＳインバータより
なる第３反転増幅部と、この第３反転増幅部の出力を入
力に接続する第３帰還キャパシタンスとを有する第２加
算部と； （ｄ）前記第１加算部の出力から第２加算部の出力を減
ずる減算部と； （ｅ）前記サンプル・ホールド回路のうちいずれか１個
における前記スイッチを閉成するとともに他のスイッチ
を開放しかつ所定の組合せで各サンプル・ホールド回路
の第１、第２マルチプレクサを切り換えるコントロール
回路と； を備えたマッチドフィルタ回路と； 各マッチドフィルタ回路の出力の強度を比較する比較回
路と； を備えていることを特徴とする装置。 - 【請求項２】 比較回路はマッチドフィルタの出力のピ
ーク値の分布に応じて、接続すべき基地局の個数を設定
するようになっていることを特徴とする請求項１記載の
装置。 - 【請求項３】 比較回路は、１個のマッチドフィルタの
出力のピークに比較して他のマッチドフィルタの出力の
ピークが充分低いときに、接続すべき基地局の個数を１
個とし、複数のマッチドフィルタの出力のピークが最大
値から順次段階的に低くなっているときは所定レベルま
での基地局を選択し、複数のマッチドフィルタの出力の
ピークが略同等であったときには所定個数の基地局を選
択するようになっていることを特徴とする請求項２記載
の装置。 - 【請求項４】 １系統の保持データを複数系統の相関演
算に使用することを特徴とする請求項１記載の装置。 - 【請求項５】 サンプル・ホールド回路における第１マ
ルチプレクサおよび第２マルチプレクサは、１セットの
スイッチ、第１キャパシタンス、第１反転増幅部、およ
び第１帰還キャパシタンスに対して、複数設けられてい
ることを特徴とする請求項４記載の装置。 - 【請求項６】 請求項１記載の装置を複数設けることに
よりオーバーサンプリングを行い、各装置は複数系統の
信号を処理し、各装置の対応する系統のオーバーサンプ
リング信号を加算する加算器がさらに設けられているこ
とを特徴とする装置。 - 【請求項７】 反転増幅部は、出力とグランドとの間に
は接地キャパシタンスが接続され、最終段のＭＯＳイン
バータより前段でＭＯＳインバータの出力を１対の平衡
レジスタンスによって電源およびグランドに接続してあ
ることを特徴とする請求項１請記載の装置。 - 【請求項８】 各サンプル・ホールド回路に対するコン
トロール回路の設定は、、全てのサンプル・ホールド回
路を循環するように切り換えられることを特徴とする請
求項１記載の装置。 - 【請求項９】 マッチドフィルタはオーバーサンプリン
グを行うように複数設けられていることを特徴とする請
求項１記載の装置。
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |