JP3484072B2 - 逆拡散回路 - Google Patents

逆拡散回路

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JP3484072B2
JP3484072B2 JP10242498A JP10242498A JP3484072B2 JP 3484072 B2 JP3484072 B2 JP 3484072B2 JP 10242498 A JP10242498 A JP 10242498A JP 10242498 A JP10242498 A JP 10242498A JP 3484072 B2 JP3484072 B2 JP 3484072B2
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    • H04B2201/707—Orthogonal indexing scheme relating to spread spectrum techniques in general relating to direct sequence modulation
    • H04B2201/70707—Efficiency-related aspects
    • H04B2201/70709—Efficiency-related aspects with discontinuous detection

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、移動体通信又は無
線ＬＡＮ等のスペクトラム拡散通信システムの受信機の
逆拡散回路に係り、特に簡略な回路で消費電力を低減で
きる逆拡散回路に関する。
【０００２】
【従来の技術】スペクトラム拡散（Spread Spectrum ）
通信システムでは、一般に送信側で送信データを狭帯域
変調（１次変調）し、さらに狭帯域変調した送信データ
を拡散変調（２次変調）して、２段階の変調を行ったデ
ータを送信出力するようになっており、受信側で受信デ
ータを逆拡散して狭帯域変調したデータを抽出し、通常
の検波回路でベースバンド信号の再生を行うようにして
いる。
【０００３】従来の逆拡散回路について図１１を使って
説明する。図１１は、従来の逆拡散回路の構成ブロック
図である。従来の逆拡散回路では、シンボルの区切りに
同期して捕捉するとともに、同期した位相で相関を演算
する、論理回路で構成されたスライディングコリレータ
が用いられている。
【０００４】すなわち、従来のスライディングコリレー
タは、図１１に示すように、Ａ／Ｄ変換器１と、乗算器
２と、ＰＮコードレジスタ３と、加算器４と、遅延要素
５とから構成されている。
【０００５】以下、各部を具体的に説明すると、Ａ／Ｄ
変換器１は、ＣＤＭＡ変調されたアナログ信号の入力を
受けて、ディジタル信号に変換して出力するものであ
る。乗算器２は、ＰＮコードレジスタ３から入力される
ＰＮコードと、Ａ／Ｄ変換器１から入力される信号とを
１チップごとに乗算して出力するものである。
【０００６】ＰＮコードレジスタ３は、拡散符号として
ＰＮコード（Pseud Noise コード）を乗算器２に出力す
るものである。ＰＮコードは、一般に１シンボルを複数
のビットで拡散するため、多ビット長であり、当該ビッ
トの長さはチップ数と呼ばれる。尚、ＰＮコードレジス
タ３がＰＮコードを出力するタイミングは、外部からの
指示に基づいて行われるようになっており、１チップ時
間（１シンボル時間をチップ数で割った時間）ごとに１
ビットずつ出力するようになっている。
【０００７】加算器４は、遅延要素５と乗算器２とから
それぞれ入力される信号を加算して出力するものであ
る。また、加算器４は、加算を開始してから１シンボル
時間が経過するタイミングで、加算した信号（相関値）
を相関出力として外部に出力するものである。遅延要素
５は、加算器４が出力する信号を１チップ時間だけ遅延
して加算器４に帰還して出力するものである。
【０００８】つまり、加算器４と遅延要素５との働きに
より、乗算器２が出力する信号が１シンボル時間に亘っ
て累積加算されて、１シンボル時間の経過後に相関出力
が得られるようになっている。
【０００９】次に、従来のスライディングコリレータの
動作について説明すると、ＣＤＭＡ変調されたアナログ
信号は、Ａ／Ｄ変換器１によってディジタル信号に変換
され、ＰＮコードレジスタ３が出力するＰＮコードと乗
算器２にて乗算される。
【００１０】そして、加算器４が１シンボル時間に亘っ
て、乗算器２が出力する信号と、遅延要素５から帰還し
て入力される信号とを加算して、相関出力として出力す
る。こうして、１シンボル時間分の相関値が相関出力と
して得られるようになる。
【００１１】ここで、同期位相は、相関出力がピークと
なる点として検出できるのであるが、スライディングコ
リレータを用いている場合には、相関出力は１シンボル
時間が経過するまで得られないため、各チップをシンボ
ルの開始時点として相関出力を得て、当該相関出力がピ
ークとなるべく同期捕捉を達成することを考慮すると、
一般には、相関出力のピークを得るのに１シンボル時間
×チップ数分の時間だけかかることになる。
【００１２】そこで、チップ数分の複数のスライディン
グコリレータを並列に配置し、各スライディングコリレ
ータに１チップずつずれたタイミングで相関出力を演算
させることにより、短時間で同期捕捉を達成する方法も
考えられるが、回路規模が大きく、実用的でない。
【００１３】一方、従来の逆拡散回路では、図１２に示
すように、マッチドフィルタ（Matched Filter）を用い
ることもある。図１２は、従来のマッチドフィルタを用
いた逆拡散回路の構成ブロック図である。
【００１４】マッチドフィルタは、図１２に示すよう
に、Ａ／Ｄ変換器１１と、サンプルホールド回路１２
と、乗算手段１３と、ＰＮコードレジスタ１４と、加算
手段１５とから構成されている。
【００１５】以下、各部を具体的に説明する。Ａ／Ｄ変
換器１１は、スライディングコリレータにおけるＡ／Ｄ
変換器１と同様に、ＣＤＭＡ変調されたアナログ信号の
入力を受けて、Ｎビットのディジタル信号に変換して出
力するものである。ここで、Ａ／Ｄ変換器１１は、信号
の精度を考慮して、６ビット程度のディジタル信号に変
換するものであることが好適である。
【００１６】サンプルホールド回路１２は、フリップフ
ロップ回路（Ｄ−ＦＦ）を１シンボルあたりのチップの
数だけ多段に接続したもので、Ａ／Ｄ変換器１１からＮ
ビット信号が入力されるごとに、前段のＤ−ＦＦから入
力されるＮビットの信号を保持するものであり、また、
現在保持している信号を順次後段のＤ−ＦＦに出力する
とともに、乗算器１３に出力するものである。尚、初段
のＤ−ＦＦは、前段のＤ−ＦＦから入力された信号に代
えて、Ａ／Ｄ変換器１１から入力されたＮビットの信号
を保持するようになっている。
【００１７】つまり、サンプルホールド回路１２は、１
シンボルあたりのチップの数だけの出力端子を備え、１
チップごとにＡ／Ｄ変換器１１から入力されたＮビット
の信号を順次後方の出力端子へ移動させつつ、出力する
ようになっている。
【００１８】乗算手段１３は、サンプルホールド回路１
２の各Ｄ−ＦＦに対応して設けられた複数の乗算器を備
え、各々対応するＤ−ＦＦから入力されるＮビットの信
号と、ＰＮコードレジスタ１４から入力された、対応す
るＰＮコードとを乗算してＮビットの信号として出力す
るものである。
【００１９】ＰＮコードレジスタ１４は、スライディン
グコリレータのＰＮコードレジスタ３と同様のものであ
るが、各チップに対応するＰＮコードを対応する乗算手
段１３の乗算器に出力するようになっているところが異
なっている。
【００２０】加算手段１５は、図１３に示すように、複
数の加算部２０ａ〜２０ｎを備えて、乗算手段１３から
入力されるＮビットの信号を加算して、Ｎビットの相関
出力として出力するようになっている。図１３は、加算
手段１５の構成ブロック図である。
【００２１】図１３に示すように、加算手段１５は、複
数の加算部２０と、加算器２３とから構成されている。
また、加算部２０は、複数の加算器２１と、加算器２１
に対応して設けられたフリップフロップ回路（Ｄ−Ｆ
Ｆ）２２とから構成されている。
【００２２】すなわち、第１の加算部２０ａは、乗算手
段１３から入力された複数のＮビットの信号の組を加算
器２１によって２つずつ加算し、Ｄ−ＦＦ２２によって
タイミングを調整して、１／２倍の数のＮビットの信号
の組として出力するものである。具体的には、図１２及
び図１３に示すように、１シンボルあたりのチップ数が
２５６であるとすると、乗算手段１３が出力するＮビッ
トの信号は、各チップに対応する２５６個であるので、
第１の加算部２０ａが出力するＮビットの信号は、その
半分にあたる１２８個である。
【００２３】さらに第２の加算部２０ｂは、第１の加算
部２０ａから入力される複数の信号を加算部２１によっ
て２つずつ加算し、Ｄ−ＦＦ２２によってタイミングを
調整して１／２倍の数の信号の組として出力する。こう
して、加算部２０ａ〜２０ｎによって、乗算手段１３か
ら入力された複数の信号の組を順次加算合成して１／２
倍にし、２つの信号となったら、加算器２３によって、
当該２つの信号を加算して相関出力として外部に出力す
るようになっている。
【００２４】次に、従来のマッチドフィルタを用いた逆
拡散回路の動作について説明する。ＣＤＭＡ変調された
アナログ信号は、Ａ／Ｄ変換器１１によってディジタル
信号に変換され、サンプルホールド回路１２によって、
１チップごとに保持され、順次後方に送られて乗算手段
１３に出力される。
【００２５】そして、乗算手段１３がチップの数だけの
信号の入力を受けて、ＰＮコードレジスタ１４から入力
される各々対応するＰＮコードと乗算して出力する。そ
して、加算手段１５が、これら乗算手段１３が出力する
信号を一斉に加算合成して、相関出力として、外部に出
力するようになっている。
【００２６】
【発明が解決しようとする課題】このように、上記従来
のスライディングコリレータを用いた逆拡散回路では、
ゲート数も少なく、消費電力も低減できるが、同期捕捉
を達成して相関出力を得るまでの時間がかかるという問
題点があった。
【００２７】また、マッチドフィルタを用いた逆拡散回
路では、各位相ごとに相関出力が得られるため、同期捕
捉を達成して相関出力を得るまでの時間は短いが、チッ
プ数に応じてゲート数が増大し、それに伴って消費電力
が増大するという問題点があった。
【００２８】本発明は上記実情に鑑みて為されたもの
で、回路規模を縮小し、かつ消費電力を低減できる逆拡
散回路を提供することを目的とする。
【００２９】
【００３０】
【課題を解決するための手段】 上記従来例の問題点を解
決するための請求項１記載の発明は、逆拡散回路におい
て、ＣＤＭＡ変調されたアナログ信号の入力を受けてＮ
ビットのディジタル信号に変換して出力するＡ／Ｄ変換
器と、前記Ａ／Ｄ変換器が出力するＮビットのディジタ
ル信号の上位ｋビットの信号に基づいて、ＣＤＭＡ変調
されたアナログ信号のシンボルの開始時点である同期の
位相を検出し、当該同期の位相を表す信号として位相情
報を出力するサーチャと、前記サーチャから入力される
位相情報に従って、逆拡散を開始させるタイミングとな
る逆拡散を行わせる信号を出力する制御回路と、前記逆
拡散を行わせる信号の入力を受けて、前記Ａ／Ｄ変換器
が出力するＮビットのディジタル信号の逆拡散を開始
し、１シンボル時間分の相関出力を復調した信号として
出力するスライディングコリレータとを有することを特
徴としており、回路規模を縮小し、かつ消費電力を低減
できる。
【００３１】 上記従来例の問題点を解決するための請
求項２記載の発明は、請求項１記載の逆拡散回路におい
て、サーチャが、Ａ／Ｄ変換器が出力するＮビットのう
ち、上位１ビットの信号に基づいて、ＣＤＭＡ変調され
たアナログ信号のシンボルの開始時点である同期の位相
を検出し、当該同期の位相を表す信号として位相情報を
出力するサーチャであることを特徴としており、回路規
模を縮小し、かつ消費電力を低減できる。
【００３２】 上記従来例の問題点を解決するための請
求項３記載の発明は、請求項１記載の逆拡散回路におい
て、サーチャは、ＣＤＭＡ変調されたアナログ信号の直
接波のシンボルと、単数又は複数の遅延波のシンボルの
開始時点である同期の位相を検出し、当該直接波及び遅
延波の各々の同期の位相を表す信号として各々複数の位
相情報を出力するサーチャであり、スライディングコリ
レータは、前記サーチャが検出して出力する位相情報の
数に対応して設けられ、各スライディングコリレータが
制御回路から各々の位相情報に対応するタイミングで逆
拡散を行わせる信号の入力を受けて、Ａ／Ｄ変換器が出
力するＮビットのディジタル信号の逆拡散を開始し、１
シンボル時間分の相関出力を復調した信号として各々出
力するスライディングコリレータであり、前記制御回路
は、前記サーチャから入力される複数の位相情報毎に、
対応するスライディングコリレータを選択し、当該選択
したスライディングコリレータに対して、前記位相情報
に従って逆拡散を行わせる信号を出力する制御回路であ
ることを特徴としており、各々のスライディングコリレ
ータから出力される復調信号をタイミングを合わせるこ
とでＲＡＫＥ合成可能となる。
【００３３】
【００３４】 上記従来例の問題点を解決するための請
求項４記載の発明は、請求項１又は請求項２又は請求項
３記載の逆拡散回路において、サーチャは、チップ数分
だけ多段に接続されたフリップフロップ回路を備え、デ
ィジタル信号の入力を受ける毎に、当該フリップフロッ
プ回路で前記ディジタル信号を保持しつつ、順次後段の
フリップフロップ回路に伝達するサンプルホールド回路
と、前記サンプルホールド回路の各フリップフロップ回
路に対応して設けられた乗算器を備え、当該各乗算器が
対応するフリップフロップ回路が保持しているディジタ
ル信号を順次後段のフリップフロップ回路に伝達する際
に、当該ディジタル信号と、別途入力される拡散符号と
してのＰＮコードの対応するビットとを当該各乗算器で
各々乗算して出力する乗算手段と、前記乗算手段の乗算
器が出力するディジタル信号を一斉に加算して相関出力
として出力する加算手段と、拡散符号としてのＰＮコー
ドを前記乗算手段に出力するＰＮコードレジスタとを有
するサーチャであることを特徴としており、回路規模を
縮小し、かつ消費電力を低減できる。
【００３５】 上記従来例の問題点を解決するための請
求項５記載の発明は、請求項４記載の逆拡散回路におい
て、加算手段は、乗算手段の乗算器が出力するディジタ
ル信号における各ビット毎に対応して設けられた複数の
ＣＭＯＳインバータを有し、これら複数のＣＭＯＳイン
バータの出力を加算して出力する加算手段であり、前記
ＣＭＯＳインバータは、前記乗算器から入力されるディ
ジタル信号のうち対応するビットの値が「０」であると
特定レベルの電圧を出力し、前記ビットの値が「１」で
あるとグランドレベルの電圧を出力するＣＭＯＳインバ
ータであることを特徴としており、回路規模を縮小し、
かつ消費電力を低減できる。
【００３６】 上記従来例の問題点を解決するための請
求項６記載の発明は、請求項４記載の逆拡散回路におい
て、加算手段は、乗算手段の乗算器が出力するディジタ
ル信号における各ビットの値に応じた電流を供給する定
電流供給手段と、前記乗算手段の乗算器が出力するディ
ジタル信号における各ビット毎に対応して設けられ、当
該ディジタル信号のうち対応するビットの値が「０」で
あると特定の正の電流を出力し、前記ビットの値が
「１」であると特定の負の電流を出力するＣＭＯＳイン
バータと、前記複数のＣＭＯＳインバータが出力する電
流を電圧信号に変換して出力する出力手段とを有する加
算手段であることを特徴としており、回路規模を縮小
し、かつ消費電力を低減できる。
【００３７】 上記従来例の問題点を解決するための請
求項７記載の発明は、請求項６記載の逆拡散回路におい
て、定電流供給手段は、ＣＭＯＳインバータに対応して
電流の入力用と出力用のＭＯＳトランジスタをそれぞれ
備え、前記ＭＯＳトランジスタは、乗算手段の乗算器が
出力するディジタル信号における各ビットに応じて重み
付けされている定電流供給手段であることを特徴として
おり、回路規模を縮小し、かつ消費電力を低減できる。
【００３８】
【発明の実施の形態】本発明の実施の形態について図面
を参照しながら説明する。本発明の実施の形態に係る逆
拡散回路は、マッチドフィルタを上位少数ビットで同期
捕捉を行うサーチャとしてのみ使用し、同期捕捉が達成
された後は、スライディングコリレータによって復調を
行うものであり、従って、マッチドフィルタに要求され
る精度を高める必要がなく、少数ビットで同期捕捉を達
成し、その後回路規模の小さいスライディングコリレー
タのみを動作させて復調を行うことで回路規模を縮小
し、併せて消費電力を低減できるものである。
【００３９】本発明の実施の形態に係る逆拡散回路（本
回路）の構成について図面を参照しつつ説明する。図１
は、本回路の構成ブロック図であり、図２は、本回路の
サーチャ３２の構成ブロック図であり、図３は、本回路
のスライディングコリレータ３３の構成ブロック図であ
る。本回路は、図１に示すようにＡ／Ｄ変換器３１と、
サーチャ３２と、単数又は複数のスライディングコリレ
ータ３３と、制御回路３４とから主に構成されている。
【００４０】以下、各部を具体的に説明する。Ａ／Ｄ変
換器３１は、ＣＤＭＡ変調されたアナログ信号の入力を
受けて、Ｎビットのディジタル信号に変換して出力する
ものである。
【００４１】サーチャ３２は、Ａ／Ｄ変換器３１が出力
するＮビットのディジタル信号のうち、上位の少数ビッ
トの信号の入力を受けて、シンボルの開始位置を検出
し、検出した位置（同期の位相）を表す信号（以下、
「位相情報」と称する）を制御回路３４に出力するもの
である。
【００４２】具体的に、サーチャ３２は、図２に示すよ
うに、サンプルホールド回路４１と、乗算手段４２と、
ＰＮコードレジスタ４３と、加算手段４４とから構成さ
れているものであることが考えられる。尚、サーチャ３
２の具体的な動作については、後述することとする。
【００４３】ここで、サンプルホールド回路４１は、チ
ップ数分のフリップフロップ回路（Ｄ−ＦＦ）を備え、
Ａ／Ｄ変換器３１が出力するＮビットの信号のうち、上
位の少数ビットの信号の入力を受けて、当該少数ビット
の信号を各Ｄ−ＦＦで１チップごとに保持し、順次後方
に伝達しつつ乗算手段４２に出力するものである。ここ
で、少数ビットとは、上位１ビットであってもよいし、
また上位２ビットであってもよく、つまり、ｋ＜Ｎとな
る上位ｋビットのことをいうものである。
【００４４】また、乗算手段４２は、サンプルホールド
回路４１の各Ｄ−ＦＦに対応して設けられた複数の乗算
器を備え、各乗算器がサンプルホールド回路４１の対応
するＤ−ＦＦからチップ数分の少数ビットの信号の入力
を受けて、ＰＮコードレジスタ４３から入力されるＰＮ
コードと乗算して出力するものである。
【００４５】ＰＮコードレジスタ４３は、拡散符号とし
てチップ数に対応する複数のＰＮコードを保持し、各Ｐ
Ｎコードを各々対応する乗算手段４２に出力するもので
ある。加算手段４４は、乗算手段４２が出力する信号を
一斉に加算合成し、相関出力として外部に出力するもの
で、例えば図１３に示した従来のマッチドフィルタのも
のと同じものであることが考えられる。
【００４６】スライディングコリレータ３３は、Ａ／Ｄ
変換器３１が出力するＮビットの信号の入力を受けて、
制御回路３４から逆拡散を行わせる信号が入力されると
逆拡散を開始し、当該Ｎビットの信号を逆拡散して得ら
れた相関出力を復調した信号として外部に出力するもの
である。
【００４７】具体的に、スライデイングコリレータ３３
は、図３に示すように、乗算器５１と、ＰＮコードレジ
スタ５２と、加算器５３と、遅延要素５４とから構成さ
れているものであることが考えられる。
【００４８】ここで、乗算器５１は、ＰＮコードレジス
タ５２から入力されるＰＮコードと、Ａ／Ｄ変換器３１
から入力されるＮビットの信号とを乗算して出力するも
のである。ＰＮコードレジスタ５２は、制御回路３４か
ら逆拡散を行わせる信号の入力を受けて、ＰＮコードを
乗算器５１に出力するものである。
【００４９】加算器５３は、乗算器５１と遅延要素５４
とから入力される信号を１シンボル時間に亘って加算
し、相関出力として出力するものである。遅延要素５４
は、加算器５３から入力される信号を１チップ時間だけ
遅延して、加算器５３に帰還して出力するものである。
【００５０】つまり、スライディングコリレータ３３
は、ＰＮコードレジスタ５２が出力するＰＮコードとＡ
／Ｄ変換器３１が出力するＮビットの信号とを乗算器５
１で乗算し、加算器５３が１シンボル時間だけ当該乗算
した信号と遅延要素５４を介して帰還された信号とを加
算することで逆拡散し、当該逆拡散して得られた相関出
力を復調した信号として外部に出力するようになってい
る。
【００５１】制御回路３４は、サーチャ３２が検出した
同期の位相情報の入力を受けて、当該位相から逆拡散を
行わせる信号をスライディングコリレータ３３に出力す
るものである。
【００５２】次に、本回路の動作について図１を用いて
説明すると、ＣＤＭＡ変調されたアナログ信号は、Ａ／
Ｄ変換器３１によって、Ｎビットのディジタル信号に変
換される。そして、サーチャ３２が当該Ｎビットのう
ち、上位の少数ビットの入力を受けて、シンボルの開始
位置である同期の位相を検出し、当該検出し、捕捉した
同期の位相情報を制御回路３４に出力する。
【００５３】そして、制御回路３４が当該同期の位相情
報の入力を受けて、スライディングコリレータ３３に当
該位相情報が示す位相から逆拡散を行わせる信号を出力
し、スライディングコリレータ３３が当該信号の入力を
受けて、Ａ／Ｄ変換器３１が出力するＮビットのディジ
タル信号を逆拡散し、得られた相関出力を復調した信号
として外部に出力する。
【００５４】尚、本回路では、図１に示すように、スラ
イディングコリレータ３３を複数備え、サーチャ３２が
直接波の位相情報の他に、遅延して到来した信号（遅延
波）の位相情報をも制御回路３４に出力するようにして
おくことも考えられる。
【００５５】このようにした場合には、制御回路３４は
サーチャ３２から直接波と各遅延波との各々の位相情報
の入力を受けて、順次スライディングコリレータ３３を
選択し、選択したスライディングコリレータ３３に各位
相情報に応じて逆拡散を行わせる信号を出力するように
しておけばよい。
【００５６】具体的には、直接波の位相情報の入力を受
けて制御回路３４が第１番目のスライディングコリレー
タ３３ａを選択して、当該直接波の位相情報に示された
位相で逆拡散を行わせる信号を出力して、第１番目のス
ライディングコリレータ３３ａには、直接波の信号を復
調させるようにする。
【００５７】そして、さらに最初の遅延波の位相情報の
入力を受けると、制御回路３４が第２番目のスライディ
ングコリレータ３３ｂを選択して、当該最初の遅延波の
位相情報に示された位相で逆拡散を行わせる信号を出力
して、第２番目のスライディングコリレータ３３ｂに
は、当該最初の遅延波の信号を復調させるようにする。
【００５８】以後同様に、遅延波の位相情報が入力され
ると、順次異なるスライディングコリレータ３３を選択
して、選択したスライディングコリレータ３３に当該入
力された遅延波の位相情報に示された位相で逆拡散を行
わせる信号を出力して、当該遅延波の信号を復調させる
ようにする。
【００５９】このようにして、各スライディングコリレ
ータ３３が各々直接波又は遅延波を逆拡散して復調する
ようになり、タイミングを合わせて加算合成すること
で、ＲＡＫＥ合成を行うことができる。
【００６０】ここで、図２に示したサーチャ３２の動作
について、より詳細に説明する。図２に示したサーチャ
３２は、相関出力を時系列的に出力するようになってお
り、具体的に図４及び図５に示すような相関出力を出力
するようになっている。図４は、サーチャ３２が出力す
る信号の波形の一例を表す説明図であり、図５は、図４
の一部を拡大した拡大図である。
【００６１】図４及び図５では、サーチャ３２に入力す
る信号を１ビットにした場合とＡ／Ｄ変換器３２から入
力されるＮビットの全体とした場合とをそれぞれ図示し
ている。また、図４及び図５は、Ｅｂ／Ｎ０＝１５ｄＢ
であり、４倍オーバサンプリングを行った信号に対する
静特性の場合の実験の結果を図示したものである。ここ
で、Ｅｂ／Ｎ０とは、１ビット当たりのエネルギー対雑
音電力密度の比である。
【００６２】図４及び図５に示すように、相関出力は同
期の位相ごとにピークとなり、Ｎビット全体を用いた場
合と１ビットのみを用いた場合とでピークの高さに多少
の違いがあるものの、その位置に変化は見られない。す
なわち、少数ビットの信号を用いても、同期の捕捉が可
能であることが実験的に確認されている。
【００６３】このように、少数ビットのゲートを用いる
ことで、サーチャ３２の消費電力を低減できる効果があ
る。さらに、サーチャ３２を位相情報の時間変化に応じ
て間欠的に動作させれば、消費電力をより低減できる効
果がある。この場合には、例えば、制御回路３４が一定
の時間毎にサーチャ３２を動作させ、位相情報を得るよ
うにすることが考えられる。
【００６４】サーチャの機能は、移動局等が電源を投入
された際に最初に補足する、いわゆる止まり木チャネル
等に挿入されているパイロットシンボル（４シンボル
分）の相関出力を得ることにあり、止まり木チャネルの
場合は、全タイムスロットのうちパイロットシンボルは
４／１０時間分だけ存在する。従って、サーチャは４／
１０時間だけ動作させる間欠動作が可能となる。情報を
送るチャネルでは、パイロットシンボルの割合が少なく
なり、例えば、８／６４０の場合もある。
【００６５】図２に示したサーチャ３２を用いた本回路
によれば、次の［表１］に示すように、消費電力を低減
できる。
【００６６】
【表１】
【００６７】［表１］において「ＭＦ」とあるのは、従
来の図１２に示したマッチドフィルタを用いた逆拡散回
路の総ゲート数と、総消費電力とを示すものであり、比
較のためにこれを「１」としている。また、本回路は、
総ゲート数にして半分の「０．５」であり、総消費電力
にして「０．２」倍となっている。但し、［表１］で
は、従来のマッチドフィルタが処理するビット数を６ビ
ットとし、本発明のサーチャ３２が処理するビット数を
１ビットとしており、間欠的な動作の時間は１／８であ
るとしている。
【００６８】さらに、［表１］の最右の欄は、従来の図
１１に示したスライディングコリレータを用いた逆拡散
回路をチップ数分設けて、マッチドフィルタを用いたの
と同様の効果を得ようとした場合の参考値であり、総ゲ
ート数はマッチドフィルタを用いた従来の逆拡散回路の
「３」倍であり、総消費電力は「１０」倍に達してい
る。
【００６９】尚、１つの直接波又は遅延波に対して、３
つのスライディングコリレータ３３を用い、制御回路３
４が各スライディングコリレータ３３にサーチャ３２が
出力する位相情報に基づくタイミングと、その前位相
と、後位相とで動作させるようにし、後に、これらのス
ライディングコリレータ３３の出力から適切なものを選
択するようにすれば、復調の精度を高めることができる
効果がある。
【００７０】次に、本発明の実施の形態に係る逆拡散回
路における加算手段について図６を用いて説明する。図
６は、ＣＭＯＳインバータを用いた加算手段４４の一例
を表す回路図である。図６に示すサーチャ３２の加算手
段４４は、図１３の加算手段１５に示したような論理回
路ではなく、ＣＭＯＳインバータを用いた回路で構成
し、これによりゲート数を低減し、回路規模を縮小でき
るものである。
【００７１】このようなＣＭＯＳインバータを用いた加
算手段４４は、図６に示すように、乗算手段４２の乗算
器に対応して、つまり、チップ数分だけのＣＭＯＳイン
バータ（一対のｐチャネルＭＯＳとｎチャネルＭＯＳを
組み合わせたもの）を備えているものである。尚、以下
の説明では、ＣＭＯＳインバータにおけるｐチャネルＭ
ＯＳを「ｐＭＯＳ」と、ｎチャネルＭＯＳを「ｎＭＯ
Ｓ」と略記することとする。
【００７２】各ｐＭＯＳのソース端子（Ｓ）には、電圧
Ｖddが印加されるようになっており、ｐＭＯＳのドレイ
ン端子（Ｄ）は、相関出力端子に接続されている。ま
た、ｎＭＯＳのソース端子（Ｓ）は、Ｇｎｄレベルに接
地されており、ｎＭＯＳのドレイン端子（Ｄ）は、ｐＭ
ＯＳのドレイン端子と同様に相関出力端子に接続されて
いる。さらに、ｐＭＯＳ及びｎＭＯＳのゲート端子
（Ｇ）には、乗算手段４２の対応する乗算器が出力する
信号が供給されているようになっている。
【００７３】つまり、当該一対のｐＭＯＳ及びｎＭＯＳ
は、ゲート端子（Ｇ）に供給される信号が「１」であれ
ば、ｎＭＯＳがオンとなり、ｐＭＯＳがオフとなる。一
方、ゲート端子（Ｇ）に供給される信号が「０」であれ
ば、ｐＭＯＳがオンとなり、ｎＭＯＳがオフとなる。
【００７４】そして、ｎＭＯＳがオンとなっている部分
では電圧が加算されず、ｐＭＯＳがオンとなっている部
分では電圧が加算され、乗算手段４２が出力する信号を
加算した信号が相関出力端子に得られるようになる。
【００７５】但し、サーチャ３２が出力する相関出力
は、ほとんどの場合、中間出力となり、図６に示した加
算手段４４では、貫通電流が流れて消費電力が大きくな
ると考えられる。そこで、各ＭＯＳトランジスタをロン
グチャネルにして、貫通電流を減少することが考えられ
る。
【００７６】この場合も、ｐＭＯＳとｎＭＯＳとのＯＮ
抵抗のアンバランスが製造上回避できないため、演算精
度がディジタル信号を処理する場合に比べて悪化するこ
とが考えられる。
【００７７】そこで、図７に示すような回路とすること
が考えられる。図７は、ＣＭＯＳインバータを用いた加
算手段４４のもう一つの回路図であり、図８は、定電流
を供給するための回路を表す回路図である。図７に示す
加算手段４４は、一定の大きさの電流を供給する定電流
供給手段６１と、乗算手段４２の乗算器に対応して設け
られた複数のＣＭＯＳインバータ６２と、各ＣＭＯＳイ
ンバータ６２が出力する電流を電圧信号に変換して出力
する出力手段６３とから構成されている。
【００７８】定電流供給手段６１は、図８に示すよう
に、定電流生成部７１と、電流供給部７２とから主に構
成されている。定電流生成部７１は、ｐチャネルのロン
グチャネルＭＯＳ８１と、ｐチャネルＭＯＳ８２と、第
１のｎチャネルＭＯＳ８３と、第２のｎチャネルＭＯＳ
８４とから構成されている。
【００７９】また、電流供給部７２は、複数のＣＭＯＳ
インバータ６２に対応して設けられた複数のｐチャネル
ＭＯＳ８５と、同じく複数のＣＭＯＳインバータ６２に
対応して設けられた複数のｎチャネルＭＯＳ８６とから
構成されている。
【００８０】まず、定電流生成部７１の各部について説
明すると、ロングチャネルＭＯＳ８１のドレイン端子
（Ｄ）及びゲート端子（Ｇ）には、電源電圧Ｖddが印加
されている。また、ロングチャネルＭＯＳ８１のドレイ
ン端子（Ｄ）は、第１のｎチャネルＭＯＳ８３のソース
端子（Ｓ）とゲート端子（Ｇ）とに接続されている。従
って、ロングチャネルＭＯＳ８１は、抵抗値の大きい負
荷として動作している。
【００８１】ｐチャネルＭＯＳ８２のソース端子（Ｓ）
には、電源電圧Ｖddが印加されており、ゲート端子
（Ｇ）及びドレイン端子（Ｄ）は、電流供給部７２にお
ける複数のｐチャネルＭＯＳ８５の各ゲート端子（Ｇ）
に接続され、ｐチャネルＭＯＳ８２のゲート端子（Ｇ）
及びドレイン端子（Ｄ）は、第２のｎチャネルＭＯＳ８
４のドレイン端子（Ｄ）にも接続されている。
【００８２】また、第１のｎチャネルＭＯＳ８３のソー
ス端子（Ｓ）は、Ｇｎｄに接地されている。第１のｎチ
ャネルＭＯＳ８３のゲート端子（Ｇ）と第２のｎチャネ
ルＭＯＳ８４のゲート端子（Ｇ）とは、互いに接続され
ており、チップ上近接して配置されているようになって
いる。
【００８３】第２のｎチャネルＭＯＳ８４のゲート端子
（Ｇ）は、ダイオードとして動作する第１のｎチャネル
ＭＯＳ８３のゲート端子（Ｇ）と接続され、第１のｎチ
ャネルＭＯＳ８３のソース端子（Ｓ）は、Ｇｎｄに接地
されていることとなる。
【００８４】尚、第１のｎチャネルＭＯＳ８３のゲート
端子（Ｇ）と第２のｎチャネルＭＯＳ８４のゲート端子
（Ｇ）とは、電流供給部７２における複数のｎチャネル
ＭＯＳ８６の各ゲート端子（Ｇ）に接続されている。
【００８５】次に、電流供給部７２の各部を具体的に説
明すると、ｐチャネルＭＯＳ８５のソース端子（Ｓ）
は、電源電圧Ｖddに接続されており、ゲート端子（Ｇ）
は、定電流生成部７１のｐチャネルＭＯＳ８２のゲート
端子（Ｇ）及びドレイン端子（Ｄ）及び第２のｎチャネ
ルＭＯＳ８４のドレイン端子（Ｄ）に接続されている。
【００８６】また、ｐチャネルＭＯＳ８５のドレイン端
子（Ｄ）は、各々対応するＣＭＯＳインバータ６２のｐ
ＭＯＳのソース端子（Ｓ）に接続されている。
【００８７】一方、ｎチャネルＭＯＳ８６のドレイン端
子（Ｄ）は、Ｇｎｄに接地されており、ゲート端子
（Ｇ）は、定電流生成部７１の第１のｎチャネルＭＯＳ
８３のゲート端子（Ｇ）及びドレイン端子（Ｄ）及び第
２のｎチャネルＭＯＳ８４のゲート端子（Ｇ）に接続さ
れている。
【００８８】また、ｎチャネルＭＯＳ８６のドレイン端
子（Ｄ）は、各々対応するＣＭＯＳインバータ６２のｎ
ＭＯＳのソース端子（Ｓ）に接続されている。
【００８９】次に、定電流供給手段６１の動作について
説明する。尚、以下の説明において、ロングチャネルＭ
ＯＳ８１のＯＮ抵抗をＲONとする。まず、ロングチャネ
ルＭＯＳ８１のドレイン端子（Ｄ）と、第１のｎチャネ
ルＭＯＳ８３のドレイン端子（Ｄ）との間を流れる電流
Ｉ0 は、次の［数１］で表される。ここで、Ｖth(MOS8
3) とは、第１のｎチャネルＭＯＳ８３のＶthのことで
ある。
【００９０】
【数１】
【００９１】また、第１のｎチャネルＭＯＳ８３と、第
２のｎチャネルＭＯＳ８４とは、同一の特性を有するＭ
ＯＳトランジスタであるので、ゲート・ソース間電圧が
等しくなり、ｐチャネルＭＯＳ８２のドレイン端子
（Ｄ）と第２のｎチャネルＭＯＳ８４のドレイン端子
（Ｄ）との間を流れる電流Ｉ1 は、電流Ｉ0 と等しくな
る。
【００９２】同様にして、ｐチャネルＭＯＳ８２と、電
流供給部７２の各ｐチャネルＭＯＳ８５とは、同一の特
性を有しているので、ｐチャネルＭＯＳ８５がドレイン
端子（Ｄ）からＣＭＯＳインバータ６２に供給する電流
Ｉ2 と電流Ｉ1 とは、相等しい。
【００９３】さらに、第１のｎチャネルＭＯＳ８３と、
電流供給部７２の各ｎチャネルＭＯＳ８６とは、同一の
特性を有しているので、ｎチャネルＭＯＳ８６のドレイ
ン端子（Ｄ）とＣＭＯＳインバータ６２との間に流れる
電流Ｉ3 は電流Ｉ0 と相等しい。すなわち、電流Ｉ2 は
電流Ｉ3 と相等しいこととなり、結局ｐチャネルＭＯＳ
８５とｎチャネルＭＯＳ８６との各々を流れる電流の絶
対値は、等しいものとなっており、電流の向きに着目す
れば、ｐチャネルＭＯＳ８５が正の電流を出力するもの
とすれば、ｎチャネルＭＯＳ８６は、同じ大きさの負の
電流を出力するものであるということができる。
【００９４】出力手段６３は、各ＣＭＯＳインバータ６
２が出力する電流を電圧信号に変換して外部に相関出力
として出力するものである。
【００９５】つまり、図７に示す加算手段４４では、Ｃ
ＭＯＳインバータ６２は、単なる電流を流すか切るかの
スイッチとして働いており、電圧Ｖddの大きさは、加算
の結果に本質的に影響を与えることがない。このような
加算手段４４によれば、同一チップ内でのＭＯＳトラン
ジスタのＶTHばらつきは小さいので、各ＣＭＯＳインバ
ータ６２に供給される電流の大きさの絶対値の差は極め
て小さくでき、さらに、定電流供給手段６１のロングチ
ャネルＭＯＳのＯＮ抵抗が大きくなることで、各ＣＭＯ
Ｓインバータ６２に供給される電流の絶対値の大きさを
小さくでき、その結果出力手段６３のロングチャネルＭ
ＯＳのＯＮ抵抗も大きくできる。
【００９６】従って、ＭＯＳの特性にばらつきがあって
も、加算結果に影響を及ぼすことがないようにすること
ができ、加算結果の精度を高めることができる効果があ
り、定電流供給手段６１が供給する電流もμＡのオーダ
ーとすることができるので、消費電力を低減できる効果
がある。尚、供給される電流の絶対値の大きさは、チッ
プごとに異なっていても加算結果の精度には影響を与え
ることはない。
【００９７】尚、ロングチャネルＭＯＳ８１と出力手段
６３のロングチャネルＭＯＳトランジスタとに代えて高
抵抗体を用いても構わない。
【００９８】このように図７に示す加算手段４４を用い
た場合の消費電力について、［表２］を用いて説明す
る。
【００９９】
【表２】
【０１００】［表２］において「ＭＦ」とあるのは、
［表１］の最左の欄と同様であり、比較のためにこれを
「１」としている。また、本回路は、総ゲート数にして
「０．２」倍となっており、総消費電力もまた、「０．
２」倍となっている。
【０１０１】但し、［表１］では、従来のマッチドフィ
ルタが処理するビット数を６ビットとし、本発明のサー
チャ３２が処理するビット数を１ビットとしており、間
欠的な動作の時間は１／８であるとしている。さらに、
最右の欄は、［表１］の最右の欄と同じものである。
【０１０２】また、ここでは、簡単のために、乗算手段
４２が出力する信号は１ビットであるとしているが、少
数ビットであれば１ビットでなくてもよい。
【０１０３】この場合の加算手段４４は、図９に示すよ
うに、定電流供給手段６１′と、複数のＣＭＯＳインバ
ータ６２と、出力手段６３とから構成されている。図９
は、例えば３ビットの場合の加算手段４４の回路図であ
る。ここで、出力手段６３は、図７の加算手段４４のも
のと同様のものである。
【０１０４】ここで、ＣＭＯＳインバータ６２は、乗算
手段４２の乗算器が出力する各ビットごとに対応して設
けられており、つまり、乗算手段４２の乗算器の数にビ
ット数を乗じた数だけ設けられている。図９では、３ビ
ットの場合を例としているので、各ビットに対応してＣ
ＭＯＳインバータ６２ａ〜６２ｃが設けられている。
【０１０５】定電流供給手段６１′の電流供給部７２
は、基本的には、図７の加算手段４４のものと同様のも
のであるが、各ＣＭＯＳインバータ６２に電流を供給す
る部分が少々異なっている。すなわち、定電流供給手段
６１′の電流供給部７２は、各ＣＭＯＳインバータ６２
ａ〜６２ｃの対応するビットの重みに応じた電流を供給
するｐチャネルＭＯＳ８５ａ〜８５ｃと、ｎチャネルＭ
ＯＳ８６ａ〜８６ｃを具備している。
【０１０６】具体的な重み付けの方法としては、図９に
示すように、電流供給部７２のｐチャネルＭＯＳ８５及
びｎチャネルＭＯＳ８６のチャネル幅（Ｗ）を２の０乗
のビットに対応するＣＭＯＳインバータ６２ａに対する
ものを「１」として、２の１乗のビットに対応するもの
を「２」、２の２乗のビットに対応するものを「４」倍
としておけばよい。
【０１０７】また、チャネル幅（Ｗ）を一定として、２
の１乗のビットに対応するＣＭＯＳインバータ６２ｂに
電流を供給するｐチャネルＭＯＳ８５ｂ及びｎチャネル
ＭＯＳ８６ｂを図１０（ａ）に示すように、２つのＭＯ
Ｓトランジスタをドレイン端子（Ｄ）とソース端子
（Ｓ）間で並列になるように組み合わせて構成し、２の
２乗のビットに対応するもの（ｐチャネルＭＯＳ８５ｃ
及びｎチャネルＭＯＳ８６ｃ）を図１０（ｂ）に示すよ
うに４つのＭＯＳトランジスタをドレイン端子（Ｄ）と
ソース端子（Ｓ）間で並列になるように組み合わせて構
成しても構わない。図１０は、重み付けを行うＭＯＳト
ランジスタの一例を表す回路図である。
【０１０８】このように、複数のＭＯＳトランジスタを
用いたビットの重みに応じた電流を供給するｐチャネル
ＭＯＳ８５及びｎチャネルＭＯＳ８６によれば、チャネ
ル幅を調整するよりも演算の精度を高めることができる
効果がある。
【０１０９】
【発明の効果】本発明によれば、マッチドフィルタを上
位少数ビットで同期捕捉を行うサーチャとしてのみ使用
し、同期捕捉が達成された後は、スライディングコリレ
ータによって復調を行う逆拡散回路としているので、回
路規模を縮小し、消費電力を低減できる効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る逆拡散回路の構成ブ
ロック図である。
【図２】本発明の実施の形態に係る逆拡散回路のサーチ
ャ３２の構成ブロック図である。
【図３】本発明の実施の形態に係る逆拡散回路のスライ
ディングコリレータ３３の構成ブロック図である。
【図４】サーチャ３２が出力する信号の波形の一例を表
す説明図である。
【図５】図４の一部を拡大した拡大図である。
【図６】ＣＭＯＳインバータを用いた加算手段４４の一
例を表す回路図である。
【図７】ＣＭＯＳインバータを用いた加算手段４４のも
う一つの回路図である。
【図８】定電流を供給するための回路を表す回路図であ
る。
【図９】例えば３ビットの場合の加算手段４４の回路図
である。
【図１０】重み付けを行うＭＯＳトランジスタの一例を
表す回路図である。
【図１１】従来の逆拡散回路の構成ブロック図である。
【図１２】従来のマッチドフィルタを用いた逆拡散回路
の構成ブロック図である。
【図１３】加算手段１５の構成ブロック図である。
【符号の説明】
１…Ａ／Ｄ変換器、 ２…乗算器、 ３…ＰＮコードレ
ジスタ、 ４…加算器、 ５…遅延要素、 １１…Ａ／
Ｄ変換器、 １２…サンプルホールド回路、１３…乗算
手段、 １４…ＰＮコードレジスタ、 １５…加算手
段、 ２０…加算部、 ２１…加算器、 ２２…フリッ
プフロップ回路、 ２３…加算器、 ３１…Ａ／Ｄ変換
器、 ３２…サーチャ、 ３３…スライディングコリレ
ータ、３４…制御回路、 ４１…サンプルホールド回
路、 ４２…乗算手段、 ４３…ＰＮコードレジスタ、
４４…加算手段、 ５１…乗算器、 ５２…ＰＮコー
ドレジスタ、 ５３…加算器、 ５４…遅延要素、 ６
１，６１′…定電流供給手段、 ６２…ＣＭＯＳインバ
ータ、 ６３…出力手段、 ７１…定電流生成部、７２
…電流供給部、 ８１…ロングチャネルＭＯＳ、 ８２
…ｐチャネルＭＯＳ、 ８３…第１のｎチャネルＭＯ
Ｓ、 ８４…第２のｎチャネルＭＯＳ、 ８５…ｐチャ
ネルＭＯＳ、 ８６…ｎチャネルＭＯＳ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 占部 健三 東京都中野区東中野三丁目14番20号 国 際電気株式会社内 (72)発明者 加藤 寿 秋田県南秋田郡天王町天王字長沼64アキ タ電子株式会社内 (56)参考文献 特開 平11−312952（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04J 13/00 - 13/06 H04B 1/69 - 1/713 H04L 7/00

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】 ＣＤＭＡ変調されたアナログ信号の入力
    を受けてＮビットのディジタル信号に変換して出力する
    Ａ／Ｄ変換器と、 前記Ａ／Ｄ変換器が出力するＮビットのディジタル信号
    の上位ｋビットの信号に基づいて、ＣＤＭＡ変調された
    アナログ信号のシンボルの開始時点である同期の位相を
    検出し、当該同期の位相を表す信号として位相情報を出
    力するサーチャと、 前記サーチャから入力される位相情報に従って、逆拡散
    を開始させるタイミングとなる逆拡散を行わせる信号を
    出力する制御回路と、 前記逆拡散を行わせる信号の入力を受けて、前記Ａ／Ｄ
    変換器が出力するＮビットのディジタル信号の逆拡散を
    開始し、１シンボル時間分の相関出力を復調した信号と
    して出力するスライディングコリレータとを有すること
    を特徴とする逆拡散回路。
  2. 【請求項２】 サーチャが、Ａ／Ｄ変換器が出力するＮ
    ビットのうち、上位１ビットの信号に基づいて、ＣＤＭ
    Ａ変調されたアナログ信号のシンボルの開始時点である
    同期の位相を検出し、当該同期の位相を表す信号として
    位相情報を出力するサーチャであることを特徴とする請
    求項１記載の逆拡散回路。
  3. 【請求項３】 サーチャは、ＣＤＭＡ変調されたアナロ
    グ信号の直接波のシンボルと、単数又は複数の遅延波の
    シンボルの開始時点である同期の位相を検出し、当該直
    接波及び遅延波の各々の同期の位相を表す信号として各
    々複数の位相情報を出力するサーチャであり、 スライディングコリレータは、前記サーチャが検出して
    出力する位相情報の数に対応して設けられ、各スライデ
    ィングコリレータが制御回路から各々の位相情報に対応
    するタイミングで逆拡散を行わせる信号の入力を受け
    て、Ａ／Ｄ変換器が出力するＮビットのディジタル信号
    の逆拡散を開始し、１シンボル時間分の相関出力を復調
    した信号として各々出力するスライディングコリレータ
    であり、 前記制御回路は、前記サーチャから入力される複数の位
    相情報毎に、対応するスライディングコリレータを選択
    し、当該選択したスライディングコリレータに対して、
    前記位相情報に従って逆拡散を行わせる信号を出力する
    制御回路であることを特徴とする請求項１記載の逆拡散
    回路。
  4. 【請求項４】 サーチャは、チップ数分だけ多段に接続
    されたフリップフロップ回路を備え、ディジタル信号の
    入力を受ける毎に、当該フリップフロップ回路で前記デ
    ィジタル信号を保持しつつ、順次後段のフリップフロッ
    プ回路に伝達するサンプルホールド回路と、 前記サンプルホールド回路の各フリップフロップ回路に
    対応して設けられた乗算器を備え、当該各乗算器が対応
    するフリップフロップ回路が保持しているディジタル信
    号を順次後段のフリップフロップ回路に伝達する際に、
    当該ディジタル信号と、別途入力される拡散符号として
    のＰＮコードの対応するビットとを当該各乗算器で各々
    乗算して出力する乗算手段と、 前記乗算手段の乗算器が出力するディジタル信号を一斉
    に加算して相関出力として出力する加算手段と、 拡散符号としてのＰＮコードを前記乗算手段に出力する
    ＰＮコードレジスタとを有するサーチャであることを特
    徴とする請求項１又は請求項２又は請求項３記載の逆拡
    散回路。
  5. 【請求項５】 加算手段は、乗算手段の乗算器が出力す
    るディジタル信号における各ビット毎に対応して設けら
    れた複数のＣＭＯＳインバータを有し、これ ら複数のＣＭＯＳインバータの出力を加算して出力する
    加算手段であり、 前記ＣＭＯＳインバータは、前記乗算器から入力される
    ディジタル信号のうち対応するビットの値が「０」であ
    ると特定レベルの電圧を出力し、前記ビットの値が
    「１」であるとグランドレベルの電圧を出力するＣＭＯ
    Ｓインバータであることを特徴とする請求項４記載の逆
    拡散回路。
  6. 【請求項６】 加算手段は、乗算手段の乗算器が出力す
    るディジタル信号における各ビットの値に応じた電流を
    供給する定電流供給手段と、 前記乗算手段の乗算器が出力するディジタル信号におけ
    る各ビット毎に対応して設けられ、当該ディジタル信号
    のうち対応するビットの値が「０」であると特定の正の
    電流を出力し、前記ビットの値が「１」であると特定の
    負の電流を出力するＣＭＯＳインバータと、 前記複数のＣＭＯＳインバータが出力する電流を電圧信
    号に変換して出力する出力手段とを有する加算手段であ
    ることを特徴とする請求項４記載の逆拡散回路。
  7. 【請求項７】 定電流供給手段は、ＣＭＯＳインバータ
    に対応して電流の入力用と出力用のＭＯＳトランジスタ
    をそれぞれ備え、 前記ＭＯＳトランジスタは、乗算手段の乗算器が出力す
    るディジタル信号における各ビットに応じて重み付けさ
    れている定電流供給手段であることを特徴とする請求項
    ６記載の逆拡散回路。
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