JP3818733B2 - 平均値算出回路並びにこれを用いた相関値算出回路、マッチドフィルタ及び通信機 - Google Patents
平均値算出回路並びにこれを用いた相関値算出回路、マッチドフィルタ及び通信機 Download PDFInfo
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Description
【発明の属する技術分野】
本発明は、平均値算出回路並びにこれを用いた相関値算出回路、マッチドフィルタ及び通信機に関する。
【0002】
【従来の技術】
図8は、従来のDS方式スペクトラム拡散通信用受信機を示す概略ブロック図である。
アンテナ7で受信された信号は、その一部がバンドパスフィルタ8を通り、検波回路9に供給される。検波回路9は、ASK、FSK又はPSKで変調された信号を包絡線検波又は同期検波してアナログ又はデジタルの、スペクトラム拡散された信号DINに変換する。マッチドフィルタ10Pは、このスペクトラム拡散信号DINとPN(Pseudorandom Noise)符号系列との相関値DOUTを算出する。判定回路11は、相関値DOUTに基づいて、同期捕捉のためにシンボル区間を判定し且つベースバンドデータを得る。データ量削減のためにこのベースバンドデータが例えば予測符号化等で符号化されている場合には、復号化回路12で復号化される。音声データの場合には、復号化回路12の出力がD/A変換回路13でアナログ値に変換され、次いでローパスフィルタ14を通ってスピーカ15に供給される。画像やテキスト等のデータの場合には、復号化回路12の出力が再生データとして用いられる。
【0003】
このような受信機を用いたスペクトルラム拡散通信は、干渉波排除能力、通信内容の秘匿性及び周波数利用効率の点で、他の通信方式よりも優れている。
図9は、従来のマッチドフィルタ10Pの構成を示す。
デジタル又はアナログのシフトレジスタ20は、遅延素子DL1〜DLnが縦続接続され、その遅延素子DL1のデータ入力端にスペクトラム拡散信号DINが供給されている。クロックCLKに同期して遅延素子DL1〜DLnの入力値DIN及び遅延信号S1〜Sn−1がそれぞれ遅延素子DL1〜DNnに保持され、遅延信号S1〜Snとして出力される。遅延素子DL1〜DLnは、スペクトラム拡散信号DINがデジタルの場合にはフリップフロップであり、スペクトラム拡散信号DINがアナログである場合にはサンプルホールド回路又はCCDなどである。
【0004】
遅延信号S1〜SnのPN符号系列P1〜Pnに対する一致度D1〜Dnがそれぞれ一致度演算回路M1〜Mnで算出される。一致度演算回路M1〜Mnは例えば、PN符号が1又は−1の場合には乗算器であり、PN符号が‘1’又は‘0’のビットの場合にはイクスクルーシブノアゲートである。一致度D1〜Dnは加算回路21に供給され、これらの総和が相関値DOUTとして求められる。
【0005】
このようなマッチドフィルタ10Pを用いれば、相関値DOUTがクロック周期毎に直ちに求められる。
PN符号系列は受信機毎に異なり、受信側のPN符号系列が、送信側のスペクトラム拡散用PN符号系列と異なる場合には、相関値DOUTが常に小さくなるので、受信データを解読できない。
【0006】
【発明が解決しようとする課題】
nは例えば256であり、この場合、一致度D1〜D256の総和をクロックCLKの1周期で算出しなければならず、加算回路21の構成、従って相関値算出回路、マッチドフィルタ及び通信機の構成が複雑になる。
本発明の目的は、このような問題点に鑑み、より簡単な構成の平均値算出回路並びにこれを用いた相関値算出回路、マッチドフィルタ及び通信機を提供することにある。
【0007】
【課題を解決するための手段及びその作用効果】
本発明の第1態様の平均値算出回路では、例えば図1において、
第1〜nキャパシタC1〜Cnと、
デジタル入力信号D1〜Dnに応じた電荷をそれぞれ該第1〜nキャパシタC1〜Cnに保持させ、次に該第1〜nキャパシタC1〜Cnを並列接続させ、並列接続された該第1〜nキャパシタC1〜Cnの電圧を平均値として出力するスイッチング回路23とを有する。
【0008】
入力信号D1〜Dnに応じた電荷をそれぞれ第1〜nキャパシタC1〜Cnに保持させたときの第1〜nキャパシタC1〜Cnの電圧をそれぞれV1〜Vnとし、次に第1〜nキャパシタC1〜Cnを並列接続させたときのキャパシタの電圧をDOUTとすると、第1〜nキャパシタC1〜Cnに保持された電荷の総量が並列接続の前後で不変であるので、
C1・V1+C2・V2+・・・+Cn・Vn
=(C0+C1+・・・+Cn)DOUT
が成立する。DOUTは、入力信号D1〜Dnに応じた電圧V1〜Vnの重み付き平均値となり、電圧V1〜Vnの重みはそれぞれC0〜Cnである。
【0009】
この平均値算出回路は、キャパシタC1〜Cnとスイッチング回路23とで構成されているので、構成が従来よりも簡単になるという効果を奏し、平均値算出回路並びにこれを用いた相関値算出回路、マッチドフィルタ及び通信機の製造コスト低減に寄与するところが大きい。
本発明の第2態様の平均値算出回路では、第1態様において、
上記第1〜nキャパシタの一端には第1基準電位VSSが印加され、
上記スイッチング回路23は、
上記デジタル入力信号D1〜Dnの入力端と該第1〜nキャパシタC1〜Cnの他端とのそれぞれの間に接続された第11〜1nスイッチング素子SW11〜SW1nと、
共通配線COMと、
該第1〜nキャパシタC1〜Cnの他端と該共通配線COMとの間に接続された第2 1 〜2 n スイッチング素子SW21〜SW2nと、
一端が該共通配線COMに接続され、他端に第2基準電位VTTが印加されたリセット用スイッチング素子SWrとを有し、該第11〜1nスイッチング素子SW11〜SW1n及び該リセット用スイッチング素子SWrと該第2 1 〜2 n スイッチング素子SW21〜SW2nとの一方がオンのとき他方がオフにされる。
【0010】
第2基準電位は、第1基準電位と等しくてもよい。
本発明の第3態様の平均値算出回路では、第1又は2態様において、例えば図2に示す如く、
上記第1〜nキャパシタは、
一端に上記第1基準電位が印加された第1 1 〜1 n 容量素子と、
一端に第3基準電位が印加された第1 1 〜1 n 容量素子と、
該第1 1 〜1 n 容量素子の他端と該第1 1 〜1 n 容量素子の他端とのそれぞれの間に接続され、それぞれ該デジタル入力信号D1〜Dnに対する重み付けに応じて制御される第3 1 〜3 n スイッチング素子とを有する。
【0011】
第3基準電位は、第1基準電位と等しくてもよい。
この平均値算出回路によれば、第3 1 〜3 n スイッチング素子をオン/オフ制御することにより、重み付き平均の重みが可変になるという効果を奏する。
本発明の第4態様の相関値算出回路では、例えば図1に示す如く、
第1乃至3のいずれか1つの態様の平均値算出回路と、
信号S1〜Snと信号P1〜Pnとのそれぞれの一致度を上記デジタル入力信号D1〜Dnとして算出する一致度演算回路M1〜Mnとを有する。
【0012】
本発明の第5態様のマッチドフィルタでは、例えば図1に示す如く、
第4態様の相関値算出回路と、
第1〜n遅延素子DL1〜DLnが縦続接続され、第1遅延素子DL1に入力信号DINが供給され、各遅延素子がクロックCLKに同期して入力値を保持するシフトレジスタ20とを有し、上記信号S1〜Snは該第1〜n遅延素子DL1〜DLnの出力信号S1〜Snであり、上記信号P1〜PnはPN符号系列である。
【0013】
本発明の第6態様のマッチドフィルタでは、第5態様において、例えば図2に示す如く、
上記第1〜n遅延素子はいずれもフリップフロップであり、
上記第1〜n一致度演算回路はイクスクルーシブオアゲート又はイクスクルーシブノアゲートである。
【0014】
本発明の第7態様のマッチドフィルタでは、第5態様において、例えば図5に示す如く、
上記第1〜n遅延素子はいずれもサンプルホールド回路であり、
上記第1〜n一致度演算回路は乗算回路である。
本発明の第8態様のマッチドフィルタでは、例えば図4に示す如く、
本発明の第3態様の平均値算出回路と、
第1〜n遅延素子が縦続接続され、第1遅延素子に入力信号が供給され、各遅延素子がクロックに同期して入力値を保持するシフトレジスタと、
該第1〜n遅延素子の出力信号S1〜SnとPN符号系列P1〜Pnとのそれぞれの一致度を上記デジタル入力信号D1〜Dnとして算出する一致度演算回路と、
を有し、上記第1〜nキャパシタは、
一端に上記第1基準電位が印加された互いに同一容量の第1 1 〜1 n 容量素子と、
一端に第3基準電位が印加された互いに同一容量の第1 1 〜1 n 容量素子と、
該第1 1 〜1 n 容量素子の他端と該第1 1 〜1 n 容量素子の他端とのそれぞれの間に接続された第3 1 〜3 n スイッチング素子とを有し重み付けを可変にするnビット符号系列Q1〜Qnでそれぞれ該第3 1 〜3 n スイッチング素子がオン/オフ制御される。
【0015】
本発明の第9態様の多ビットマッチドフィルタでは、第5態様のマッチドフィルタをm個並列に備え、該m個のマッチドフィルタのそれぞれについて上記第1遅延素子に1ビットの入力信号が供給される。
本発明の第10態様の多ビットマッチドフィルタでは、第9態様において、上記m個のマッチドフィルタがそれぞれ第1〜mマッチドフィルタとして備えられ、j=2〜mの各々について、第jマッチドフィルタの上記第1〜nキャパシタの容量がそれぞれ第(j−1)マッチドフィルタの該第1〜nキャパシタの容量の2倍であり、該m個のマッチドフィルタの各相関値出力端が共通に接続されている。
【0016】
この多ビットマッチドフィルタによれば、m個のマッチドフィルタの各相関値出力端を共通に接続すればよいので、多ビットマッチドフィルタの構成が簡単になるという効果を奏する。
本発明の第11態様の多ビットマッチドフィルタでは、第9態様において、上記m個のマッチドフィルタがそれぞれ第1〜mマッチドフィルタとして備えられ、
j=2〜mの各々について第jマッチドフィルタの相関値出力に対する重みが第(j−1)マッチドフィルタの相関値出力に対する重みの2倍になるようにして該第1〜mマッチドフィルタの相関値出力の重み付き平均を算出する重み付き平均演算回路を有する。
【0017】
この多ビットマッチドフィルタによれば、互いに同一構成のm個のマッチドフィルタを用いることができるという効果を奏する。
本発明の第12態様の多ビットマッチドフィルタでは、第11態様において、上記重み付き平均演算回路は、
上記第1〜mマッチドフィルタの出力端にそれぞれ接続された第1〜mA/D変換回路と、
該第2〜mA/D変換回路の出力端にそれぞれ接続され、該第2〜mA/D変換回路の出力をそれぞれk2〜km倍する第2〜m乗算回路と、
該第1A/D変換回路の出力と該第2〜m乗算回路の出力との総和を算出する加算回路とを有し、r j =kj ×(第jA/D変換回路の分解能)で定義される比rjが比rj-1の2倍である(但し、j=2〜m、k1=1)。
【0018】
この多ビットマッチドフィルタによれば、第2〜m乗算回路を用いることにより、分解能が比較的低い第2〜mA/D変換回路を用いることができるという効果を奏する。
本発明の第13態様の通信機では、第5乃至12のいずれか1つの態様のマッチドフィルタを有する。
【0019】
【発明の実施の形態】
以下、図面に基づいて本発明の実施形態を説明する。
[第1実施形態]
図2は、本発明の第1実施形態のマッチドフィルタ10Aを示す。
マッチドフィルタ10Aは、例えば図8のマッチドフィルタ10Pの替わりに用いられる。このマッチドフィルタ10Aは、図1の構成例であって、スペクトラム拡散信号DINがビットストリームである場合に用いられる。簡単化のために、図2では図1のnの値を5としている。
【0020】
シフトレジスタ20Aでは、DフリップフロップDL1A〜DL5Aが縦続接続されており、これらのクロック入力端CKにクロックCLKが供給され、初段のDフリップフロップDL1Aのデータ入力端Dに、スペクトラム拡散された信号DINが供給される。DフリップフロップDL1A〜DL5Aの出力S1〜S5はそれぞれ、イクスクルーシブノアゲートM1A〜M5Aの一方の入力端に供給され、イクスクルーシブノアゲートM1A〜M5Aの他方の入力端にはそれぞれ、PN符号レジスタ22AからPN符号P1〜P5が供給される。例えば、P1=S1のときD1=‘1’となり、P1≠S1のときD1=‘0’となる。イクスクルーシブノアゲートM1A〜M5Aの出力D1〜D5はそれぞれ、PN符号系列P1〜P5に対する遅延信号S1〜S5の一致度を示している。
【0021】
キャパシタC1〜C5は互いに同一容量であり、これらの一端はグランド線GNDに接続され、これらの他端はそれぞれ、一方ではスイッチング素子SW11〜SW15を介してイクスクルーシブノアゲートM1A〜M5Aの出力端に接続され、他方ではスイッチング素子S21〜SW25を介して共通線COMに接続されている。共通線COMとグランド線GNDとの間には、共通線電位リセット用スイッチング素子SWrが接続されている。スイッチング素子SW11〜SW15、SW21〜SW25及びSWrは、キャパシタC1〜C5に対するスイッチング回路23を構成している。
【0022】
スイッチング素子SW11〜SW15及びSWrはいずれも、クロック*CLKが高レベルのときオンになり、クロック*CLKが低レベルのときオフになる。スイッチング素子SW21〜SW25はいずれも、クロック*CLKと相補的なクロックCLKが高レベルのときにオンになり、クロックCLKが低レベルのときにオフになる。
【0023】
スイッチング回路23とキャパシタC1〜C5とで平均値算出回路が構成され、この平均値算出回路とイクスクルーシブノアゲートM1A〜M5Aとで相関値算出回路が構成されている。
次に、上記の如く構成されたマッチドフィルタ10Aの動作を、図3を参照して説明する。図3では、PN符号系列P1〜P5が‘01101’であり、時刻t=t1でスペクトラム拡散信号DINが‘0’、遅延信号S1〜S4が‘1101’である場合を示している。クロックCLKの1サイクルは、チップ区間と称されている。以下において、時刻tiのiは、奇数であるとする。
【0024】
(ti)クロックCLKの立ち上がりのタイミングでスペクトラム拡散信号DIN及び遅延信号S1〜S4がそれぞれフリップフロップDL1A〜DL5Aに保持され、遅延信号S1〜S5として出力される。
例えば時刻t=t1では、遅延信号S1〜S5が‘01101’に変化しようとし、イクスクルーシブノアゲートM1A〜M5Aの出力D1〜D5は‘11111’に変化しようとする。時刻t=t3では、遅延信号S1〜S5が‘10110’に変化しようとし、イクスクルーシブノアゲートM1A〜M5Aの出力D1〜D5は‘00100’に変化しようとする。
【0025】
クロックCLKの立ち上がりにより、スイッチング素子SW11〜SW15及びSWrがオフになり、スイッチング素子SW21〜SW25がオンになる。この直前のキャパシタC1〜C5の電圧をそれぞれV1〜V5で表す。キャパシタC1〜C5及び共通線COMに保持されている電荷の総和は、クロックCLKの立ち上がり前後で不変であるので、
C1・V1+C2・V2+C3・V3+C4・V4+C5・V5
=(C0+C1+C2+C3+C4+C5)DOUT (1)
が成立する。ここにC0は、共通線COMの容量である。キャパシタの容量C1〜C5の総和に対し容量C0が無視できるとすると、相関値DOUTは、一致度D1〜D5に対応した電圧V1〜V5をそれぞれキャパシタの容量C1〜C5で重み付けした平均値となる。キャパシタC1〜C5が互いに等しい場合には、相関値DOUTは電圧V1〜V5の単なる平均値になる。すなわち、相関値DOUTは、1サイクル前の一致度D1〜D5の平均をアナログ変換した値となる。
【0026】
図3では、時刻t=t3及び時刻t=t13で相関値DOUTが「最大値」に変化しようとするので、図8の判定回路11において、この変化後に1サイクル前の区間t1〜t11が1シンボル区間であると判定される。また、判定回路11により、相関値DOUTが「最大値」のとき、この1シンボル区間でのベースバンドデータは‘1’であると判定され、相関値DOUTが「最小値」のとき、この1シンボル区間でのベースバンドデータは‘0’であると判定される。実際には、ノイズの混入や受信電波の干渉を考慮して、「最大値」の替わりに、「最大値より少し小さい設定値以上」が用いられ、「最小値」の替わりに、「最小値より少し大きい設定値以下」が用いられる。
【0027】
(ti+1)クロックCLKの立ち下がりにより、スイッチング素子SW11〜SW15及びSWrがオンになり、スイッチング素子SW21〜S2W25がオフになる。これにより、一致度D1〜D5に対応した電圧がそれぞれキャパシタC1〜C5でサンプリングされ、また、共通線COMがグランド電位にリセットされる。
【0028】
本第1実施形態によれば、キャパシタC1〜C5とスイッチング回路23とにより図9の加算回路21に対応した平均値算出回路が構成されているので、平均値算出回路並びにこれを用いた相関値算出回路、マッチドフィルタ10A及び通信機の構成が従来よりも簡単になる。
[第2実施形態]
PN符号系列の値との関係で、干渉波排除能力をより向上させるために、受信側においてのみPN符号系列の各桁を2ビットにする場合がある。図4は、この場合を考慮した本発明の第2実施形態のマッチドフィルタ10Bを示す。
【0029】
マッチドフィルタ10Bでは、キャパシタC1〜C5にそれぞれ、キャパシタC21〜C25がスイッチング素子SW31〜SW35を介して並列接続されている。キャパシタC1〜C5及びC21〜C25の容量は互いに同一である。
PN符号レジスタ22Aから出力されるPN符号系列の各桁は2ビットであり、2ビットのうち上位ビットの全桁はP1〜P5としてそれぞれイクスクルーシブノアゲートM1A〜M5Aの一方の入力端に供給され、下位ビットの全桁はQ1〜Q5としてそれぞれスイッチング素子SW31〜SW35の制御入力端に供給されている。
【0030】
上式(1)から、相関値DOUTは、一致度D1〜D5の重み付け平均値に比例し、重みはQ1〜Q5により可変になっている。相関値DOUTの最大値と最小値の平均値を0とすると、i=1〜5の各々について、PN符号系列の第i桁の2ビットPiQiが例えば‘11’、‘10’、‘00’及び‘01’のときそれぞれ重みは1、0.5、−0.5、−1となる。
【0031】
[第3実施形態]
スペクトラム拡散信号DINはアナログ電圧であってもよく、図5は、これを考慮した本発明の第3実施形態のマッチドフィルタ10Cを示す。
アナログシフトレジスタ20Bでは、サンプルホールド回路DL1B〜DLnBが縦続接続されている。一致度演算回路としては、乗算回路M1B〜MnBが用いられている。PN符号保持回路22Bから出力されているPN符号系列P1〜Pnはいずれも1又は−1に対応したアナログ電圧である。
【0032】
他の点は図2と同一である。
なお、サンプルホールド回路DL1B〜DLnBの替わりにCCDを用いた構成であってもよい。
[第4実施形態]
以上の実施形態では、スペクトラム拡散信号DINが1ビットのストリームである場合を説明したが、これは多ビットのストリームであってもよい。図6は、これを考慮した本発明の第4実施形態のマッチドフィルタ10Dを示す。
【0033】
スペクトラム拡散信号DINは、DIN0〜DIN3の4ビットストリームであり、DIN0が最下位ビットであるとする。スペクトラム拡散信号DIN0〜DIN3はそれぞれマッチドフィルタ100〜103に供給される。マッチドフィルタ100〜103はいずれも、例えば図2に示すマッチドフィルタ10Aと同一構成である。但し、図2のキャパシタC1〜C5の容量Cは、マッチドフィルタ100〜103で互いに異なり、その容量比は1:2:4:8となっている。
【0034】
マッチドフィルタ100〜103の相関値出力端は、A/D変換回路24の入力端に共通に接続されている。A/D変換回路24の入力電圧は、出力端接続前のマッチドフィルタ100〜103の出力電圧の重み付き平均値になる。この重みは、前記容量比である。A/D変換回路24からは、デジタルの相関値DOUTが取り出される。
【0035】
[第5実施形態]
図6において、最下位ビット用のマッチドフィルタ100の、図2に示すキャパシタC1〜C5の容量は、寄生容量のばらつきを考慮して所定値以上にする必要がある。また、上記容量比でキャパシタ容量が定められるので、最上位ビット用のマッチドフィルタ103のキャパシタの面積が大きくなる。
【0036】
そこで、図7に示す第5実施形態のマッチドフィルタ10Eでは、マッチドフィルタ100A〜103Aの全てについて、図2に示すキャパシタC1〜C5の容量を互いに同一にしている。
マッチドフィルタ100A〜103Aの出力電圧はそれぞれ、A/D変換回路240〜243でデジタル化される。A/D変換回路241〜243の出力R1〜R3はそれぞれ、乗算回路M11〜M13でk1〜k3倍にされ、A/D変換回路240の出力R0と共に加算回路21Aに供給されて、これらの総和がデジタル相関値DOUTとして求められる。
【0037】
A/D変換回路240〜243の分解能をそれぞれVDD/N0〜VDD/N3とすると、N1・k1/N0=2、N2・k2/N0=22 、N3・k3/N0=23 となるように定められている。
相関値DOUTの分解能は、VDD・n/(24 N0)となる。ここにnは、図1中のnである。
【0038】
なお、本発明には外にも種々の変形例が含まれる。
例えば図7において、乗数k1、k2及びk3が2j である場合には、乗算回路M11〜M3を用いずに、A/D変換回路241〜243の出力配線を上位側へjビットシフトさせて加算回路21Aの入力端に接続すればよい。また、A/D変換回路240〜243としてレファランス電圧入力端を有するものを用い、レファランス電圧を適当に定めることにより、k1=k2=k3=1にして、乗算回路M11〜M13を省略した構成であってもよい。
【図面の簡単な説明】
【図1】本発明の原理構成を示すマッチドフィルタ回路図である。
【図2】本発明の第1実施形態のマッチドフィルタ回路図である。
【図3】図1の回路の動作を示すタイムチャートである。
【図4】本発明の第2実施形態のマッチドフィルタ回路図である。
【図5】本発明の第3実施形態のマッチドフィルタ回路図である。
【図6】本発明の第4実施形態のマッチドフィルタ回路図である。
【図7】本発明の第5実施形態のマッチドフィルタ回路図である。
【図8】従来のDS方式スペクトラム拡散通信用受信機の概略構成を示すブロック図である。
【図9】従来のマッチドフィルタ回路図である。
【符号の説明】
10P、10、10A〜10E、100〜103、100A〜103A マッチドフィルタ
20、20A、20B シフトレジスタ
21A 加算回路
23 スイッチング回路
24、240〜243 A/D変換回路
DL1〜DLn 遅延素子
DL1A〜DL5A フリップフロップ
DL1B〜DL5B サンプルホールド回路
M1〜Mn 一致度演算回路
M1A〜M5A イクスクルーシブノアゲート
M1B〜M5B 乗算回路
SW11〜SW1n、SW21〜SW2n、SW31〜SW3n、SWr スイッチング素子
C1〜C5、C21〜C25 キャパシタ
Claims (11)
- それぞれの一端に第1基準電位が印加された第1〜nキャパシタと、
デジタル入力信号D1〜Dnの入力端と該第1〜nキャパシタの他端とのそれぞれの間に接続された第11〜1nスイッチング素子と、
共通配線と、
該第1〜nキャパシタの他端と該共通配線との間に接続された第2 1 〜2 n スイッチング素子と、
一端が該共通配線に接続され、他端に第2基準電位が印加されたリセット用スイッチング素子と、
を有し、デジタル入力信号D1〜Dnはそれぞれ1ビットであり、該第1〜nキャパシタは、
一端に該第1基準電位が印加された第11〜1n容量素子と、
一端に第3基準電位が印加された第21〜2n容量素子と、
該第11〜1n容量素子の他端と該第21〜2n容量素子の他端とのそれぞれの間に接続され、それぞれ該デジタル入力信号D1〜Dnに対する重み付けに応じて制御される第31〜3nスイッチング素子と、
を有し、該第11〜1n容量素子の他端はそれぞれ該第1〜nキャパシタの他端であり、該第11〜1n容量素子及び該第21〜2n容量素子の容量値は互いに同一であり、
該第11〜1nスイッチング素子及び該リセット用スイッチング素子と該第2 1 〜2 n スイッチング素子との一方がオンのとき他方がオフにされることにより、該デジタル入力信号D1〜Dnに応じた電荷をそれぞれ該第1〜nキャパシタに保持させ、次に該第1〜nキャパシタを並列接続させ、並列接続された該第1〜nキャパシタの電圧を重み付き平均値として出力することを特徴とする平均値算出回路。 - 請求項1に記載の平均値算出回路と、
信号S1〜Snと信号P1〜Pnとのそれぞれの一致度を上記デジタル入力信号D1〜Dnとして算出する一致度演算回路と、
を有することを特徴とする相関値算出回路。 - 請求項2に記載の相関値算出回路と、
第1〜n遅延素子が縦続接続され、第1遅延素子に入力信号が供給され、各遅延素子がクロックに同期して入力値を保持するシフトレジスタと、
を有し、該第1〜n遅延素子の出力信号がそれぞれ該信号S1〜Snであることを特徴とするマッチドフィルタ。 - 上記信号P1〜PnはPN符号系列であることを特徴とする請求項3に記載のマッチドフィルタ。
- 上記第1〜n遅延素子はいずれもフリップフロップであり、
上記第1〜n一致度演算回路はイクスクルーシブオアゲート又はイクスクルーシブノアゲートである、
ことを特徴とする請求項3又は4に記載のマッチドフィルタ。 - 請求項1に記載の平均値算出回路と、
第1〜n遅延素子が縦続接続され、第1遅延素子に入力信号が供給され、各遅延素子がクロックに同期して入力値を保持するシフトレジスタと、
該第1〜n遅延素子の出力信号S1〜SnとPN符号系列P1〜Pnとのそれぞれの一致度を上記デジタル入力信号D1〜Dnとして算出する一致度演算回路と、
を有し、
重み付けを可変にするnビット符号系列Q1〜Qnでそれぞれ該第31〜3nスイッチング素子がオン/オフ制御されることを特徴とするマッチドフィルタ。 - 請求項3に記載のマッチドフィルタをm個並列に備え、該m個のマッチドフィルタのそれぞれについて上記第1遅延素子に1ビットの入力信号が供給されることを特徴とする多ビットマッチドフィルタ。
- 上記m個のマッチドフィルタがそれぞれ第1〜mマッチドフィルタとして備えられ、j=2〜mの各々について、第jマッチドフィルタの上記第1〜nキャパシタの容量がそれぞれ第(j−1)マッチドフィルタの該第1〜nキャパシタの容量の2倍であり、該m個のマッチドフィルタの各相関値出力端が共通に接続されていることを特徴とする請求項7に記載の多ビットマッチドフィルタ。
- 上記m個のマッチドフィルタがそれぞれ第1〜mマッチドフィルタとして備えられ、
j=2〜mの各々について第jマッチドフィルタの相関値出力に対する重みが第(j−1)マッチドフィルタの相関値出力に対する重みの2倍になるようにして該第1〜mマッチドフィルタの相関値出力の重み付き平均を算出する重み付き平均演算回路を有することを特徴とする請求項7に記載の多ビットマッチドフィルタ。 - 上記重み付き平均演算回路は、
上記第1〜mマッチドフィルタの出力端にそれぞれ接続された第1〜mA/D変換回路と、
該第2〜mA/D変換回路の出力端にそれぞれ接続され、該第2〜mA/D変換回路の出力をそれぞれk2〜km倍する第2〜m乗算回路と、
該第1A/D変換回路の出力と該第2〜m乗算回路の出力との総和を算出する加算回路と、
を有し、
rj=kj×(第jA/D変換回路の分解能)で定義される比rjが比rj-1の2倍である(但し、j=2〜m、k1=1)ことを特徴とする請求項9に記載の多ビットマッチドフィルタ。 - 請求項3乃至10のいずれか1つに記載のマッチドフィルタを有することを特徴とする通信機。
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