本発明の実施の形態におけるビデオ信号処理装置100は、図1に示すように、アンテナ10、チューナ12、SAWフィルタ14、中間周波数変換回路16、メモリ回路30、比較回路32、Y/C分離回路34、信号処理回路20及びブラウン管22を含んで構成される。ビデオ信号処理装置100において、従来のビデオ信号処理装置と同等の構成要素には図21と同一の符号を付して示して説明を省略する。
メモリ回路30は、中間周波数変換回路16から出力されたビデオ信号を受けて、複数の水平ラインに相当するビデオ信号を所定の遅延時間保持し、その後、比較回路32及びY/C分離回路34へ出力する。本実施の形態では、比較回路32において基準となる水平ラインのビデオ信号H1とその1つ前の水平ラインのビデオ信号H0及び1つ後の水平ラインのビデオ信号H2との相関を調べるものとする。Y/C分離回路34では、ビデオ信号H1とビデオ信号H0との相関、及び、ビデオ信号H1とビデオ信号H2との相関に基づいて加算回路/減算回路を用いたフィルタ又はCRフィルタを切り替えてY/C処理を施す。
メモリ回路30は、スイッチング素子及びキャパシタを含んでなるメモリ単位を複数備えたアナログメモリ回路を備える。メモリ回路30では、アナログメモリ回路を直列に接続し、各アナログメモリ回路においてビデオ信号を所定の遅延時間(水平同期期間の整数倍の時間)だけ遅延させて複数の水平ラインのビデオ信号を出力する。すなわち、メモリ回路30は、ビデオ信号の遅延回路として用られる。
例えば、メモリ回路30は、図2に示すように、基準の水平ラインのビデオ信号H1を保持及び出力するためのアナログメモリ回路42−1、基準より1つ前の水平ラインのビデオ信号H2を保持及び出力するためのアナログメモリ回路42−2を含んで構成される。アナログメモリ回路42−1,42−2は直列に接続される。中間周波数変換回路16から出力されたビデオ信号は第1段目のアナログメモリ回路42−1に入力される。なお、比較回路32においてさらに多数の水平ラインのビデオ信号間の相関関係を調査する場合にはアナログメモリ回路42の数を増加させればよい。
具体的には、アナログメモリ回路42−1,42−2の各々は、図3に示すように、オペアンプ50a,50b、複数のメモリ単位52−1〜52−m及びシフトレジスタ54を含んで構成することができる。メモリ単位52は、1水平ラインのビデオ信号に対するサンプリング数mだけ設けられる。例えば、3.58MHzを中心周波数とする色差信号(C)が重畳されたコンポジット・ビデオ信号を色差信号(C)の4倍のサンプリング周波数でサンプリングする場合、NTSC方式のビデオ信号は水平走査周波数が15.734kHzであるので、アナログメモリ回路42−1〜42−nの各々にm=911個のメモリ単位52が設けられる。これによって、アナログメモリ回路42−1,42−2のそれぞれに1水平ライン分のビデオ信号をサンプリングして保持することができる。
オペアンプ50aの反転入力端子と出力端子とは短絡される。オペアンプ50aは、その非反転入力端子に中間周波数変換回路16から出力されるビデオ信号を受けて、ビデオ信号をメモリ単位52−1〜52−mへ出力するバッファとして機能する。
メモリ単位52−1〜52−mの各々は、キャパシタと、オペアンプ50aからのビデオ信号の電圧値に応じた電圧をキャパシタに保持させるためのスイッチング素子と、キャパシタの両端をオペアンプ50bのフィードバック回路に接続するためのスイッチング素子とを含んで構成される。
メモリ単位52−1を例に説明する。メモリ単位52−1は、トランジスタTia,Toa,Tib,Tob及びキャパシタCを含んで構成することができる。トランジスタTia,Toa,Tib,Tobはそれぞれゲートがハイレベルになるとドレイン−ソース間が導通状態となるスイッチング素子として機能する。トランジスタTia及びToaは、キャパシタCの一端(第1端子)をオペアンプ50aの出力端子若しくはオペアンプ50bの出力端子に接続する、又は、フローティングに維持するためのスイッチング素子を構成する。トランジスタTiaのゲートがハイレベルになると、トランジスタTiaのドレイン−ソース間を介してオペアンプ50aの出力端子とキャパシタCの第1端子が接続される。また、トランジスタToaのゲートがハイレベルになると、トランジスタToaのドレイン−ソース間を介してオペアンプ50bの出力端子とキャパシタCの第1端子が接続される。また、トランジスタTia,Toaのゲートが共にローレベルになると、キャパシタCの第1端子はフローティングとなる。トランジスタTib及びTobは、キャパシタCの他端(第2端子)を接地する、オペアンプ50bの反転入力端子に接続する、又は、フローティングに維持するためのスイッチング素子を構成する。トランジスタTibのゲートがハイレベルになると、トランジスタTibのドレイン−ソース間を介してキャパシタCの第2端子が接地される。また、トランジスタTobのゲートがハイレベルになると、トランジスタTobのドレイン−ソース間を介してオペアンプ50bの反転入力端子とキャパシタCの第2端子が接続される。また、トランジスタTib,Tobのゲートが共にローレベルになると、キャパシタCの第2端子はフローティングとなる。
メモリ単位52−2〜52−mもメモリ単位52−1と同様の構成を有する。メモリ単位52−1のトランジスタTia及びトランジスタTibのゲートは短絡され、次段のメモリ単位52−2のトランジスタToa及びトランジスタTobのゲートに共通に接続される。同様に、メモリ単位52−i(iは1〜mの自然数)もそれぞれ次段のメモリ単位52−(i+1)に接続される。
シフトレジスタ54は、複数のメモリ単位52−1〜52−mの中からビデオ信号を記憶させるメモリ単位とビデオ信号を出力させるメモリ単位とを順に選択するために設けられる。シフトレジスタ54は、メモリ単位52−1〜52−mと等しいm個のフリップ・フロップFF1〜FFmの直列回路を含んで構成される。すなわち、フリップ・フロップFF1の出力端子(Q端子)は次段のフリップ・フロップFF2のデータ端子(D端子)に接続される。同様に、フリップ・フロップFFi(iは1〜mの自然数)のQ端子はそれぞれ次段のフリップ・フロップFFi+1のD端子に接続される。第1段目のフリップ・フロップFF1のデータ端子(D端子)には、中間周波数変換回路16からビデオ信号の水平同期信号に同期して水平同期パルスが入力される。フリップ・フロップFF1〜FFmのクロック端子(C端子)には共通にサンプリング周期に同期したクロックパルスが入力される。
また、フリップ・フロップFF1のQ端子は、第1段のメモリ単位52−1のトランジスタTia,Tibのゲート及び第2段のメモリ単位52−2のトランジスタToa,Tobのゲートに共通に接続される。同様に、フリップ・フロップFFi(iは1〜mの自然数)のQ端子は、第i段のメモリ単位52−iのトランジスタTia,Tibのゲート及び第i+1段のメモリ単位52−(i+1)のトランジスタToa,Tobのゲートに共通に接続される。ただし、第1段のメモリ単位52−1のトランジスタToa,Tobのゲートにはフリップ・フロップFFmのQ端子が接続される。
以下、アナログメモリ回路42−1,42−2の各々においてビデオ信号を1水平ラインだけ遅延させて出力する処理を説明する。初期状態では、シフトレジスタ54の各フリップ・フロップFF1〜FFmはリセットされており、各メモリ単位52−1〜52−mのキャパシタCは両端はフローティングの状態にあるものとする。
オペアンプ50aの非反転入力端子に入力されるビデオ信号の水平同期信号に同期して、中間周波数変換回路16から水平同期パルスがシフトレジスタ54の第1段のフリップ・フロップFF1のD端子に入力される。さらに、サンプリング周期に同期したクロックパルスがフリップ・フロップFF1のC端子に入力されることによって、フリップ・フロップFF1がセットされ、フリップ・フロップFF1のQ端子がハイレベルに保持される。これによって、メモリ単位52−1のトランジスタTia,Tibが導通状態となり、メモリ単位52−1のキャパシタCの端子電圧がオペアンプ50aから出力されているビデオ信号の電圧に等しくなる。したがって、オペアンプ50aから出力されているビデオ信号の電圧に応じた電荷がメモリ単位52−1のキャパシタCに蓄積される。すなわち、メモリ単位52−1にビデオ信号の電圧値がサンプリングされて保持される。また、メモリ単位52−2のトランジスタToa,Tobが導通状態となり、オペアンプ50bの出力端子と反転入力端子とがメモリ単位52−2のキャパシタCを介して接続される。これによって、オペアンプ50bの出力端子と反転入力端子との間にメモリ単位52のキャパシタCの端子電圧が印加され、オペアンプ50bの出力端子からその端子電圧と等しい電圧が出力される。
次のクロックパルスが入力されると、フリップ・フロップFF1がリセットされてフリップ・フロップFF1のQ端子はローレベルとなり、フリップ・フロップFF2がセットされてフリップ・フロップFF2のQ端子がハイレベルに保持される。これによって、メモリ単位52−2のトランジスタTia,Tibが導通状態となり、オペアンプ50aから出力されているビデオ信号の電圧値に応じた電荷がメモリ単位52−2のキャパシタCに蓄積される。すなわち、メモリ単位52−2にビデオ信号の電圧値がサンプリングされて保持される。また、メモリ単位52−3のトランジスタToa,Tobが導通状態となり、オペアンプ50bの出力端子と反転入力端子とがメモリ単位52−3のキャパシタCを介して接続される。これによって、オペアンプ50bの出力端子と反転入力端子との間にメモリ単位52のキャパシタCの端子電圧が印加され、オペアンプ50bの非反転入力端子は接地されているので、オペアンプ50bの出力端子からその端子電圧と等しい電圧が出力される。
以下、同様にクロックパルスが入力される度にシフトレジスタ54においてパルスが次段にシフトされる。クロックパルスがn回(nは1〜mの自然数)入力されるとフリップ・フロップFFnのQ端子がハイレベルに維持され、メモリ単位52−nのキャパシタCにビデオ信号が新たにサンプリングされて保持され、メモリ単位52−(n+1)のキャパシタCに保持されていたビデオ信号のサンプリング値に応じた電圧がオペアンプ50bから出力される。ただし、m回目のクロックパルスについては、フリップ・フロップFFmのQ端子がハイレベルに維持され、メモリ単位52−mのキャパシタCにビデオ信号が新たにサンプリングされて保持され、メモリ単位52−1のキャパシタCに保持されていたビデオ信号のサンプリング値に応じた電圧がオペアンプ50bから出力される。
シフトレジスタ54の段数及びメモリ単位52の個数は1水平ラインのサンプリング数mに設定されているので、クロックパルスの周波数をサンプリング周波数に一致させることによってアナログメモリ回路42−1,42−2のそれぞれにおいて水平同期期間だけビデオ信号を遅延させて出力させることができる。
メモリ回路30では、図2に示すように、アナログメモリ回路42−1の出力をアナログメモリ回路42−2へ入力することによって、アナログメモリ回路42−1,42−2からそれぞれ基準となる水平ラインのビデオ信号(H1)とその1つ前の水平ラインのビデオ信号(H0)が出力される。これらのビデオ信号(H0,H1)と併せて基準の1つ後の水平ラインのビデオ信号(H2)が比較回路32及びY/C分離回路34に入力される。
このように、メモリ回路30にアナログメモリ回路42−1,42−2を適用することによって、ビデオ信号の電圧値をキャパシタCにアナログ値として保存する。そのため、信号を量子化して保存するデジタルメモリ回路に比べて、サンプリング時に量子化による誤差が発生しない利点がある。
アナログメモリ回路42−1,42−2の各々は、図4に示すように、オペアンプ60a,60b、複数のメモリ単位62−1〜62−m及びシフトレジスタ64を含む回路として構成することもできる。図4に示すアナログメモリ回路42は、電圧バッファ型と呼ばれる回路である。上記と同様に、メモリ単位62は、1水平ラインのビデオ信号に対するサンプリング数mだけ設けられる。
メモリ単位62−1〜62−mの各々は、キャパシタと、オペアンプ60aからのビデオ信号の電圧値に応じた電荷をキャパシタに保持させるためのスイッチング素子と、キャパシタの端子電圧をオペアンプ60bへ伝達するためのスイッチング素子とを含んで構成される。
メモリ単位62−1を例に説明する。メモリ単位62−1は、トランジスタTia,Toa及びキャパシタCを含んで構成される。トランジスタTia,Toaはそれぞれゲートがハイレベルになるとドレイン−ソース間が導通状態となるスイッチング素子として機能する。トランジスタTia及びToaは、キャパシタCの一端(第1端子)をオペアンプ60aの出力端子若しくはオペアンプ60bの非反転入力端子に接続する、又は、フローティングに維持するためのスイッチング素子を構成する。トランジスタTiaのゲートがハイレベルになると、トランジスタTiaのドレイン−ソース間を介してオペアンプ60aの出力端子とキャパシタCの第1端子が接続される。また、トランジスタToaのゲートがハイレベルになると、トランジスタToaのドレイン−ソース間を介してオペアンプ60bの非反転入力端子とキャパシタCの第1端子が接続される。トランジスタTia及びToaのゲートが共にローレベルになるとキャパシタCの第1端子はフローティングとなる。キャパシタCの他端(第2端子)は接地される。
メモリ単位62−2〜62−mもメモリ単位62−1と同様の構成を有する。メモリ単位62−1のトランジスタTiaのゲートは、次段のメモリ単位62−2のトランジスタToaのゲートに接続される。同様に、メモリ単位62−i(iは1〜mの自然数)もそれぞれ次段のメモリ単位62−(i+1)に接続される。
シフトレジスタ64は、図3のシフトレジスタ54と同様に、メモリ単位62−1〜62−mと等しい数mのフリップ・フロップFF1〜FFmの直列回路を含んで構成される。フリップ・フロップFFi(iは1〜mの自然数)のQ端子はそれぞれ次段のフリップ・フロップFFi+1のD端子に接続される。第1段目のフリップ・フロップFF1のデータ端子(D端子)には、中間周波数変換回路16からビデオ信号の水平同期信号に同期して水平同期パルスが入力される。フリップ・フロップFF1〜FFmのクロック端子(C端子)には共通にサンプリング周期に同期したクロックパルスが入力される。
また、フリップ・フロップFF1のQ端子は、第1段のメモリ単位62−1のトランジスタTiaのゲート及び第2段のメモリ単位62−2のトランジスタToaのゲートに共通に接続される。同様に、フリップ・フロップFFi(iは1〜mの自然数)のQ端子は、第i段のメモリ単位62−iのトランジスタTiaのゲート及び第i+1段のメモリ単位62−(i+1)のトランジスタToaのゲートに共通に接続される。ただし、第1段のメモリ単位62−1のトランジスタToaのゲートにはフリップ・フロップFFmのQ端子が接続される。
以下、アナログメモリ回路42−1,42−2の各々においてビデオ信号を1水平ラインだけ遅延させて出力する処理を説明する。初期状態では、シフトレジスタ64の各フリップ・フロップFF1〜FFmはリセットされており、各メモリ単位62−1〜62−mのキャパシタCの第1端子はフローティングの状態にあるものとする。
オペアンプ60aの非反転入力端子に入力されるビデオ信号の水平同期信号に同期して、中間周波数変換回路16からシフトレジスタ64の第1段のフリップ・フロップFF1のD端子に水平同期パルスが入力される。さらに、サンプリング周期に同期したクロックパルスがフリップ・フロップFF1のC端子に入力されることによって、フリップ・フロップFF1がセットされ、フリップ・フロップFF1のQ端子がハイレベルに保持される。これによって、メモリ単位62−1のトランジスタTiaが導通状態となり、オペアンプ60aから出力されているビデオ信号の電圧値に応じた電荷がメモリ単位62−1のキャパシタCに蓄積される。すなわち、メモリ単位62−1にビデオ信号の電圧値がサンプリングされて保持される。また、メモリ単位62−2のトランジスタToaが導通状態となり、メモリ単位62−2のキャパシタCの第1端子がオペアンプ60bの非反転入力端子に接続される。オペアンプ60bの出力端子と反転入力端子とは短絡されているので、オペアンプ60bの出力端子からその端子電圧と等しい電圧が出力される。
次に、クロックパルスが入力されると、フリップ・フロップFF1がリセットされてフリップ・フロップFF1のQ端子はローレベルとなり、フリップ・フロップFF2がセットされてフリップ・フロップFF2のQ端子がハイレベルに保持される。これによって、メモリ単位62−2のトランジスタTiaが導通状態となり、オペアンプ60aから出力されているビデオ信号の電圧値に応じた電荷がメモリ単位62−2のキャパシタCに蓄積される。すなわち、メモリ単位62−2にビデオ信号の電圧値がサンプリングされて保持される。また、メモリ単位62−3のトランジスタToaが導通状態となり、メモリ単位62−3のキャパシタCの第1端子がオペアンプ60bの非反転入力端子に接続される。これによって、オペアンプ60bの出力端子からその端子電圧と等しい電圧が出力される。
以下、同様にクロックパルスが入力される度にシフトレジスタ64においてパルスが次段にシフトされる。クロックパルスがn回(nは1〜mの自然数)入力されるとフリップ・フロップFFnのQ端子がハイレベルに維持され、メモリ単位62−nのキャパシタCにビデオ信号が新たにサンプリングされて保持され、メモリ単位62−(n+1)のキャパシタCに保持されていたビデオ信号のサンプリング値に応じた電圧がオペアンプ60bから出力される。ただし、m回目のクロックパルスについては、フリップ・フロップFFmのQ端子がハイレベルに維持され、メモリ単位62−mのキャパシタCにビデオ信号が新たにサンプリングされて保持され、メモリ単位62−1のキャパシタCに保持されていたビデオ信号のサンプリング値に応じた電圧がオペアンプ60bから出力される。
シフトレジスタ64の段数及びメモリ単位62の個数は1水平ラインのサンプリング数mに設定されているので、クロックパルスの周波数をサンプリング周波数に一致させることによってアナログメモリ回路42−1,42−2のそれぞれにおいて水平同期期間だけビデオ信号を遅延させて出力することができる。
ただし、電圧バッファ型のアナログメモリ回路42では、図5に示すように、メモリ単位62の段数が増加するにつれて、出力側のオペアンプ60bの非反転入力端子は比較的大容量の寄生容量Cpの影響を受けることになる。寄生容量Cpは、アナログメモリ回路42における周波数特性を低下させる。したがって、ビデオ信号のように回路の高周波特性の影響を受け易い信号を扱う場合には、図3に示す回路構成のアナログメモリ回路42を用いることがより好適である。図3に示す回路構成のアナログメモリ回路42を用いることによって、寄生容量Cpの影響を受け難く、切替特性が良く、信号処理速度が高速であるビデオ信号処理装置100を提供することができる。
アナログメモリ回路42−1,42−2の各々は、図6に示すように、オペアンプ70a,70b、複数のメモリ単位72−1〜72−m、シフトレジスタ74、転送キャパシタ76、切替スイッチ78、出力キャパシタ80及びオペアンプ82を含む回路として構成することもできる。図6に示すアナログメモリ回路42は、電荷転送型と呼ばれる回路である。上記と同様に、メモリ単位72は、1水平ラインのビデオ信号に対するサンプリング数mだけ設けられる。
メモリ単位72−1〜72−mの各々は、キャパシタと、オペアンプ70aからのビデオ信号の電圧値に応じた電圧をキャパシタに保持させるためのスイッチング素子と、キャパシタに蓄積された電荷を転送キャパシタ76へ転送するためのスイッチング素子とを含んで構成される。
メモリ単位72−1を例に説明する。メモリ単位72−1は、トランジスタTia,Toa及びキャパシタCを含んで構成される。トランジスタTia,Toaはそれぞれゲートがハイレベルになるとドレイン−ソース間が導通状態となるスイッチング素子として機能する。トランジスタTia及びToaは、キャパシタCの一端(第1端子)をオペアンプ70aの出力端子若しくはオペアンプ70bの反転入力端子に接続する、又は、フローティングに維持するためのスイッチング素子を構成する。トランジスタTiaのゲートがハイレベルになると、トランジスタTiaのドレイン−ソース間を介してオペアンプ70aの出力端子とキャパシタCの第1端子が接続される。また、トランジスタToaのゲートがハイレベルになると、トランジスタToaのドレイン−ソース間を介してオペアンプ70bの反転入力端子とキャパシタCの第1端子が接続される。トランジスタTia及びToaのゲートが共にローレベルになるとキャパシタCの第1端子はフローティングとなる。キャパシタCの他端(第2端子)は接地される。
メモリ単位72−2〜72−mもメモリ単位72−1と同様の構成を有する。メモリ単位72−1のトランジスタTiaのゲートは、次段のメモリ単位72−2のトランジスタToaのゲートに接続される。同様に、メモリ単位72−i(iは1〜mの自然数)もそれぞれ次段のメモリ単位72−(i+1)に接続される。
オペアンプ70bの非反転入力端子は接地され、オペアンプ70bの反転入力端子と出力端子との間に転送キャパシタ76と切替スイッチ78が並列に接続される。さらに、オペアンプ70bの出力端子は、切替スイッチ78を介してオペアンプ82の非反転入力端子に接続される。切替スイッチ78は、転送キャパシタ76の両端を短絡する状態、又は、オペアンプ70bの出力端子とオペアンプ82の非反転入力端子を接続する状態を排他的に切り替える。また、オペアンプ82の非反転入力端子は出力キャパシタ80を介して接地され、オペアンプ82の反転入力端子にはオペアンプ82の出力端子が接続される。
シフトレジスタ74は、図3のシフトレジスタ54と同様に、メモリ単位72−1〜72−mと等しい数mのフリップ・フロップFF1〜FFmの直列回路を含んで構成される。フリップ・フロップFFi(iは1〜mの自然数)のQ端子はそれぞれ次段のフリップ・フロップFFi+1のD端子に接続される。第1段目のフリップ・フロップFF1のデータ端子(D端子)には、中間周波数変換回路16からビデオ信号の水平同期信号に同期して水平同期パルスが入力される。フリップ・フロップFF1〜FFmのクロック端子(C端子)には共通にサンプリング周期に同期したクロックパルスが入力される。
また、フリップ・フロップFF1のQ端子は、第1段のメモリ単位72−1のトランジスタTiaのゲート及び第2段のメモリ単位72−2のトランジスタToaのゲートに共通に接続される。同様に、フリップ・フロップFFi(iは1〜mの自然数)のQ端子は、第i段のメモリ単位72−iのトランジスタTiaのゲート及び第i+1段のメモリ単位72−(i+1)のトランジスタToaのゲートに共通に接続される。ただし、第1段のメモリ単位72−1のトランジスタToaのゲートにはフリップ・フロップFFmのQ端子が接続される。
以下、アナログメモリ回路42−1,42−2の各々においてビデオ信号を1水平ラインだけ遅延させて出力する処理を説明する。初期状態では、シフトレジスタ74の各フリップ・フロップFF1〜FFmはリセットされており、各メモリ単位72−1〜72−mのキャパシタCの第1端子はフローティングの状態にあるものとする。
オペアンプ70aの非反転入力端子に入力されるビデオ信号の水平同期信号に同期して、中間周波数変換回路16からシフトレジスタ74の第1段のフリップ・フロップFF1のD端子に水平同期パルスが入力される。さらに、サンプリング周期に同期したクロックパルスがフリップ・フロップFF1のC端子に入力されることによって、フリップ・フロップFF1がセットされ、フリップ・フロップFF1のQ端子がハイレベルに保持される。これによって、メモリ単位72−1のトランジスタTiaが導通状態となり、オペアンプ70aから出力されているビデオ信号の電圧値に応じた電荷がメモリ単位72−1のキャパシタCに蓄積される。すなわち、メモリ単位72−1にビデオ信号の電圧値がサンプリングされて保持される。また、メモリ単位72−2のトランジスタToaが導通状態となり、メモリ単位72−2のキャパシタCの第1端子がオペアンプ70bの反転入力端子に接続される。メモリ単位72−2のキャパシタCに蓄えられていた電荷が転送キャパシタ76に転送され、オペアンプ70bの反転入力端子と出力端子との間に転送キャパシタ76の両端間の電圧が印加される。オペアンプ70bの非反転入力端子は接地され、オペアンプ82の反転出力端子と出力端子とは短絡されているので、メモリ単位72−2のキャパシタCの端子電圧と略等しい電圧がオペアンプ82の出力端子から出力される。転送キャパシタ76に転送された電荷は、切替スイッチ78を切り替えて転送キャパシタ76の両端を短絡することによってリセットすることができる。
次に、クロックパルスが入力されると、フリップ・フロップFF1がリセットされてフリップ・フロップFF1のQ端子はローレベルとなり、フリップ・フロップFF2がセットされてフリップ・フロップFF2のQ端子がハイレベルに保持される。これによって、メモリ単位72−2のトランジスタTiaが導通状態となり、オペアンプ70aから出力されているビデオ信号の電圧値に応じた電荷がメモリ単位72−2のキャパシタCに蓄積される。すなわち、メモリ単位72−2にビデオ信号の電圧値がサンプリングされて保持される。また、メモリ単位72−3のトランジスタToaが導通状態となり、メモリ単位72−3のキャパシタCの第1端子がオペアンプ70bの反転入力端子に接続される。メモリ単位72−3のキャパシタCに蓄えられていた電荷が転送キャパシタ76に転送されることによって、オペアンプ82の出力端子からその端子電圧と等しい電圧が出力される。
以下、同様にクロックパルスが入力される度にシフトレジスタ74においてパルスが次段にシフトされる。クロックパルスがn回(nは1〜mの自然数)入力されるとフリップ・フロップFFnのQ端子がハイレベルに維持され、メモリ単位72−nのキャパシタCにビデオ信号が新たにサンプリングされて保持され、メモリ単位72−(n+1)のキャパシタCに保持されていたビデオ信号のサンプリング値に応じた電圧がオペアンプ82から出力される。ただし、m回目のクロックパルスについては、フリップ・フロップFFmのQ端子がハイレベルに維持され、メモリ単位72−mのキャパシタCにビデオ信号が新たにサンプリングされて保持され、メモリ単位72−1のキャパシタCに保持されていた電荷が転送キャパシタ76に転送されて、ビデオ信号のサンプリング値に応じた電圧がオペアンプ82から出力される。
シフトレジスタ74の段数及びメモリ単位72の個数は1水平ラインのサンプリング数mに設定されているので、クロックパルスの周波数をサンプリング周波数に一致させることによってアナログメモリ回路42−1,42−2のそれぞれにおいて水平同期期間だけビデオ信号を遅延させて出力することができる。
電荷転送型のアナログメモリ回路42では、各メモリ単位72のキャパシタCと転送キャパシタ76との容量比によって出力電圧が決定される。したがって、メモリ単位72毎のキャパシタCのばらつきがアナログメモリ回路42からの出力電圧とキャパシタCの端子電圧とのずれの原因となる。一方、図3に示す回路構成のアナログメモリ回路42では、メモリ単位52に含まれるキャパシタCが出力側のオペアンプ50bに直接接続されるので、キャパシタCのばらつきの影響を受けない。したがって、図3に示す回路構成のアナログメモリ回路42を用いることがより好適である。図3に示す回路構成のアナログメモリ回路42を用いることによって、切替特性が良いビデオ信号処理装置100を提供することができる。
また、電荷転送型のアナログメモリ回路42では、メモリ単位72のキャパシタCへの電荷の蓄積、メモリ単位72のキャパシタCから転送キャパシタ76への電荷の転送、及び、転送キャパシタ76の電荷の放電、のステップを行う必要がある。これに対して、図3に示す回路構成のアナログメモリ回路42では、メモリ単位52のキャパシタCへの電荷の蓄積、及び、オペアンプ50bへのキャパシタCの接続、のステップを行うのみでよい。したがって、図3に示す回路構成のアナログメモリ回路42におけるメモリへの書き込み及び読み出しに掛かる時間は電荷転送型のアナログメモリ回路42よりも短縮できる。したがって、図3に示す回路構成のアナログメモリ回路42を用いることがより好適である。図3に示す回路構成のアナログメモリ回路42を用いることによって、信号処理速度が高速であるビデオ信号処理装置100を提供することができる。
比較回路32は、メモリ回路30から複数の水平ライン分のビデオ信号を受けて、ビデオ信号の水平ライン間の相関を調査する。本実施の形態では、基準となる水平ラインのビデオ信号H1、その1つ前の水平ラインのビデオ信号H0、及び、1つ後の水平ラインのビデオ信号H2、を受けて、ビデオ信号H1とビデオ信号H0との相関、及び、ビデオ信号H1とビデオ信号H2との相関を調査する。ビデオ信号H1とビデオ信号H0との相関関係は数式(1)に示す共分散S01によって評価することができる。同様に、ビデオ信号H1とビデオ信号H2との相関関係は数式(2)に示す共分散S21によって評価することができる。ここで、H0(i)はビデオ信号H0のi番目のサンプリング値、H1(i)はビデオ信号H1のi番目のサンプリング値、H2(i)はビデオ信号H2のi番目のサンプリング値、H0aveはビデオ信号H0の平均値、H1aveはビデオ信号H1の平均値、H2aveはビデオ信号H2の平均値、1水平ライン当たりのmはサンプリング数である。
比較回路32は、共分散S01が所定の閾値T01以上であり、共分散S21が所定の閾値T21より小さい場合にはY/C分離回路34においてビデオ信号H1とビデオ信号H0との加減算によってY/C分離処理を行うように指示する制御信号をY/C分離回路34へ出力する。共分散S01が所定の閾値T01より小さく、共分散S21が所定の閾値T21以上である場合にはY/C分離回路34においてビデオ信号H1とビデオ信号H2との加減算によってY/C分離処理を行うように指示する制御信号をY/C分離回路34へ出力する。共分散S01が所定の閾値T01以上であり、共分散S21も所定の閾値T21以上である場合には、ビデオ信号H0〜H2の総てを用いた加減算処理によってY/C分離処理を行うように指示する制御信号をY/C分離回路34へ出力する。また、共分散S01が所定の閾値T01より小さく、共分散S21も所定の閾値T21よりも小さい場合には、ビデオ信号H1に対して抵抗、容量及びオペアンプ等から構成されるCRフィルタからなるトラップ・フィルタ及びバンドパス・フィルタを用いてY/C分離を行うように制御信号をY/C分離回路34へ出力する。
Y/C分離回路34は、図7に示すように、加減算フィルタ回路90、CRフィルタ回路92及び切替スイッチ94を含んで構成される。Y/C分離回路34は、メモリ回路30から複数の水平ライン分のビデオ信号及び比較回路32からの制御信号を受けて、制御信号の指示内容に応じてビデオ信号のY/C分離を行う。なお、比較回路32とY/C分離回路34との処理を同期させるためにY/C分離回路34の前段に必要に応じて遅延回路を設けてもよい。
加減算フィルタ回路90は、図7に示すように、加算回路90a及び減算回路90bを含んで構成される。加減算フィルタ回路90は、メモリ回路30から複数の水平ラインのビデオ信号を受けて、比較回路32からの制御信号に応じた加減算処理によってビデオ信号のY/C分離処理を実現する。本実施の形態では、比較回路32と同様に、基準となる水平ラインのビデオ信号H1、その1つ前の水平ラインのビデオ信号H0、及び、1つ後の水平ラインのビデオ信号H2が入力される。
加減算フィルタ回路90は、比較回路32からビデオ信号H1とビデオ信号H0との加減算によってY/C分離処理を行うように指示する制御信号を受けると、ビデオ信号H1にビデオ信号H0を加算することによって輝度信号(Y)を抽出し、ビデオ信号H1からビデオ信号H0を減算することによって色差信号(C)を抽出する。また、加減算フィルタ回路90は、比較回路32からビデオ信号H1とビデオ信号H2との加減算によってY/C分離処理を行うように指示する制御信号を受けると、ビデオ信号H1にビデオ信号H2を加算することによって輝度信号(Y)を抽出し、ビデオ信号H1からビデオ信号H2を減算することによって色差信号(C)を抽出する。また、加減算フィルタ回路90は、比較回路32からビデオ信号H0〜H2の総てを用いた加減算処理によってY/C分離処理を行うように指示する制御信号を受けると、ビデオ信号H0〜H2に対して所定の重み付けをして加算することによって輝度信号(Y)を抽出し、ビデオ信号H0〜H2に対して所定の重み付けをして減算することによって色差信号(C)を抽出する。また、加減算フィルタ回路90は、比較回路32からビデオ信号H1に対してCRフィルタを用いてY/C分離処理を行うように指示する制御信号を受けると、基準となるビデオ信号H1をそのまま出力する。
加算回路90aは、図8に示すように、ビデオ信号H0,H1,H2の各々にそれぞれ対応するスイッチト・キャパシタ回路110a,110b,110cを含んで構成することができる。スイッチト・キャパシタ回路110a〜110cは、電圧バッファ形であり、それぞれ少なくとも1つのトランジスタTi及びTo及びキャパシタCを含んで構成される。
ビデオ信号H0に対するスイッチト・キャパシタ回路110aはトランジスタTi及びTo及びキャパシタCをそれぞれ2つ含んで構成される。トランジスタTi,Toはそれぞれゲートがハイレベルになるとドレイン−ソース間が導通状態となるスイッチング素子として機能する。トランジスタTiは、メモリ回路30から入力されるビデオ信号H0をキャパシタCに伝達させ、ビデオ信号H0の電圧値に応じた電荷をキャパシタCに保持させるためのスイッチング素子である。トランジスタTiのドレイン−ソース間を介してキャパシタCの一端(第1端子)とビデオ信号H0の入力端子とが接続される。トランジスタToは、キャパシタCに保持された電荷に応じた端子電圧を出力するためのスイッチング素子である。トランジスタToのドレイン−ソース間を介してキャパシタCの一端(第1端子)が出力端子と接続される。キャパシタCの他端(第2端子)は接地される。
ビデオ信号H1,H2に対するスイッチト・キャパシタ回路110b,110cも同様に構成される。ビデオ信号H1に対するスイッチト・キャパシタ回路110bは、トランジスタTi及びTo及びキャパシタCをそれぞれ4つ含んで構成される。スイッチト・キャパシタ回路110bでは、トランジスタTiのドレイン−ソース間を介してキャパシタCの一端(第1端子)とビデオ信号H1の入力端子とが接続される。また、スイッチト・キャパシタ回路110bでは、トランジスタToのドレイン−ソース間を介してキャパシタCの一端(第1端子)が出力端子と接続される。キャパシタCの他端(第2端子)は接地される。ビデオ信号H2に対するスイッチト・キャパシタ回路110cは、トランジスタTi及びTo及びキャパシタCをそれぞれ2つ含んで構成される。スイッチト・キャパシタ回路110cでは、トランジスタTiのドレイン−ソース間を介してキャパシタCの一端(第1端子)とビデオ信号H2の入力端子とが接続される。また、スイッチト・キャパシタ回路110cでは、トランジスタToのドレイン−ソース間を介してキャパシタCの一端(第1端子)が出力端子と接続される。キャパシタCの他端(第2端子)は接地される。
以下、加算回路90aにおける処理について説明する。初期状態では、スイッチト・キャパシタ回路110a〜110cのトランジスタは非導通状態にあるものとする。
メモリ回路30からビデオ信号H0,H1,H2のサンプリング値H0(i),H1(i),H2(i)(iは1〜mの自然数)が出力されるタイミング(例えば、メモリ回路30に入力されるクロックパルスの立ち上がり)に同期して、スイッチト・キャパシタ回路110a〜110cのトランジスタTiのゲートをハイレベルとする。これによって、スイッチト・キャパシタ回路110a〜110cのトランジスタTiが導通状態となり、スイッチト・キャパシタ回路110a〜110cのキャパシタCにそれぞれビデオ信号H0,H1,H2が伝達されて、スイッチト・キャパシタ回路110a〜110cのキャパシタCのそれぞれにサンプリング値H0(i),H1(i),H2(i)に応じた電荷が蓄積される。
次に、メモリ回路30からビデオ信号H0,H1,H2のサンプリング値H0(i),H1(i),H2(i)(iは1〜mの自然数)が出力されてから所定時間後のタイミング(例えば、メモリ回路30に入力されるクロックパルスの立ち下がり)に同期して、スイッチト・キャパシタ回路110a〜110cのトランジスタTiのゲートをローレベルとし、スイッチト・キャパシタ回路110a〜110cのトランジスタToの少なくとも1つのゲートをハイレベルとする。ゲートがハイレベルとされるトランジスタToは比較回路32からの制御信号に基づいて選択される。
具体的には、比較回路32からビデオ信号H1とビデオ信号H0との加減算によってY/C分離処理を行うように指示する場合、比較回路32から出力される制御信号としてスイッチト・キャパシタ回路110aにおける総てのトランジスタToのゲート及びスイッチト・キャパシタ回路110bにおける2つのトランジスタToのゲートに対してハイレベルの信号を出力する。これによって、図9に示すように、スイッチト・キャパシタ回路110a及び110bからそれぞれ2つのキャパシタCに蓄積されていた電荷に応じたビデオ信号H0,H1が加算されて出力される。また、比較回路32からビデオ信号H1とビデオ信号H2との加減算によってY/C分離処理を行うように指示する場合、比較回路32から出力される制御信号としてスイッチト・キャパシタ回路110cにおける総てのトランジスタToのゲート及びスイッチト・キャパシタ回路110bにおける2つのトランジスタToのゲートに対してハイレベルの信号を出力する。これによって、図10に示すように、スイッチト・キャパシタ回路110b及び110cからそれぞれ2つのキャパシタCに蓄積されていた電荷に応じたビデオ信号H1,H2が加算されて出力される。また、比較回路32からビデオ信号H0〜H2の総てを用いた加減算によってY/C分離処理を行うように指示する場合、比較回路32から出力される制御信号としてスイッチト・キャパシタ回路110aにおける1つのトランジスタToのゲート、スイッチト・キャパシタ回路110bにおける2つのトランジスタToのゲート、及び、スイッチト・キャパシタ回路110cにおける1つのトランジスタToのゲートに対してハイレベルの信号を出力する。これによって、図11に示すように、スイッチト・キャパシタ回路110a及び110cからそれぞれ1つのキャパシタCに蓄積されていた電荷に応じたビデオ信号H0,H2、及び、スイッチト・キャパシタ回路110bから2つのキャパシタCに蓄積されていた電荷に応じたビデオ信号H1が加算されて出力される。比較回路32から加減算フィルタ回路90ではなく、CRフィルタ回路92を用いたY/C分離処理を行うように指示する場合、比較回路32から出力される制御信号としてスイッチト・キャパシタ回路110a,110cにおけるトランジスタToのゲートはローレベルに維持し、スイッチト・キャパシタ回路110bにおける4つのトランジスタToのゲートに対してハイレベルの信号を出力する。これによって、図12に示すように、スイッチト・キャパシタ回路110bから4つのキャパシタCに蓄積されていた電荷に応じたビデオ信号H1がそのまま出力される。
本実施の形態における加算回路は、スイッチト・キャパシタ回路を含む信号選択回路によって構成されており、従来の加算回路に比べて簡易かつ安価に構成することができる。また、本実施の形態における加算回路は、制御信号に基づいてどのキャパシタから信号を読み出すかによってビデオ信号の加算比を変更することができる。
また、本実施の形態における加算回路では、いずれの出力状態においても出力端子に同数のキャパシタが接続された状態となる。したがって、出力端子に接続される外部回路からみた加算回路の電気的容量(キャパシタンス)は一定となり、外部回路に対する出力インピーダンスが安定する。その結果、外部回路の高周波特性の変動を抑制することができる。
また、減算回路90bも、図13に示すように、ビデオ信号H0,H1,H2の各々にそれぞれ対応するスイッチト・キャパシタ回路120a,120b,120cを含んで構成することができる。スイッチト・キャパシタ回路120a〜120cは、それぞれ少なくとも1つのトランジスタTi及びTo及びキャパシタCを含んで構成される。
ビデオ信号H0に対するスイッチト・キャパシタ回路120aはトランジスタTia,Tib,Toa,Tob及びキャパシタCの組み合わせからなるユニットを2つ含んで構成される。トランジスタTia,Toa,Tib,Tobはそれぞれゲートがハイレベルになるとドレイン−ソース間が導通状態となるスイッチング素子として機能する。トランジスタTiaのドレイン−ソース間を介してキャパシタCの一端(第1端子)とビデオ信号H0の入力端子とが接続され、トランジスタTibのドレイン−ソース間を介してキャパシタCの他端(第2端子)が接地される。また、トランジスタToaのドレイン−ソース間を介してキャパシタCの第1端子が接地され、トランジスタTobのドレイン−ソース間を介してキャパシタCの第2端子と出力端子とが接続される。
ビデオ信号H2に対するスイッチト・キャパシタ回路120cもスイッチト・キャパシタ回路120aと同様に構成される。スイッチト・キャパシタ回路120cはトランジスタTia,Tib,Toa,Tob及びキャパシタCの組み合わせからなるユニットを2つ含んで構成される。トランジスタTia,Toa,Tib,Tobはそれぞれゲートがハイレベルになるとドレイン−ソース間が導通状態となるスイッチング素子として機能する。トランジスタTiaのドレイン−ソース間を介してキャパシタCの一端(第1端子)とビデオ信号H2の入力端子とが接続され、トランジスタTibのドレイン−ソース間を介してキャパシタCの他端(第2端子)が接地される。また、トランジスタToaのドレイン−ソース間を介してキャパシタCの第1端子が接地され、トランジスタTobのドレイン−ソース間を介してキャパシタCの第2端子と出力端子とが接続される。
ビデオ信号H1に対するスイッチト・キャパシタ回路110bは、トランジスタTi及びTo及びキャパシタCからなるユニットを4つ含んで構成される。スイッチト・キャパシタ回路110bでは、トランジスタTiのドレイン−ソース間を介してキャパシタCの一端(第1端子)とビデオ信号H1の入力端子とが接続され、トランジスタToのドレイン−ソース間を介してキャパシタCの一端(第1端子)が出力端子と接続される。キャパシタCの他端(第2端子)は接地される。
以下、減算回路90bにおける処理について説明する。初期状態では、スイッチト・キャパシタ回路120a〜120cのトランジスタは総て非導通状態にあるものとする。
メモリ回路30からビデオ信号H0,H1,H2のサンプリング値H0(i),H1(i),H2(i)(iは1〜mの自然数)が出力されるタイミング(例えば、メモリ回路30に入力されるクロックパルスの立ち上がり)に同期して、スイッチト・キャパシタ回路120a〜120cのトランジスタTi,Tia,Tibのゲートをハイレベルとする。これによって、スイッチト・キャパシタ回路120a〜120cのトランジスタTi,Tia,Tibが導通状態となり、スイッチト・キャパシタ回路120a〜120cのキャパシタCのそれぞれにサンプリング値H0(i),H1(i),H2(i)に応じた電荷が蓄積される。
次に、メモリ回路30からビデオ信号H0,H1,H2のサンプリング値H0(i),H1(i),H2(i)(iは1〜mの自然数)が出力されてから所定時間後のタイミング(例えば、メモリ回路30に入力されるクロックパルスの立ち下がり)に同期して、スイッチト・キャパシタ回路120a〜120cのトランジスタTi,Tia,Tibのゲートをローレベルとし、スイッチト・キャパシタ回路120a〜120cのトランジスタTo,Toa,Tobの少なくとも1つのゲートをハイレベルとする。トランジスタTo,Toa,Tobのうちゲートがハイレベルとされる素子は比較回路32からの制御信号に基づいて選択される。
具体的には、比較回路32からビデオ信号H1とビデオ信号H0との加減算によってY/C分離処理を行うように指示する場合、比較回路32から出力される制御信号としてスイッチト・キャパシタ回路120aにおける総てのトランジスタToa,Tobのゲート及びスイッチト・キャパシタ回路120bにおける2つのトランジスタToのゲートに対してハイレベルの信号を出力する。これによって、図14に示すように、スイッチト・キャパシタ回路120bの2つのキャパシタCに蓄積されていた電荷に応じたビデオ信号H1にスイッチト・キャパシタ回路120aの2つのキャパシタCに蓄積されていた電荷に応じたビデオ信号H0の反転信号が加算される。すなわち、ビデオ信号H1からビデオ信号H0が減算されて出力される。また、比較回路32からビデオ信号H1とビデオ信号H2との加減算によってY/C分離処理を行うように指示する場合、比較回路32から出力される制御信号としてスイッチト・キャパシタ回路120cにおける総てのトランジスタToa,Tobのゲート及びスイッチト・キャパシタ回路120bにおける2つのトランジスタToのゲートに対してハイレベルの信号を出力する。これによって、図15に示すように、スイッチト・キャパシタ回路120bの2つのキャパシタCに蓄積されていた電荷に応じたビデオ信号H1にスイッチト・キャパシタ回路120cの2つのキャパシタCに蓄積されていた電荷に応じたビデオ信号H2の反転信号が加算される。すなわち、ビデオ信号H1からビデオ信号H2が減算されて出力される。また、比較回路32からビデオ信号H0〜H2の総てを用いた加減算によってY/C分離処理を行うように指示する場合、比較回路32から出力される制御信号としてスイッチト・キャパシタ回路120aにおける1組のトランジスタToa,Tobのゲート、スイッチト・キャパシタ回路120bにおける2つのトランジスタToのゲート、及び、スイッチト・キャパシタ回路120cにおける1組のトランジスタToa,Tobのゲートに対してハイレベルの信号を出力する。これによって、図16に示すように、スイッチト・キャパシタ回路120bから2つのキャパシタCに蓄積されていた電荷に応じたビデオ信号H1にスイッチト・キャパシタ回路120a及び120cからそれぞれ1つのキャパシタCに蓄積されていた電荷に応じたビデオ信号H0,H2の反転信号が加算される。すなわち、ビデオ信号H1からビデオ信号H0,H2が減算されて出力される。
本実施の形態における減算回路は、加算回路と同様に、スイッチト・キャパシタ回路を含む信号選択回路によって構成されており、従来の減算回路に比べて簡易かつ安価に構成することができる。また、本実施の形態における減算回路は、制御信号に基づいてどのキャパシタから信号を読み出すかによってビデオ信号の減算比を変更することができる。
また、本実施の形態における減算回路では、いずれの出力状態においても出力端子に同数のキャパシタが接続された状態となる。したがって、出力端子に接続される外部回路からみた減算回路の電気的容量(キャパシタンス)は一定となり、外部回路に対する出力インピーダンスが安定する。その結果、外部回路の高周波特性の変動を抑制することができる。
また、本実施の形態のように、遅延回路となるメモリ回路及び加算回路の組み合わせ、又は、遅延回路となるメモリ回路及び減算回路を組み合わせてコムフィルタ(トラップ・フィルタ,バンドパス・フィルタ)を構成することによって、従来のデジタルシステムに比べてアナログ/デジタル変換器及びデジタル/アナログ変換器が不要となり回路を簡素化することが可能となる。また、アナログ/デジタル変換器による量子化処理が不要となり、サンプリング時における量子化による誤差が発生しない利点がある。
本実施の形態において加算回路及び減算回路は電圧バッファ形のスイッチト・キャパシタ回路によって構成したがこれに限定されるものではない。例えば、電圧転送型のスイッチト・キャパシタ回路等によっても加算回路及び減算回路を構成することができる。
CRフィルタ回路92には、トラップ・フィルタ92a及びバンドパス・フィルタ92bを含んで構成される。NTSC方式のビデオ信号に対しては、トラップ・フィルタ92aは、3.58MHz,4.43MHzを中心周波数として、その周波数帯域のみを減衰させるフィルタとして構成される。また、バンドパス・フィルタ92bは、3.58MHz,4.43MHzを中心とする周波数帯域のみを透過させるフィルタとして構成される。トラップ・フィルタ92a及びバンドパス・フィルタ92bは、抵抗、容量、オペアンプ等を適宜組み合わせることによって構成することができる。
CRフィルタ回路92には、加算回路90aの出力信号が入力される。CRフィルタ回路92は、加算回路90aから基準となる水平ラインのビデオ信号H1が入力された場合、トラップ・フィルタをビデオ信号H1に対して適用することによって輝度信号(Y)を抽出して出力する。また、バンドパス・フィルタをビデオ信号H1に対して適用することによって色差信号(C)を抽出して出力する。
切替スイッチ94は、加減算フィルタ回路90及びCRフィルタ回路92からの出力信号を受けて、比較回路32からの制御信号に基づいていずれか一方の回路からの出力信号を選択して出力する。これによって、複数の水平ライン間の相関関係に基づいて加減算フィルタ回路90及びCRフィルタ回路92を切り替えるY/C分離処理を実現することができる。
具体的には、比較回路32からビデオ信号H1とビデオ信号H0との加減算によってY/C分離処理を行うように指示する場合、比較回路32からビデオ信号H1とビデオ信号H2との加減算によってY/C分離処理を行うように指示する場合、及び、比較回路32からビデオ信号H0〜H2の総てを用いた加減算によってY/C分離処理を行うように指示する場合、切替スイッチ94は加減算フィルタ回路90からの出力信号を選択して出力させる。一方、比較回路32から加減算フィルタ回路90ではなく、CRフィルタ回路92を用いたY/C分離処理を行うように指示する場合、切替スイッチ94はCRフィルタ回路92からの出力信号を選択して出力させる。
このように分離された輝度信号(Y)及び色差信号(C)には信号処理回路20において輪郭補正等の後処理が行われた後、ブラウン管22に画像として表示される。
以上のように、本実施の形態における加算回路又は減算回路のような選択回路によれば、信号間の相関に基づいて処理対象となる信号を切り替える場合に、複数の信号から処理対象とする信号のみを選択して供給することができる。このとき、本発明の選択回路では、選択する信号によらず出力側の回路からみた電気的な容量(キャパシタンス)の変動が小さく、出力インピーダンスを安定にすることができる。これによって、切替特性が良く、信号処理速度が高速である信号処理回路を提供することができる。
また、本実施の形態における加算回路又は減算回路によれば、簡易な回路構成によって信号の加算処理又は減算処理を行うことができる。また、同様の回路構成により、信号の整流回路を構成することもできる。
また、本実施の形態におけるメモリ回路及び加算回路の組み合わせによるトラップ・フィルタ、又は、メモリ回路及び減算回路の組み合わせによるバンドパス・フィルタによれば、簡易な回路構成によって信号から所定の周波数帯域を抽出するフィルタ処理を行うことができる。例えば、ビデオ信号から3.58MHz,4.43MHzを中心周波数とする輝度信号(Y)や3.58MHz,4.43MHzを中心周波数とする色差信号(C)を抽出することができる。
また、本実施の形態におけるアナログメモリ回路によれば、切替特性が良く、信号処理速度が高速であるアナログメモリ回路を提供することができる。また、処理対象となる信号に対して寄生容量の影響が少ないアナログメモリ回路を提供することができる。
本発明における各回路は、特に、ビデオ信号のような高周波成分を含む信号の処理に適している。例えば、Y/C分離回路及び比較回路を含むビデオ信号処理装置に適用した場合にその効果が顕著である。
<整流回路>
なお、本実施の形態における加算回路及び減算回路のような選択回路を用いることによって整流回路を構成することもできる。整流回路90cは、図17に示すように、スイッチト・キャパシタ回路130a,130b及び制御回路130cを含んで構成することができる。
スイッチト・キャパシタ回路130a,130bは、それぞれ少なくとも1つのトランジスタTi及びTo及びキャパシタCを含んで構成される。
スイッチト・キャパシタ回路130aはトランジスタTia,Tib,Toa,Tob及びキャパシタCの組み合わせからなるユニットを2つ含んで構成される。トランジスタTia,Toa,Tib,Tobはそれぞれゲートがハイレベルになるとドレイン−ソース間が導通状態となるスイッチング素子として機能する。トランジスタTiaのドレイン−ソース間を介してキャパシタCの一端(第1端子)と入力端子とが接続され、トランジスタTibのドレイン−ソース間を介してキャパシタCの他端(第2端子)が接地される。また、トランジスタToaのドレイン−ソース間を介してキャパシタCの第1端子が接地され、トランジスタTobのドレイン−ソース間を介してキャパシタCの第2端子と出力端子とが接続される。
スイッチト・キャパシタ回路130bは、トランジスタTi及びTo及びキャパシタCからなるユニットを2つ含んで構成される。スイッチト・キャパシタ回路130bでは、トランジスタTiのドレイン−ソース間を介してキャパシタCの一端(第1端子)と入力端子とが接続され、トランジスタToのドレイン−ソース間を介してキャパシタCの一端(第1端子)が出力端子と接続される。キャパシタCの他端(第2端子)は接地される。
制御回路130cは、複数の信号の電位を比較して制御信号を出力する比較回路を含んで構成される。制御回路130cは、所定の基準電位(例えば、接地電位)を定める基準信号と入力端子に入力される入力信号とを受けて、入力電圧と基準電位との大小関係に応じて制御信号をスイッチト・キャパシタ回路130a,130bに出力する。
以下、選択回路を整流回路として機能させる処理について説明する。初期状態では、スイッチト・キャパシタ回路130a,130bのトランジスタは総て非導通状態にあるものとする。また、入力端子には、基準電位をまたいで上下に振れる入力信号が入力されているものとする。
制御回路130cは、所定のシステムクロックに同期させて(例えば、システムクロックの立ち上がりに同期させて)、スイッチト・キャパシタ回路130a,130bに含まれるトランジスタTi,Tia,Tibのいずれか1つのゲートをハイレベルとする。これによって、図18に示すように、スイッチト・キャパシタ回路130a,130bのトランジスタTi,Tia,Tibが導通状態となり、導通状態となったトランジスタTi,Tia,Tibに接続されているキャパシタCのそれぞれに入力信号の電圧に応じた電荷が蓄積される。
次に、所定時間後のタイミングに同期させて(例えば、クロックパルスの立ち下がりに同期させて)、スイッチト・キャパシタ回路130a,130bのトランジスタTi,Tia,Tibのゲートをローレベルとし、スイッチト・キャパシタ回路130aのトランジスタToa,Tob、又は、スイッチト・キャパシタ回路130bのトランジスタToのゲートをハイレベルとする。トランジスタTo,Toa,Tobのうちゲートがハイレベルとされる素子は比較回路32からの制御信号に基づいて選択される。
具体的には、制御回路130cは、入力信号の電位と基準電位とを比較して、入力信号が基準電位よりも低い場合(基準電位が接地電位の場合には入力信号が負電位である場合)には、制御信号としてスイッチト・キャパシタ回路130aにおいて直前に入力端子に接続されたキャパシタCのトランジスタToa,Tobのゲートに対してハイレベルの信号を出力すると共に、スイッチト・キャパシタ回路130bにおいて直前に入力端子に接続されたキャパシタCのトランジスタTi,Toのゲートに対してローレベルの信号を出力する。これによって、図19に示すように、スイッチト・キャパシタ回路130aの一方のキャパシタCに保持されていた入力信号が反転されて出力される。一方、制御回路130cは、入力信号が基準電位以下である場合(基準電位が接地電位の場合には入力信号が0又は正電位である場合)には、制御信号としてスイッチト・キャパシタ回路130bにおいて直前に入力端子に接続されたキャパシタCのトランジスタToのゲートに対してハイレベルの信号を出力すると共に、スイッチト・キャパシタ回路130aにおいて直前に入力端子に接続されたキャパシタCのトランジスタTia,Tib,Toa,Tobのゲートに対してローレベルの信号を出力する。これによって、図20に示すように、スイッチト・キャパシタ回路130bのキャパシタCに保持されていた入力信号が反転されずに出力される。
このように、基準電位を閾値として入力信号を反転又は非反転させて出力させることによって出力信号を制御することができる。基準電位を接地電位とすれば、整流回路として利用することができる。
なお、図19及び図20に示すように、入力信号の反転信号又は非反転信号を出力している間にスイッチト・キャパシタ回路130a,130bにおける出力に利用されていないキャパシタCに入力信号を保持させることも好適である。このように、2つのキャパシタCに交互に入力信号を記憶させることによって処理を高速化させることができる。
この整流回路は、上記加算回路及び減算回路と同様に、スイッチト・キャパシタ回路を含む信号選択回路によって構成されており、従来の整流回路に比べて簡易かつ安価に構成することができる。
10 アンテナ、12 チューナ、14 SAWフィルタ、16 中間周波数変換回路、18 Y/C分離回路、20 信号処理回路、22 ブラウン管、30 メモリ回路、32 比較回路、34 Y/C分離回路、42 アナログメモリ回路、50a,50b オペアンプ、52 メモリ単位、54 シフトレジスタ、60a,60b オペアンプ、62 メモリ単位、64 シフトレジスタ、70a,70b オペアンプ、72 メモリ単位、74 シフトレジスタ、76 転送キャパシタ、78 切替スイッチ、80 出力キャパシタ、82 オペアンプ、90 加減算フィルタ回路、90a 加算回路(トラップ・フィルタ)、90b 減算回路(バンドパス・フィルタ)、90c 整流回路、92 CRフィルタ回路、94 切替スイッチ、100 ビデオ信号処理装置、110a,110b,110c,120a,120b,120c,130a,130b スイッチト・キャパシタ回路、130c 制御回路、FF フリップ・フロップ、Ti,Tia,Tib, To,Toa,Tob トランジスタ(スイッチング素子)。