JPH10303702A - 平均値算出回路並びにこれを用いた相関値算出回路、マッチドフィルタ及び通信機 - Google Patents
平均値算出回路並びにこれを用いた相関値算出回路、マッチドフィルタ及び通信機Info
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- JPH10303702A JPH10303702A JP11312197A JP11312197A JPH10303702A JP H10303702 A JPH10303702 A JP H10303702A JP 11312197 A JP11312197 A JP 11312197A JP 11312197 A JP11312197 A JP 11312197A JP H10303702 A JPH10303702 A JP H10303702A
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Abstract
(57)【要約】
【課題】構成をより簡単にする。
【解決手段】一端に基準電位ＶＳＳが印加されたキャパ
シタＣ１〜Ｃｎと、入力信号Ｄ１〜Ｄｎの入力端とキャ
パシタＣ１〜Ｃｎの他端とのそれぞれの間に接続された
スイッチング素子ＳＷ１１〜ＳＷ１ｎと、共通配線ＣＯ
Ｍと、キャパシタＣ１〜Ｃｎの他端と共通配線ＣＯＭと
の間に接続されたスイッチング素子ＳＷ２１〜ＳＷ２ｎ
と、一端が共通配線ＣＯＭに接続され、他端に基準電位
ＶＴＴが印加されたリセット用スイッチング素子ＳＷｒ
とを備え、スイッチング素子ＳＷ１１〜ＳＷ１ｎ及びＳ
Ｗｒとスイッチング素子ＳＷ２１〜ＳＷ２ｎとの一方が
オンのとき他方がオフにされる。
シタＣ１〜Ｃｎと、入力信号Ｄ１〜Ｄｎの入力端とキャ
パシタＣ１〜Ｃｎの他端とのそれぞれの間に接続された
スイッチング素子ＳＷ１１〜ＳＷ１ｎと、共通配線ＣＯ
Ｍと、キャパシタＣ１〜Ｃｎの他端と共通配線ＣＯＭと
の間に接続されたスイッチング素子ＳＷ２１〜ＳＷ２ｎ
と、一端が共通配線ＣＯＭに接続され、他端に基準電位
ＶＴＴが印加されたリセット用スイッチング素子ＳＷｒ
とを備え、スイッチング素子ＳＷ１１〜ＳＷ１ｎ及びＳ
Ｗｒとスイッチング素子ＳＷ２１〜ＳＷ２ｎとの一方が
オンのとき他方がオフにされる。
Description
【０００１】
【発明の属する技術分野】本発明は、平均値算出回路並
びにこれを用いた相関値算出回路、マッチドフィルタ及
び通信機に関する。
びにこれを用いた相関値算出回路、マッチドフィルタ及
び通信機に関する。
【０００２】
【従来の技術】図８は、従来のＤＳ方式スペクトラム拡
散通信用受信機を示す概略ブロック図である。アンテナ
７で受信された信号は、その一部がバンドパスフィルタ
８を通り、検波回路９に供給される。検波回路９は、Ａ
ＳＫ、ＦＳＫ又はＰＳＫで変調された信号を包絡線検波
又は同期検波してアナログ又はデジタルの、スペクトラ
ム拡散された信号ＤＩＮに変換する。マッチドフィルタ
１０Ｐは、このスペクトラム拡散信号ＤＩＮとＰＮ（Ps
eudorandom Noise）符号系列との相関値ＤＯＵＴを算出
する。判定回路１１は、相関値ＤＯＵＴに基づいて、同
期捕捉のためにシンボル区間を判定し且つベースバンド
データを得る。データ量削減のためにこのベースバンド
データが例えば予測符号化等で符号化されている場合に
は、復号化回路１２で復号化される。音声データの場合
には、復号化回路１２の出力がＤ／Ａ変換回路１３でア
ナログ値に変換され、次いでローパスフィルタ１４を通
ってスピーカ１５に供給される。画像やテキスト等のデ
ータの場合には、復号化回路１２の出力が再生データと
して用いられる。
散通信用受信機を示す概略ブロック図である。アンテナ
７で受信された信号は、その一部がバンドパスフィルタ
８を通り、検波回路９に供給される。検波回路９は、Ａ
ＳＫ、ＦＳＫ又はＰＳＫで変調された信号を包絡線検波
又は同期検波してアナログ又はデジタルの、スペクトラ
ム拡散された信号ＤＩＮに変換する。マッチドフィルタ
１０Ｐは、このスペクトラム拡散信号ＤＩＮとＰＮ（Ps
eudorandom Noise）符号系列との相関値ＤＯＵＴを算出
する。判定回路１１は、相関値ＤＯＵＴに基づいて、同
期捕捉のためにシンボル区間を判定し且つベースバンド
データを得る。データ量削減のためにこのベースバンド
データが例えば予測符号化等で符号化されている場合に
は、復号化回路１２で復号化される。音声データの場合
には、復号化回路１２の出力がＤ／Ａ変換回路１３でア
ナログ値に変換され、次いでローパスフィルタ１４を通
ってスピーカ１５に供給される。画像やテキスト等のデ
ータの場合には、復号化回路１２の出力が再生データと
して用いられる。
【０００３】このような受信機を用いたスペクトルラム
拡散通信は、干渉波排除能力、通信内容の秘匿性及び周
波数利用効率の点で、他の通信方式よりも優れている。
図９は、従来のマッチドフィルタ１０Ｐの構成を示す。
デジタル又はアナログのシフトレジスタ２０は、遅延素
子ＤＬ１〜ＤＬｎが縦続接続され、その遅延素子ＤＬ１
のデータ入力端にスペクトラム拡散信号ＤＩＮが供給さ
れている。クロックＣＬＫに同期して遅延素子ＤＬ１〜
ＤＬｎの入力値ＤＩＮ及び遅延信号Ｓ１〜Ｓｎ−１がそ
れぞれ遅延素子ＤＬ１〜ＤＮｎに保持され、遅延信号Ｓ
１〜Ｓｎとして出力される。遅延素子ＤＬ１〜ＤＬｎ
は、スペクトラム拡散信号ＤＩＮがデジタルの場合には
フリップフロップであり、スペクトラム拡散信号ＤＩＮ
がアナログである場合にはサンプルホールド回路又はＣ
ＣＤなどである。
拡散通信は、干渉波排除能力、通信内容の秘匿性及び周
波数利用効率の点で、他の通信方式よりも優れている。
図９は、従来のマッチドフィルタ１０Ｐの構成を示す。
デジタル又はアナログのシフトレジスタ２０は、遅延素
子ＤＬ１〜ＤＬｎが縦続接続され、その遅延素子ＤＬ１
のデータ入力端にスペクトラム拡散信号ＤＩＮが供給さ
れている。クロックＣＬＫに同期して遅延素子ＤＬ１〜
ＤＬｎの入力値ＤＩＮ及び遅延信号Ｓ１〜Ｓｎ−１がそ
れぞれ遅延素子ＤＬ１〜ＤＮｎに保持され、遅延信号Ｓ
１〜Ｓｎとして出力される。遅延素子ＤＬ１〜ＤＬｎ
は、スペクトラム拡散信号ＤＩＮがデジタルの場合には
フリップフロップであり、スペクトラム拡散信号ＤＩＮ
がアナログである場合にはサンプルホールド回路又はＣ
ＣＤなどである。
【０００４】遅延信号Ｓ１〜ＳｎのＰＮ符号系列Ｐ１〜
Ｐｎに対する一致度Ｄ１〜Ｄｎがそれぞれ一致度演算回
路Ｍ１〜Ｍｎで算出される。一致度演算回路Ｍ１〜Ｍｎ
は例えば、ＰＮ符号が１又は−１の場合には乗算器であ
り、ＰＮ符号が‘１’又は‘０’のビットの場合にはイ
クスクルーシブノアゲートである。一致度Ｄ１〜Ｄｎは
加算回路２１に供給され、これらの総和が相関値ＤＯＵ
Ｔとして求められる。
Ｐｎに対する一致度Ｄ１〜Ｄｎがそれぞれ一致度演算回
路Ｍ１〜Ｍｎで算出される。一致度演算回路Ｍ１〜Ｍｎ
は例えば、ＰＮ符号が１又は−１の場合には乗算器であ
り、ＰＮ符号が‘１’又は‘０’のビットの場合にはイ
クスクルーシブノアゲートである。一致度Ｄ１〜Ｄｎは
加算回路２１に供給され、これらの総和が相関値ＤＯＵ
Ｔとして求められる。
【０００５】このようなマッチドフィルタ１０Ｐを用い
れば、相関値ＤＯＵＴがクロック周期毎に直ちに求めら
れる。ＰＮ符号系列は受信機毎に異なり、受信側のＰＮ
符号系列が、送信側のスペクトラム拡散用ＰＮ符号系列
と異なる場合には、相関値ＤＯＵＴが常に小さくなるの
で、受信データを解読できない。
れば、相関値ＤＯＵＴがクロック周期毎に直ちに求めら
れる。ＰＮ符号系列は受信機毎に異なり、受信側のＰＮ
符号系列が、送信側のスペクトラム拡散用ＰＮ符号系列
と異なる場合には、相関値ＤＯＵＴが常に小さくなるの
で、受信データを解読できない。
【０００６】
【発明が解決しようとする課題】ｎは例えば２５６であ
り、この場合、一致度Ｄ１〜Ｄ２５６の総和をクロック
ＣＬＫの１周期で算出しなければならず、加算回路２１
の構成、従って相関値算出回路、マッチドフィルタ及び
通信機の構成が複雑になる。本発明の目的は、このよう
な問題点に鑑み、より簡単な構成の平均値算出回路並び
にこれを用いた相関値算出回路、マッチドフィルタ及び
通信機を提供することにある。
り、この場合、一致度Ｄ１〜Ｄ２５６の総和をクロック
ＣＬＫの１周期で算出しなければならず、加算回路２１
の構成、従って相関値算出回路、マッチドフィルタ及び
通信機の構成が複雑になる。本発明の目的は、このよう
な問題点に鑑み、より簡単な構成の平均値算出回路並び
にこれを用いた相関値算出回路、マッチドフィルタ及び
通信機を提供することにある。
【０００７】
【課題を解決するための手段及びその作用効果】請求項
１の平均値算出回路では、例えば図１において、第１〜
ｎキャパシタＣ１〜Ｃｎと、入力信号Ｄ１〜Ｄｎに応じ
た電荷をそれぞれ該第１〜ｎキャパシタＣ１〜Ｃｎに保
持させ、次に該第１〜ｎキャパシタＣ１〜Ｃｎを並列接
続させ、並列接続された該第１〜ｎキャパシタＣ１〜Ｃ
ｎの電圧を平均値として出力するスイッチング回路２３
とを有する。
１の平均値算出回路では、例えば図１において、第１〜
ｎキャパシタＣ１〜Ｃｎと、入力信号Ｄ１〜Ｄｎに応じ
た電荷をそれぞれ該第１〜ｎキャパシタＣ１〜Ｃｎに保
持させ、次に該第１〜ｎキャパシタＣ１〜Ｃｎを並列接
続させ、並列接続された該第１〜ｎキャパシタＣ１〜Ｃ
ｎの電圧を平均値として出力するスイッチング回路２３
とを有する。
【０００８】入力信号Ｄ１〜Ｄｎに応じた電荷をそれぞ
れ第１〜ｎキャパシタＣ１〜Ｃｎに保持させたときの第
１〜ｎキャパシタＣ１〜Ｃｎの電圧をそれぞれＶ１〜Ｖ
ｎとし、次に第１〜ｎキャパシタＣ１〜Ｃｎを並列接続
させたときのキャパシタの電圧をＤＯＵＴとすると、第
１〜ｎキャパシタＣ１〜Ｃｎに保持された電荷の総量が
並列接続の前後で不変であるので、 Ｃ１・Ｖ１＋Ｃ２・Ｖ２＋・・・＋Ｃｎ・Ｖｎ＝（Ｃ０
＋Ｃ１＋・・・＋Ｃｎ）ＤＯＵＴ が成立する。ＤＯＵＴは、入力信号Ｄ１〜Ｄｎに応じた
電圧Ｖ１〜Ｖｎの重み付き平均値となり、電圧Ｖ１〜Ｖ
ｎの重みはそれぞれＣ０〜Ｃｎである。
れ第１〜ｎキャパシタＣ１〜Ｃｎに保持させたときの第
１〜ｎキャパシタＣ１〜Ｃｎの電圧をそれぞれＶ１〜Ｖ
ｎとし、次に第１〜ｎキャパシタＣ１〜Ｃｎを並列接続
させたときのキャパシタの電圧をＤＯＵＴとすると、第
１〜ｎキャパシタＣ１〜Ｃｎに保持された電荷の総量が
並列接続の前後で不変であるので、 Ｃ１・Ｖ１＋Ｃ２・Ｖ２＋・・・＋Ｃｎ・Ｖｎ＝（Ｃ０
＋Ｃ１＋・・・＋Ｃｎ）ＤＯＵＴ が成立する。ＤＯＵＴは、入力信号Ｄ１〜Ｄｎに応じた
電圧Ｖ１〜Ｖｎの重み付き平均値となり、電圧Ｖ１〜Ｖ
ｎの重みはそれぞれＣ０〜Ｃｎである。
【０００９】この平均値算出回路は、キャパシタＣ１〜
Ｃｎとスイッチング回路２３とで構成されているので、
構成が従来よりも簡単になるという効果を奏し、平均値
算出回路並びにこれを用いた相関値算出回路、マッチド
フィルタ及び通信機の製造コスト低減に寄与するところ
が大きい。請求項２の平均値算出回路では、請求項１に
おいて、上記第１〜ｎキャパシタの一端には第１基準電
位ＶＳＳが印加され、上記スイッチング回路２３は、上
記入力信号Ｄ１〜Ｄｎの入力端と該第１〜ｎキャパシタ
Ｃ１〜Ｃｎの他端とのそれぞれの間に接続された第１１
〜１ｎスイッチング素子ＳＷ１１〜ＳＷ１ｎと、共通配
線ＣＯＭと、該第１〜ｎキャパシタＣ１〜Ｃｎの他端と
該共通配線ＣＯＭとの間に接続された第２１〜２ｎスイ
ッチング素子ＳＷ２１〜ＳＷ２ｎと、一端が該共通配線
ＣＯＭに接続され、他端に第２基準電位ＶＴＴが印加さ
れたリセット用スイッチング素子ＳＷｒとを有し、該第
１１〜１ｎスイッチング素子ＳＷ１１〜ＳＷ１ｎ及び該
リセット用スイッチング素子ＳＷｒと該第２１〜２ｎス
イッチング素子ＳＷ２１〜ＳＷ２ｎとの一方がオンのと
き他方がオフにされる。
Ｃｎとスイッチング回路２３とで構成されているので、
構成が従来よりも簡単になるという効果を奏し、平均値
算出回路並びにこれを用いた相関値算出回路、マッチド
フィルタ及び通信機の製造コスト低減に寄与するところ
が大きい。請求項２の平均値算出回路では、請求項１に
おいて、上記第１〜ｎキャパシタの一端には第１基準電
位ＶＳＳが印加され、上記スイッチング回路２３は、上
記入力信号Ｄ１〜Ｄｎの入力端と該第１〜ｎキャパシタ
Ｃ１〜Ｃｎの他端とのそれぞれの間に接続された第１１
〜１ｎスイッチング素子ＳＷ１１〜ＳＷ１ｎと、共通配
線ＣＯＭと、該第１〜ｎキャパシタＣ１〜Ｃｎの他端と
該共通配線ＣＯＭとの間に接続された第２１〜２ｎスイ
ッチング素子ＳＷ２１〜ＳＷ２ｎと、一端が該共通配線
ＣＯＭに接続され、他端に第２基準電位ＶＴＴが印加さ
れたリセット用スイッチング素子ＳＷｒとを有し、該第
１１〜１ｎスイッチング素子ＳＷ１１〜ＳＷ１ｎ及び該
リセット用スイッチング素子ＳＷｒと該第２１〜２ｎス
イッチング素子ＳＷ２１〜ＳＷ２ｎとの一方がオンのと
き他方がオフにされる。
【００１０】第２基準電位は、第１基準電位と等しくて
もよい。請求項３の平均値算出回路では、請求項１又は
２において、例えば図２に示す如く、上記第１〜ｎキャ
パシタは、一端に上記第１基準電位が印加された第１１
〜１ｎ容量素子と、一端に第３基準電位が印加された第
２１〜２ｎ容量素子と、該第１１〜１ｎ容量素子の他端
と該第２１〜２ｎ容量素子の他端とのそれぞれの間に接
続された第３１〜３ｎスイッチング素子とを有する。
もよい。請求項３の平均値算出回路では、請求項１又は
２において、例えば図２に示す如く、上記第１〜ｎキャ
パシタは、一端に上記第１基準電位が印加された第１１
〜１ｎ容量素子と、一端に第３基準電位が印加された第
２１〜２ｎ容量素子と、該第１１〜１ｎ容量素子の他端
と該第２１〜２ｎ容量素子の他端とのそれぞれの間に接
続された第３１〜３ｎスイッチング素子とを有する。
【００１１】第３基準電位は、第１基準電位と等しくて
もよい。この平均値算出回路によれば、第３１〜３ｎス
イッチング素子をオン／オフ制御することにより、重み
付き平均の重みが可変になるという効果を奏する。請求
項４の相関値算出回路では、例えば図１に示す如く、請
求項１乃至３のいずれか１つに記載の平均値算出回路
と、信号Ｓ１〜Ｓｎと信号Ｐ１〜Ｐｎとのそれぞれの一
致度を上記入力信号Ｄ１〜Ｄｎとして算出する一致度演
算回路Ｍ１〜Ｍｎとを有する。
もよい。この平均値算出回路によれば、第３１〜３ｎス
イッチング素子をオン／オフ制御することにより、重み
付き平均の重みが可変になるという効果を奏する。請求
項４の相関値算出回路では、例えば図１に示す如く、請
求項１乃至３のいずれか１つに記載の平均値算出回路
と、信号Ｓ１〜Ｓｎと信号Ｐ１〜Ｐｎとのそれぞれの一
致度を上記入力信号Ｄ１〜Ｄｎとして算出する一致度演
算回路Ｍ１〜Ｍｎとを有する。
【００１２】請求項５のマッチドフィルタでは、例えば
図１に示す如く、請求項４記載の相関値算出回路と、第
１〜ｎ遅延素子ＤＬ１〜ＤＬｎが縦続接続され、第１遅
延素子ＤＬ１に入力信号ＤＩＮが供給され、各遅延素子
がクロックＣＬＫに同期して入力値を保持するシフトレ
ジスタ２０とを有し、上記信号Ｓ１〜Ｓｎは該第１〜ｎ
遅延素子ＤＬ１〜ＤＬｎの出力信号Ｓ１〜Ｓｎであり、
上記信号Ｐ１〜ＰｎはＰＮ符号系列である。
図１に示す如く、請求項４記載の相関値算出回路と、第
１〜ｎ遅延素子ＤＬ１〜ＤＬｎが縦続接続され、第１遅
延素子ＤＬ１に入力信号ＤＩＮが供給され、各遅延素子
がクロックＣＬＫに同期して入力値を保持するシフトレ
ジスタ２０とを有し、上記信号Ｓ１〜Ｓｎは該第１〜ｎ
遅延素子ＤＬ１〜ＤＬｎの出力信号Ｓ１〜Ｓｎであり、
上記信号Ｐ１〜ＰｎはＰＮ符号系列である。
【００１３】請求項６のマッチドフィルタでは、請求項
５において、例えば図２に示す如く、上記第１〜ｎ遅延
素子はいずれもフリップフロップであり、上記第１〜ｎ
一致度演算回路はイクスクルーシブオアゲート又はイク
スクルーシブノアゲートである。
５において、例えば図２に示す如く、上記第１〜ｎ遅延
素子はいずれもフリップフロップであり、上記第１〜ｎ
一致度演算回路はイクスクルーシブオアゲート又はイク
スクルーシブノアゲートである。
【００１４】請求項７のマッチドフィルタでは、請求項
５において、例えば図５に示す如く、上記第１〜ｎ遅延
素子はいずれもサンプルホールド回路であり、上記第１
〜ｎ一致度演算回路は乗算回路である。請求項８のマッ
チドフィルタでは、例えば図４に示す如く、請求項３記
載の平均値算出回路と、第１〜ｎ遅延素子が縦続接続さ
れ、第１遅延素子に入力信号が供給され、各遅延素子が
クロックに同期して入力値を保持するシフトレジスタ
と、該第１〜ｎ遅延素子の出力信号Ｓ１〜ＳｎとＰＮ符
号系列Ｐ１〜Ｐｎとのそれぞれの一致度を上記入力信号
Ｄ１〜Ｄｎとして算出する一致度演算回路と、を有し、
上記第１〜ｎキャパシタは、一端に上記第１基準電位が
印加された互いに同一容量の第１１〜１ｎ容量素子と、
一端に第３基準電位が印加された互いに同一容量の第２
１〜２ｎ容量素子と、該第１１〜１ｎ容量素子の他端と
該第２１〜２ｎ容量素子の他端とのそれぞれの間に接続
された第３１〜３ｎスイッチング素子とを有し、上記Ｐ
Ｎ符号系列は各桁が２ビットであり、該２ビットの一方
についての該ＰＮ符号系列の第１〜ｎ桁がそれぞれ上記
第１〜ｎ一致度演算回路に供給され、該２ビットの他方
についての該ＰＮ符号系列の第１〜ｎ桁でそれぞれ該第
３１〜３ｎスイッチング素子がオン／オフ制御される。
５において、例えば図５に示す如く、上記第１〜ｎ遅延
素子はいずれもサンプルホールド回路であり、上記第１
〜ｎ一致度演算回路は乗算回路である。請求項８のマッ
チドフィルタでは、例えば図４に示す如く、請求項３記
載の平均値算出回路と、第１〜ｎ遅延素子が縦続接続さ
れ、第１遅延素子に入力信号が供給され、各遅延素子が
クロックに同期して入力値を保持するシフトレジスタ
と、該第１〜ｎ遅延素子の出力信号Ｓ１〜ＳｎとＰＮ符
号系列Ｐ１〜Ｐｎとのそれぞれの一致度を上記入力信号
Ｄ１〜Ｄｎとして算出する一致度演算回路と、を有し、
上記第１〜ｎキャパシタは、一端に上記第１基準電位が
印加された互いに同一容量の第１１〜１ｎ容量素子と、
一端に第３基準電位が印加された互いに同一容量の第２
１〜２ｎ容量素子と、該第１１〜１ｎ容量素子の他端と
該第２１〜２ｎ容量素子の他端とのそれぞれの間に接続
された第３１〜３ｎスイッチング素子とを有し、上記Ｐ
Ｎ符号系列は各桁が２ビットであり、該２ビットの一方
についての該ＰＮ符号系列の第１〜ｎ桁がそれぞれ上記
第１〜ｎ一致度演算回路に供給され、該２ビットの他方
についての該ＰＮ符号系列の第１〜ｎ桁でそれぞれ該第
３１〜３ｎスイッチング素子がオン／オフ制御される。
【００１５】請求項９の多ビットマッチドフィルタで
は、各桁がｍビットの入力データに対し該ｍビットの各
々について請求項５記載のマッチドフィルタを有する。
請求項１０の多ビットマッチドフィルタでは、請求項９
において、上記ｍ個のマッチドフィルタがそれぞれ第１
〜ｍマッチドフィルタとして備えられ、ｊ＝２〜ｍの各
々について、第ｊマッチドフィルタの上記第１〜ｎキャ
パシタの容量がそれぞれ第（ｊ−１）マッチドフィルタ
の該第１〜ｎキャパシタの容量の２倍であり、該ｍ個の
マッチドフィルタの各相関値出力端が共通に接続されて
いる。
は、各桁がｍビットの入力データに対し該ｍビットの各
々について請求項５記載のマッチドフィルタを有する。
請求項１０の多ビットマッチドフィルタでは、請求項９
において、上記ｍ個のマッチドフィルタがそれぞれ第１
〜ｍマッチドフィルタとして備えられ、ｊ＝２〜ｍの各
々について、第ｊマッチドフィルタの上記第１〜ｎキャ
パシタの容量がそれぞれ第（ｊ−１）マッチドフィルタ
の該第１〜ｎキャパシタの容量の２倍であり、該ｍ個の
マッチドフィルタの各相関値出力端が共通に接続されて
いる。
【００１６】この多ビットマッチドフィルタによれば、
ｍ個のマッチドフィルタの各相関値出力端を共通に接続
すればよいので、多ビットマッチドフィルタの構成が簡
単になるという効果を奏する。請求項１１の多ビットマ
ッチドフィルタでは、請求項９において、上記ｍ個のマ
ッチドフィルタがそれぞれ第１〜ｍマッチドフィルタと
して備えられ、ｊ＝２〜ｍの各々について第ｊマッチド
フィルタの相関値出力に対する重みが第（ｊ−１）マッ
チドフィルタの相関値出力に対する重みの２倍になるよ
うにして該第１〜ｍマッチドフィルタの相関値出力の重
み付き平均を算出する重み付き平均演算回路を有する。
ｍ個のマッチドフィルタの各相関値出力端を共通に接続
すればよいので、多ビットマッチドフィルタの構成が簡
単になるという効果を奏する。請求項１１の多ビットマ
ッチドフィルタでは、請求項９において、上記ｍ個のマ
ッチドフィルタがそれぞれ第１〜ｍマッチドフィルタと
して備えられ、ｊ＝２〜ｍの各々について第ｊマッチド
フィルタの相関値出力に対する重みが第（ｊ−１）マッ
チドフィルタの相関値出力に対する重みの２倍になるよ
うにして該第１〜ｍマッチドフィルタの相関値出力の重
み付き平均を算出する重み付き平均演算回路を有する。
【００１７】この多ビットマッチドフィルタによれば、
互いに同一構成のｍ個のマッチドフィルタを用いること
ができるという効果を奏する。請求項１２の多ビットマ
ッチドフィルタでは、請求項１１において、上記重み付
き平均演算回路は、上記第１〜ｍマッチドフィルタの出
力端にそれぞれ接続された第１〜ｍＡ／Ｄ変換回路と、
該第２〜ｍＡ／Ｄ変換回路の出力端にそれぞれ接続さ
れ、該第２〜ｍＡ／Ｄ変換回路の出力をそれぞれｋ２〜
ｋｍ倍する第２〜ｍ乗算回路と、該第１Ａ／Ｄ変換回路
の出力と該第２〜ｍ乗算回路の出力との総和を算出する
加算回路とを有し、ｊ＝２〜ｍの各々について、比ｒｊ
＝ｋｊ／（第ｊＡ／Ｄ変換回路の分解能）が比ｒｊ−１
の２倍である。
互いに同一構成のｍ個のマッチドフィルタを用いること
ができるという効果を奏する。請求項１２の多ビットマ
ッチドフィルタでは、請求項１１において、上記重み付
き平均演算回路は、上記第１〜ｍマッチドフィルタの出
力端にそれぞれ接続された第１〜ｍＡ／Ｄ変換回路と、
該第２〜ｍＡ／Ｄ変換回路の出力端にそれぞれ接続さ
れ、該第２〜ｍＡ／Ｄ変換回路の出力をそれぞれｋ２〜
ｋｍ倍する第２〜ｍ乗算回路と、該第１Ａ／Ｄ変換回路
の出力と該第２〜ｍ乗算回路の出力との総和を算出する
加算回路とを有し、ｊ＝２〜ｍの各々について、比ｒｊ
＝ｋｊ／（第ｊＡ／Ｄ変換回路の分解能）が比ｒｊ−１
の２倍である。
【００１８】この多ビットマッチドフィルタによれば、
第２〜ｍ乗算回路を用いることにより、分解能が比較的
低い第２〜ｍＡ／Ｄ変換回路を用いることができるとい
う効果を奏する。請求項１３の通信機では、請求項５乃
至１２のいずれか１つに記載のマッチドフィルタを有す
る。
第２〜ｍ乗算回路を用いることにより、分解能が比較的
低い第２〜ｍＡ／Ｄ変換回路を用いることができるとい
う効果を奏する。請求項１３の通信機では、請求項５乃
至１２のいずれか１つに記載のマッチドフィルタを有す
る。
【００１９】
【発明の実施の形態】以下、図面に基づいて本発明の実
施形態を説明する。 ［第１実施形態］図２は、本発明の第１実施形態のマッ
チドフィルタ１０Ａを示す。マッチドフィルタ１０Ａ
は、例えば図８のマッチドフィルタ１０Ｐの替わりに用
いられる。このマッチドフィルタ１０Ａは、図１の構成
例であって、スペクトラム拡散信号ＤＩＮがビットスト
リームである場合に用いられる。簡単化のために、図２
では図１のｎの値を５としている。
施形態を説明する。 ［第１実施形態］図２は、本発明の第１実施形態のマッ
チドフィルタ１０Ａを示す。マッチドフィルタ１０Ａ
は、例えば図８のマッチドフィルタ１０Ｐの替わりに用
いられる。このマッチドフィルタ１０Ａは、図１の構成
例であって、スペクトラム拡散信号ＤＩＮがビットスト
リームである場合に用いられる。簡単化のために、図２
では図１のｎの値を５としている。
【００２０】シフトレジスタ２０Ａでは、Ｄフリップフ
ロップＤＬ１Ａ〜ＤＬＯＡが縦続接続されており、これ
らのクロック入力端ＣＫにクロックＣＬＫが供給され、
初段のＤフリップフロップＤＬ１Ａのデータ入力端Ｄ
に、スペクトラム拡散された信号ＤＩＮが供給される。
ＤフリップフロップＤＬ１Ａ〜ＤＬ５Ａの出力Ｓ１〜Ｓ
５はそれぞれ、イクスクルーシブノアゲートＭ１Ａ〜Ｍ
５Ａの一方の入力端に供給され、イクスクルーシブノア
ゲートＭ１Ａ〜Ｍ５Ａの他方の入力端にはそれぞれ、Ｐ
Ｎ符号保持回路２２からＰＮ符号Ｐ１〜Ｐ５が供給され
る。例えば、Ｐ１＝Ｓ１のときＤ１＝‘１’となり、Ｐ
１≠Ｓ１のときＤ１＝‘０’となる。イクスクルーシブ
ノアゲートＭ１Ａ〜Ｍ５Ａの出力Ｄ１〜Ｄ５はそれぞ
れ、ＰＮ符号系列Ｐ１〜Ｐ５に対する遅延信号Ｓ１〜Ｓ
５の一致度を示している。
ロップＤＬ１Ａ〜ＤＬＯＡが縦続接続されており、これ
らのクロック入力端ＣＫにクロックＣＬＫが供給され、
初段のＤフリップフロップＤＬ１Ａのデータ入力端Ｄ
に、スペクトラム拡散された信号ＤＩＮが供給される。
ＤフリップフロップＤＬ１Ａ〜ＤＬ５Ａの出力Ｓ１〜Ｓ
５はそれぞれ、イクスクルーシブノアゲートＭ１Ａ〜Ｍ
５Ａの一方の入力端に供給され、イクスクルーシブノア
ゲートＭ１Ａ〜Ｍ５Ａの他方の入力端にはそれぞれ、Ｐ
Ｎ符号保持回路２２からＰＮ符号Ｐ１〜Ｐ５が供給され
る。例えば、Ｐ１＝Ｓ１のときＤ１＝‘１’となり、Ｐ
１≠Ｓ１のときＤ１＝‘０’となる。イクスクルーシブ
ノアゲートＭ１Ａ〜Ｍ５Ａの出力Ｄ１〜Ｄ５はそれぞ
れ、ＰＮ符号系列Ｐ１〜Ｐ５に対する遅延信号Ｓ１〜Ｓ
５の一致度を示している。
【００２１】キャパシタＣ１〜Ｃ５は互いに同一容量で
あり、これらの一端はグランド線ＧＮＤに接続され、こ
れらの他端はそれぞれ、一方ではスイッチング素子ＳＷ
１１〜ＳＷ１５を介してイクスクルーシブノアゲートＭ
１Ａ〜Ｍ５Ａの出力端に接続され、他方ではスイッチン
グ素子Ｓ２１〜ＳＷ２５を介して共通線ＣＯＭに接続さ
れている。共通線ＣＯＭとグランド線ＧＮＤとの間に
は、共通線電位リセット用スイッチング素子ＳＷｒが接
続されている。スイッチング素子ＳＷ１１〜ＳＷ１５、
ＳＷ２１〜ＳＷ２５及びＳＷｒは、キャパシタＣ１〜Ｃ
５に対するスイッチング回路２３を構成している。
あり、これらの一端はグランド線ＧＮＤに接続され、こ
れらの他端はそれぞれ、一方ではスイッチング素子ＳＷ
１１〜ＳＷ１５を介してイクスクルーシブノアゲートＭ
１Ａ〜Ｍ５Ａの出力端に接続され、他方ではスイッチン
グ素子Ｓ２１〜ＳＷ２５を介して共通線ＣＯＭに接続さ
れている。共通線ＣＯＭとグランド線ＧＮＤとの間に
は、共通線電位リセット用スイッチング素子ＳＷｒが接
続されている。スイッチング素子ＳＷ１１〜ＳＷ１５、
ＳＷ２１〜ＳＷ２５及びＳＷｒは、キャパシタＣ１〜Ｃ
５に対するスイッチング回路２３を構成している。
【００２２】スイッチング素子ＳＷ１１〜ＳＷ１５及び
ＳＷｒはいずれも、クロック＊ＣＬＫが高レベルのとき
オンになり、クロック＊ＣＬＫが低レベルのときオフに
なる。スイッチング素子ＳＷ２１〜ＳＷ２５はいずれ
も、クロック＊ＣＬＫと相補的なクロックＣＬＫが高レ
ベルのときにオンになり、クロックＣＬＫが低レベルの
ときにオフになる。
ＳＷｒはいずれも、クロック＊ＣＬＫが高レベルのとき
オンになり、クロック＊ＣＬＫが低レベルのときオフに
なる。スイッチング素子ＳＷ２１〜ＳＷ２５はいずれ
も、クロック＊ＣＬＫと相補的なクロックＣＬＫが高レ
ベルのときにオンになり、クロックＣＬＫが低レベルの
ときにオフになる。
【００２３】スイッチング回路２３とキャパシタＣ１〜
Ｃ５とで平均値算出回路が構成され、この平均値算出回
路とイクスクルーシブノアゲートＭ１Ａ〜Ｍ５Ａとで相
関値算出回路が構成されている。次に、上記の如く構成
されたマッチドフィルタ１０Ａの動作を、図３を参照し
て説明する。図３では、ＰＮ符号系列Ｐ１〜Ｐ５が‘０
１１０１’であり、時刻ｔ＝ｔ１でスペクトラム拡散信
号ＤＩＮが‘０’、遅延信号Ｓ１〜Ｓ４が‘１１０１’
である場合を示している。クロックＣＬＫの１サイクル
は、チップ区間と称されている。以下において、時刻ｔ
ｉのｉは、奇数であるとする。
Ｃ５とで平均値算出回路が構成され、この平均値算出回
路とイクスクルーシブノアゲートＭ１Ａ〜Ｍ５Ａとで相
関値算出回路が構成されている。次に、上記の如く構成
されたマッチドフィルタ１０Ａの動作を、図３を参照し
て説明する。図３では、ＰＮ符号系列Ｐ１〜Ｐ５が‘０
１１０１’であり、時刻ｔ＝ｔ１でスペクトラム拡散信
号ＤＩＮが‘０’、遅延信号Ｓ１〜Ｓ４が‘１１０１’
である場合を示している。クロックＣＬＫの１サイクル
は、チップ区間と称されている。以下において、時刻ｔ
ｉのｉは、奇数であるとする。
【００２４】（ｔｉ）クロックＣＬＫの立ち上がりのタ
イミングでスペクトラム拡散信号ＤＩＮ及び遅延信号Ｓ
１〜Ｓ４がそれぞれフリップフロップＤＬ１Ａ〜ＤＬ５
Ａに保持され、遅延信号Ｓ１〜Ｓ５として出力される。
例えば時刻ｔ＝ｔ１では、遅延信号Ｓ１〜Ｓ５が‘０１
１０１’に変化し、イクスクルーシブノアゲートＭ１Ａ
〜Ｍ５Ａの出力Ｄ１〜Ｄ５は‘１１１１１’に変化す
る。時刻ｔ＝ｔ３では、遅延信号Ｓ１〜Ｓ５が‘１０１
１０’に変化し、イクスクルーシブノアゲートＭ１Ａ〜
Ｍ５Ａの出力Ｄ１〜Ｄ５は‘００１００’に変化する。
イミングでスペクトラム拡散信号ＤＩＮ及び遅延信号Ｓ
１〜Ｓ４がそれぞれフリップフロップＤＬ１Ａ〜ＤＬ５
Ａに保持され、遅延信号Ｓ１〜Ｓ５として出力される。
例えば時刻ｔ＝ｔ１では、遅延信号Ｓ１〜Ｓ５が‘０１
１０１’に変化し、イクスクルーシブノアゲートＭ１Ａ
〜Ｍ５Ａの出力Ｄ１〜Ｄ５は‘１１１１１’に変化す
る。時刻ｔ＝ｔ３では、遅延信号Ｓ１〜Ｓ５が‘１０１
１０’に変化し、イクスクルーシブノアゲートＭ１Ａ〜
Ｍ５Ａの出力Ｄ１〜Ｄ５は‘００１００’に変化する。
【００２５】クロックＣＬＫの立ち上がりにより、スイ
ッチング素子ＳＷ１１〜ＳＷ１５及びＳＷｒがオフにな
り、スイッチング素子ＳＷ２１〜ＳＷ２５がオンにな
る。この直前のキャパシタＣ１〜Ｃ５の電圧をそれぞれ
Ｖ１〜Ｖ５で表す。キャパシタＣ１〜Ｃ５及び共通線Ｃ
ＯＭに保持されている電荷の総和は、クロックＣＬＫの
立ち上がり前後で不変であるので、 Ｃ１・Ｖ１＋Ｃ２・Ｖ２＋Ｃ３・Ｖ３＋Ｃ４・Ｖ４＋Ｃ５・Ｖ５ ＝（Ｃ０＋Ｃ１＋Ｃ２＋Ｃ３＋Ｃ４＋Ｃ５）ＤＯＵＴ （１） が成立する。ここにＣ０は、共通線ＣＯＭの容量であ
る。キャパシタの容量Ｃ１〜Ｃ５の総和に対し容量Ｃ０
が無視できるとすると、相関値ＤＯＵＴは、一致度Ｄ１
〜Ｄ５に対応した電圧Ｖ１〜Ｖ５をそれぞれキャパシタ
の容量Ｃ１〜Ｃ５で重み付けした平均値となる。キャパ
シタＣ１〜Ｃ５が互いに等しい場合には、相関値ＤＯＵ
Ｔは電圧Ｖ１〜Ｖ５の単なる平均値になる。すなわち、
相関値ＤＯＵＴは、１サイクル前の一致度Ｄ１〜Ｄ５の
平均をアナログ変換した値となる。
ッチング素子ＳＷ１１〜ＳＷ１５及びＳＷｒがオフにな
り、スイッチング素子ＳＷ２１〜ＳＷ２５がオンにな
る。この直前のキャパシタＣ１〜Ｃ５の電圧をそれぞれ
Ｖ１〜Ｖ５で表す。キャパシタＣ１〜Ｃ５及び共通線Ｃ
ＯＭに保持されている電荷の総和は、クロックＣＬＫの
立ち上がり前後で不変であるので、 Ｃ１・Ｖ１＋Ｃ２・Ｖ２＋Ｃ３・Ｖ３＋Ｃ４・Ｖ４＋Ｃ５・Ｖ５ ＝（Ｃ０＋Ｃ１＋Ｃ２＋Ｃ３＋Ｃ４＋Ｃ５）ＤＯＵＴ （１） が成立する。ここにＣ０は、共通線ＣＯＭの容量であ
る。キャパシタの容量Ｃ１〜Ｃ５の総和に対し容量Ｃ０
が無視できるとすると、相関値ＤＯＵＴは、一致度Ｄ１
〜Ｄ５に対応した電圧Ｖ１〜Ｖ５をそれぞれキャパシタ
の容量Ｃ１〜Ｃ５で重み付けした平均値となる。キャパ
シタＣ１〜Ｃ５が互いに等しい場合には、相関値ＤＯＵ
Ｔは電圧Ｖ１〜Ｖ５の単なる平均値になる。すなわち、
相関値ＤＯＵＴは、１サイクル前の一致度Ｄ１〜Ｄ５の
平均をアナログ変換した値となる。
【００２６】図３では、時刻ｔ＝ｔ３及び時刻ｔ＝１３
で相関値ＤＯＵＴが「最大値」（又は「最小値」）に変
化するので、図８の判定回路１１において、１サイクル
前の区間ｔ１〜ｔ１１が１シンボル区間であると判定さ
れる。また、判定回路１１により、相関値ＤＯＵＴが
「最大値」のとき、この１シンボル区間でのベースバン
ドデータは‘１’であると判定され、相関値ＤＯＵＴが
「最小値」のとき、この１シンボル区間でのベースバン
ドデータは‘０’であると判定される。実際には、ノイ
ズの混入や受信電波の干渉を考慮して、「最大値」の替
わりに、「最大値より少し小さい設定値以上」が用いら
れ、「最小値」の替わりに、「最小値より少し大きい設
定値以下」が用いられる。
で相関値ＤＯＵＴが「最大値」（又は「最小値」）に変
化するので、図８の判定回路１１において、１サイクル
前の区間ｔ１〜ｔ１１が１シンボル区間であると判定さ
れる。また、判定回路１１により、相関値ＤＯＵＴが
「最大値」のとき、この１シンボル区間でのベースバン
ドデータは‘１’であると判定され、相関値ＤＯＵＴが
「最小値」のとき、この１シンボル区間でのベースバン
ドデータは‘０’であると判定される。実際には、ノイ
ズの混入や受信電波の干渉を考慮して、「最大値」の替
わりに、「最大値より少し小さい設定値以上」が用いら
れ、「最小値」の替わりに、「最小値より少し大きい設
定値以下」が用いられる。
【００２７】（ｔｉ＋１）クロックＣＬＫの立ち下がり
により、スイッチング素子ＳＷ１１〜ＳＷ１５及びＳＷ
ｒがオンになり、スイッチング素子ＳＷ２１〜Ｓ２Ｗ２
５がオフになる。これにより、一致度Ｄ１〜Ｄ５に対応
した電圧がそれぞれキャパシタＣ１〜Ｃ５でサンプリン
グされ、また、共通線ＣＯＭがグランド電位にリセット
される。
により、スイッチング素子ＳＷ１１〜ＳＷ１５及びＳＷ
ｒがオンになり、スイッチング素子ＳＷ２１〜Ｓ２Ｗ２
５がオフになる。これにより、一致度Ｄ１〜Ｄ５に対応
した電圧がそれぞれキャパシタＣ１〜Ｃ５でサンプリン
グされ、また、共通線ＣＯＭがグランド電位にリセット
される。
【００２８】本第１実施形態によれば、キャパシタＣ１
〜Ｃ５とスイッチング回路２３とにより図９の加算回路
２１に対応した平均値算出回路が構成されているので、
平均値算出回路並びにこれを用いた相関値算出回路、マ
ッチドフィルタ１０Ａ及び通信機の構成が従来よりも簡
単になる。 ［第２実施形態］ＰＮ符号系列の値との関係で、干渉波
排除能力をより向上させるために、受信側においてのみ
ＰＮ符号系列の各桁を２ビットにする場合がある。図４
は、この場合を考慮した本発明の第２実施形態のマッチ
ドフィルタ１０Ｂを示す。
〜Ｃ５とスイッチング回路２３とにより図９の加算回路
２１に対応した平均値算出回路が構成されているので、
平均値算出回路並びにこれを用いた相関値算出回路、マ
ッチドフィルタ１０Ａ及び通信機の構成が従来よりも簡
単になる。 ［第２実施形態］ＰＮ符号系列の値との関係で、干渉波
排除能力をより向上させるために、受信側においてのみ
ＰＮ符号系列の各桁を２ビットにする場合がある。図４
は、この場合を考慮した本発明の第２実施形態のマッチ
ドフィルタ１０Ｂを示す。
【００２９】マッチドフィルタ１０Ｂでは、キャパシタ
Ｃ１〜Ｃ５にそれぞれ、キャパシタＣ２１〜Ｃ２５がス
イッチング素子ＳＷ３１〜ＳＷ３５を介して並列接続さ
れている。キャパシタＣ１〜Ｃ５及びＣ２１〜Ｃ２５の
容量は互いに同一である。ＰＮ符号保持回路２２Ａから
出力されるＰＮ符号系列の各桁は２ビットであり、２ビ
ットのうち上位ビットの全桁はＰ１〜Ｐ５としてそれぞ
れイクスクルーシブノアゲートＭ１Ａ〜Ｍ５Ａの一方の
入力端に供給され、下位ビットの全桁はＱ１〜Ｑ５とし
てそれぞれスイッチング素子ＳＷ３１〜ＳＷ３５の制御
入力端に供給されている。
Ｃ１〜Ｃ５にそれぞれ、キャパシタＣ２１〜Ｃ２５がス
イッチング素子ＳＷ３１〜ＳＷ３５を介して並列接続さ
れている。キャパシタＣ１〜Ｃ５及びＣ２１〜Ｃ２５の
容量は互いに同一である。ＰＮ符号保持回路２２Ａから
出力されるＰＮ符号系列の各桁は２ビットであり、２ビ
ットのうち上位ビットの全桁はＰ１〜Ｐ５としてそれぞ
れイクスクルーシブノアゲートＭ１Ａ〜Ｍ５Ａの一方の
入力端に供給され、下位ビットの全桁はＱ１〜Ｑ５とし
てそれぞれスイッチング素子ＳＷ３１〜ＳＷ３５の制御
入力端に供給されている。
【００３０】上式（１）から、相関値ＤＯＵＴは、一致
度Ｄ１〜Ｄ５の重み付け平均値に比例し、重みはＱ１〜
Ｑ５により可変になっている。相関値ＤＯＵＴの最大値
と最小値の平均値を０とすると、ｉ＝１〜５の各々につ
いて、ＰＮ符号系列の第ｉ桁の２ビットＰｉＱｉが‘１
１’、‘１０’、‘００’及び‘０１’のときそれぞれ
重みは１、０．５、−０．５、−１となる。
度Ｄ１〜Ｄ５の重み付け平均値に比例し、重みはＱ１〜
Ｑ５により可変になっている。相関値ＤＯＵＴの最大値
と最小値の平均値を０とすると、ｉ＝１〜５の各々につ
いて、ＰＮ符号系列の第ｉ桁の２ビットＰｉＱｉが‘１
１’、‘１０’、‘００’及び‘０１’のときそれぞれ
重みは１、０．５、−０．５、−１となる。
【００３１】［第３実施形態］スペクトラム拡散信号Ｄ
ＩＮはアナログ電圧であってもよく、図５は、これを考
慮した本発明の第３実施形態のマッチドフィルタ１０Ｃ
を示す。アナログシフトレジスタ２０Ｂでは、サンプル
ホールド回路ＤＬ１Ｂ〜ＤＬｎＢが縦続接続されてい
る。一致度演算回路としては、乗算回路Ｍ１Ｂ〜ＭｎＢ
が用いられている。ＰＮ符号保持回路２２Ｂから出力さ
れているＰＮ符号系列Ｐ１〜Ｐｎはいずれも１又は−１
に対応したアナログ電圧である。
ＩＮはアナログ電圧であってもよく、図５は、これを考
慮した本発明の第３実施形態のマッチドフィルタ１０Ｃ
を示す。アナログシフトレジスタ２０Ｂでは、サンプル
ホールド回路ＤＬ１Ｂ〜ＤＬｎＢが縦続接続されてい
る。一致度演算回路としては、乗算回路Ｍ１Ｂ〜ＭｎＢ
が用いられている。ＰＮ符号保持回路２２Ｂから出力さ
れているＰＮ符号系列Ｐ１〜Ｐｎはいずれも１又は−１
に対応したアナログ電圧である。
【００３２】他の点は図２と同一である。なお、サンプ
ルホールド回路ＤＬ１Ｂ〜ＤＬｎＢの替わりにＣＣＤを
用いた構成であってもよい。 ［第４実施形態］以上の実施形態では、スペクトラム拡
散信号ＤＩＮが１ビットのストリームである場合を説明
したが、これは多ビットのストリームであってもよい。
図６は、これを考慮した本発明の第４実施形態のマッチ
ドフィルタ１０Ｄを示す。
ルホールド回路ＤＬ１Ｂ〜ＤＬｎＢの替わりにＣＣＤを
用いた構成であってもよい。 ［第４実施形態］以上の実施形態では、スペクトラム拡
散信号ＤＩＮが１ビットのストリームである場合を説明
したが、これは多ビットのストリームであってもよい。
図６は、これを考慮した本発明の第４実施形態のマッチ
ドフィルタ１０Ｄを示す。
【００３３】スペクトラム拡散信号ＤＩＮは、ＤＩＮ０
〜ＤＩＮ３の４ビットストリームであり、ＤＩＮ０が最
下位ビットであるとする。スペクトラム拡散信号ＤＩＮ
０〜ＤＩＮ３はそれぞれマッチドフィルタ１００〜１０
３に供給される。マッチドフィルタ１００〜１０３はい
ずれも、例えば図２に示すマッチドフィルタ１０Ａと同
一構成である。但し、図２のキャパシタＣ１〜Ｃ５の容
量Ｃは、マッチドフィルタ１００〜１０３で互いに異な
り、その容量比は１：２：４：８となっている。
〜ＤＩＮ３の４ビットストリームであり、ＤＩＮ０が最
下位ビットであるとする。スペクトラム拡散信号ＤＩＮ
０〜ＤＩＮ３はそれぞれマッチドフィルタ１００〜１０
３に供給される。マッチドフィルタ１００〜１０３はい
ずれも、例えば図２に示すマッチドフィルタ１０Ａと同
一構成である。但し、図２のキャパシタＣ１〜Ｃ５の容
量Ｃは、マッチドフィルタ１００〜１０３で互いに異な
り、その容量比は１：２：４：８となっている。
【００３４】マッチドフィルタ１００〜１０３の相関値
出力端は、Ａ／Ｄ変換回路２４の入力端に共通に接続さ
れている。Ａ／Ｄ変換回路２４の入力電圧は、出力端接
続前のマッチドフィルタ１００〜１０３の出力電圧の重
み付き平均値になる。この重みは、前記容量比である。
Ａ／Ｄ変換回路２４からは、デジタルの相関値ＤＯＵＴ
が取り出される。
出力端は、Ａ／Ｄ変換回路２４の入力端に共通に接続さ
れている。Ａ／Ｄ変換回路２４の入力電圧は、出力端接
続前のマッチドフィルタ１００〜１０３の出力電圧の重
み付き平均値になる。この重みは、前記容量比である。
Ａ／Ｄ変換回路２４からは、デジタルの相関値ＤＯＵＴ
が取り出される。
【００３５】［第５実施形態］図６において、最下位ビ
ット用のマッチドフィルタ１００の、図２に示すキャパ
シタＣ１〜Ｃ５の容量は、寄生容量のばらつきを考慮し
て所定値以上にする必要がある。また、上記容量比でキ
ャパシタ容量が定められるので、最上位ビット用のマッ
チドフィルタ１０３のキャパシタの面積が大きくなる。
ット用のマッチドフィルタ１００の、図２に示すキャパ
シタＣ１〜Ｃ５の容量は、寄生容量のばらつきを考慮し
て所定値以上にする必要がある。また、上記容量比でキ
ャパシタ容量が定められるので、最上位ビット用のマッ
チドフィルタ１０３のキャパシタの面積が大きくなる。
【００３６】そこで、図７に示す第５実施形態のマッチ
ドフィルタ１０Ｅでは、マッチドフィルタ１００Ａ〜１
０３Ａの全てについて、図２に示すキャパシタＣ１〜Ｃ
５の容量を互いに同一にしている。マッチドフィルタ１
００Ａ〜１０３Ａの出力電圧はそれぞれ、Ａ／Ｄ変換回
路２４０〜２４３でデジタル化される。Ａ／Ｄ変換回路
２４１〜２４３の出力Ｒ１〜Ｒ３はそれぞれ、乗算回路
Ｍ１１〜Ｍ１３でｋ１〜ｋ３倍にされ、Ａ／Ｄ変換回路
２４０の出力Ｒ０と共に加算回路２１Ａに供給されて、
これらの総和がデジタル相関値ＤＯＵＴとして求められ
る。
ドフィルタ１０Ｅでは、マッチドフィルタ１００Ａ〜１
０３Ａの全てについて、図２に示すキャパシタＣ１〜Ｃ
５の容量を互いに同一にしている。マッチドフィルタ１
００Ａ〜１０３Ａの出力電圧はそれぞれ、Ａ／Ｄ変換回
路２４０〜２４３でデジタル化される。Ａ／Ｄ変換回路
２４１〜２４３の出力Ｒ１〜Ｒ３はそれぞれ、乗算回路
Ｍ１１〜Ｍ１３でｋ１〜ｋ３倍にされ、Ａ／Ｄ変換回路
２４０の出力Ｒ０と共に加算回路２１Ａに供給されて、
これらの総和がデジタル相関値ＤＯＵＴとして求められ
る。
【００３７】Ａ／Ｄ変換回路２４０〜２４３の分解能を
それぞれＶＤＤ／Ｎ０〜ＶＤＤ／Ｎ３とすると、Ｎ１・
ｋ１／Ｎ０＝２、Ｎ２・ｋ２／Ｎ０＝２2 、Ｎ３・ｋ３
／Ｎ０＝２3 となるように定められている。相関値ＤＯ
ＵＴの分解能は、ＶＤＤ・ｎ／（２4 Ｎ０）となる。こ
こにｎは、図１中のｎである。
それぞれＶＤＤ／Ｎ０〜ＶＤＤ／Ｎ３とすると、Ｎ１・
ｋ１／Ｎ０＝２、Ｎ２・ｋ２／Ｎ０＝２2 、Ｎ３・ｋ３
／Ｎ０＝２3 となるように定められている。相関値ＤＯ
ＵＴの分解能は、ＶＤＤ・ｎ／（２4 Ｎ０）となる。こ
こにｎは、図１中のｎである。
【００３８】なお、本発明には外にも種々の変形例が含
まれる。例えば図７において、乗数ｋ１、ｋ２及びｋ３
が２j である場合には、乗算回路Ｍ１１〜Ｍ３を用いず
に、Ａ／Ｄ変換回路２４１〜２４３の出力配線を上位側
へｊビットシフトさせて加算回路２１Ａの入力端に接続
すればよい。また、Ａ／Ｄ変換回路２４０〜２４３とし
てレファランス電圧入力端を有するものを用い、レファ
ランス電圧を適当に定めることにより、ｋ１＝ｋ２＝ｋ
３＝１にして、乗算回路Ｍ１１〜Ｍ１３を省略した構成
であってもよい。
まれる。例えば図７において、乗数ｋ１、ｋ２及びｋ３
が２j である場合には、乗算回路Ｍ１１〜Ｍ３を用いず
に、Ａ／Ｄ変換回路２４１〜２４３の出力配線を上位側
へｊビットシフトさせて加算回路２１Ａの入力端に接続
すればよい。また、Ａ／Ｄ変換回路２４０〜２４３とし
てレファランス電圧入力端を有するものを用い、レファ
ランス電圧を適当に定めることにより、ｋ１＝ｋ２＝ｋ
３＝１にして、乗算回路Ｍ１１〜Ｍ１３を省略した構成
であってもよい。
【図１】本発明の原理構成を示すマッチドフィルタ回路
図である。
図である。
【図２】本発明の第１実施形態のマッチドフィルタ回路
図である。
図である。
【図３】図１の回路の動作を示すタイムチャートであ
る。
る。
【図４】本発明の第２実施形態のマッチドフィルタ回路
図である。
図である。
【図５】本発明の第３実施形態のマッチドフィルタ回路
図である。
図である。
【図６】本発明の第４実施形態のマッチドフィルタ回路
図である。
図である。
【図７】本発明の第５実施形態のマッチドフィルタ回路
図である。
図である。
【図８】従来のＤＳ方式スペクトラム拡散通信用受信機
の概略構成を示すブロック図である。
の概略構成を示すブロック図である。
【図９】従来のマッチドフィルタ回路図である。
１０Ｐ、１０、１０Ａ〜１０Ｅ、１００〜１０３、１０
０Ａ〜１０３Ａ マッチドフィルタ ２０、２０Ａ、２０Ｂ シフトレジスタ ２１Ａ 加算回路 ２３ スイッチング回路 ２４、２４０〜２４３ Ａ／Ｄ変換回路 ＤＬ１〜ＤＬｎ 遅延素子 ＤＬ１Ａ〜ＤＬ５Ａ フリップフロップ ＤＬ１Ｂ〜ＤＬ５Ｂ サンプルホールド回路 Ｍ１〜Ｍｎ 一致度演算回路 Ｍ１Ａ〜Ｍ５Ａ イクスクルーシブノアゲート Ｍ１Ｂ〜Ｍ５Ｂ 乗算回路 ＳＷ１１〜ＳＷ１ｎ、ＳＷ２１〜ＳＷ２ｎ、ＳＷ３１〜
ＳＷ３ｎ、ＳＷｒ スイッチング素子 Ｃ１〜Ｃ５、Ｃ２１〜Ｃ２５ キャパシタ
０Ａ〜１０３Ａ マッチドフィルタ ２０、２０Ａ、２０Ｂ シフトレジスタ ２１Ａ 加算回路 ２３ スイッチング回路 ２４、２４０〜２４３ Ａ／Ｄ変換回路 ＤＬ１〜ＤＬｎ 遅延素子 ＤＬ１Ａ〜ＤＬ５Ａ フリップフロップ ＤＬ１Ｂ〜ＤＬ５Ｂ サンプルホールド回路 Ｍ１〜Ｍｎ 一致度演算回路 Ｍ１Ａ〜Ｍ５Ａ イクスクルーシブノアゲート Ｍ１Ｂ〜Ｍ５Ｂ 乗算回路 ＳＷ１１〜ＳＷ１ｎ、ＳＷ２１〜ＳＷ２ｎ、ＳＷ３１〜
ＳＷ３ｎ、ＳＷｒ スイッチング素子 Ｃ１〜Ｃ５、Ｃ２１〜Ｃ２５ キャパシタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ // Ｇ０６Ｆ 17/18 Ｇ０６Ｆ 15/36 Ａ
Claims (13)
- 【請求項１】 第１〜ｎキャパシタと、 入力信号Ｄ１〜Ｄｎに応じた電荷をそれぞれ該第１〜ｎ
キャパシタに保持させ、次に該第１〜ｎキャパシタを並
列接続させ、並列接続された該第１〜ｎキャパシタの電
圧を平均値として出力するスイッチング回路と、 を有することを特徴とする平均値算出回路。 - 【請求項２】 上記第１〜ｎキャパシタの一端には第１
基準電位が印加され、 上記スイッチング回路は、 上記入力信号Ｄ１〜Ｄｎの入力端と該第１〜ｎキャパシ
タの他端とのそれぞれの間に接続された第１１〜１ｎス
イッチング素子と、 共通配線と、 該第１〜ｎキャパシタの他端と該共通配線との間に接続
された第２１〜２ｎスイッチング素子と、 一端が該共通配線に接続され、他端に第２基準電位が印
加されたリセット用スイッチング素子と、 を有し、該第１１〜１ｎスイッチング素子及び該リセッ
ト用スイッチング素子と該第２１〜２ｎスイッチング素
子との一方がオンのとき他方がオフにされることを特徴
とする請求項１記載の平均値算出回路。 - 【請求項３】 上記第１〜ｎキャパシタは、 一端に上記第１基準電位が印加された第１１〜１ｎ容量
素子と、 一端に第３基準電位が印加された第２１〜２ｎ容量素子
と、 該第１１〜１ｎ容量素子の他端と該第２１〜２ｎ容量素
子の他端とのそれぞれの間に接続された第３１〜３ｎス
イッチング素子と、 を有することを特徴とする請求項１又は２記載の平均値
算出回路。 - 【請求項４】 請求項１乃至３のいずれか１つに記載の
平均値算出回路と、 信号Ｓ１〜Ｓｎと信号Ｐ１〜Ｐｎとのそれぞれの一致度
を上記入力信号Ｄ１〜Ｄｎとして算出する一致度演算回
路と、 を有することを特徴とする相関値算出回路。 - 【請求項５】 請求項４記載の相関値算出回路と、 第１〜ｎ遅延素子が縦続接続され、第１遅延素子に入力
信号が供給され、各遅延素子がクロックに同期して入力
値を保持するシフトレジスタと、 を有し、上記信号Ｓ１〜Ｓｎは該第１〜ｎ遅延素子の出
力信号Ｓ１〜Ｓｎであり、上記信号Ｐ１〜ＰｎはＰＮ符
号系列であることを特徴とするマッチドフィルタ。 - 【請求項６】 上記第１〜ｎ遅延素子はいずれもフリッ
プフロップであり、 上記第１〜ｎ一致度演算回路はイクスクルーシブオアゲ
ート又はイクスクルーシブノアゲートである、 ことを特徴とする請求項５記載のマッチドフィルタ。 - 【請求項７】 上記第１〜ｎ遅延素子はいずれもサンプ
ルホールド回路であり、 上記第１〜ｎ一致度演算回路は乗算回路である、 ことを特徴とする請求項５記載のマッチドフィルタ。 - 【請求項８】 請求項３記載の平均値算出回路と、 第１〜ｎ遅延素子が縦続接続され、第１遅延素子に入力
信号が供給され、各遅延素子がクロックに同期して入力
値を保持するシフトレジスタと、 該第１〜ｎ遅延素子の出力信号Ｓ１〜ＳｎとＰＮ符号系
列Ｐ１〜Ｐｎとのそれぞれの一致度を上記入力信号Ｄ１
〜Ｄｎとして算出する一致度演算回路と、を有し、上記
第１〜ｎキャパシタは、 一端に第１基準電位が印加された互いに同一容量の第１
１〜１ｎ容量素子と、 一端に第３基準電位が印加された互いに同一容量の第２
１〜２ｎ容量素子と、 該第１１〜１ｎ容量素子の他端と該第２１〜２ｎ容量素
子の他端とのそれぞれの間に接続された第３１〜３ｎス
イッチング素子と、 を有し、上記ＰＮ符号系列は各桁が２ビットであり、該
２ビットの一方についての該ＰＮ符号系列の第１〜ｎ桁
がそれぞれ上記第１〜ｎ一致度演算回路に供給され、該
２ビットの他方についての該ＰＮ符号系列の第１〜ｎ桁
でそれぞれ該第３１〜３ｎスイッチング素子がオン／オ
フ制御されることを特徴とするマッチドフィルタ。 - 【請求項９】 各桁がｍビットの入力データに対し該ｍ
ビットの各々について請求項５記載のマッチドフィルタ
を有することを特徴とする多ビットマッチドフィルタ。 - 【請求項１０】 上記ｍ個のマッチドフィルタがそれぞ
れ第１〜ｍマッチドフィルタとして備えられ、ｊ＝２〜
ｍの各々について、第ｊマッチドフィルタの上記第１〜
ｎキャパシタの容量がそれぞれ第（ｊ−１）マッチドフ
ィルタの該第１〜ｎキャパシタの容量の２倍であり、該
ｍ個のマッチドフィルタの各相関値出力端が共通に接続
されていることを特徴とする請求項９記載の多ビットマ
ッチドフィルタ。 - 【請求項１１】 上記ｍ個のマッチドフィルタがそれぞ
れ第１〜ｍマッチドフィルタとして備えられ、 ｊ＝２〜ｍの各々について第ｊマッチドフィルタの相関
値出力に対する重みが第（ｊ−１）マッチドフィルタの
相関値出力に対する重みの２倍になるようにして該第１
〜ｍマッチドフィルタの相関値出力の重み付き平均を算
出する重み付き平均演算回路を有することを特徴とする
請求項９記載の多ビットマッチドフィルタ。 - 【請求項１２】 上記重み付き平均演算回路は、 上記第１〜ｍマッチドフィルタの出力端にそれぞれ接続
された第１〜ｍＡ／Ｄ変換回路と、 該第２〜ｍＡ／Ｄ変換回路の出力端にそれぞれ接続さ
れ、該第２〜ｍＡ／Ｄ変換回路の出力をそれぞれｋ２〜
ｋｍ倍する第２〜ｍ乗算回路と、 該第１Ａ／Ｄ変換回路の出力と該第２〜ｍ乗算回路の出
力との総和を算出する加算回路と、 を有し、ｊ＝２〜ｍの各々について、比ｒｊ＝ｋｊ／
（第ｊＡ／Ｄ変換回路の分解能）が比ｒｊ−１の２倍で
あることを特徴とする請求項１１記載の多ビットマッチ
ドフィルタ。 - 【請求項１３】 請求項５乃至１２のいずれか１つに記
載のマッチドフィルタを有することを特徴とする通信
機。
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