JPH0946231A - マッチドフィルタ回路 - Google Patents
マッチドフィルタ回路Info
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- 238000003199 nucleic acid amplification method Methods 0.000 claims 9
- 239000003990 capacitor Substances 0.000 claims 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/69—Spread spectrum techniques
- H04B1/707—Spread spectrum techniques using direct sequence modulation
- H04B1/709—Correlator structure
- H04B1/7093—Matched filter type
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/04—Frequency selective two-port networks
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/0248—Filters characterised by a particular frequency response or filtering method
- H03H17/0254—Matched filters
-
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
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Abstract
(57)【要約】
【目的】 小規模かつ低消費電力のマッチドフィルタ回
路を提供することを目的とする。 【構成】 拡散符号が１ビットデータ列であることに注
目し、入力信号を時系列のアナログ信号としてサンプル
・ホールドした後、これをマルチプレクサによって
「１」または「−１」の系列に分岐し、それぞれの系列
信号を容量結合によって並列加算するものである。
路を提供することを目的とする。 【構成】 拡散符号が１ビットデータ列であることに注
目し、入力信号を時系列のアナログ信号としてサンプル
・ホールドした後、これをマルチプレクサによって
「１」または「−１」の系列に分岐し、それぞれの系列
信号を容量結合によって並列加算するものである。
Description
【０００１】
【産業上の利用分野】本発明はマッチドフィルタ回路に
係り、移動体通信や無線ＬＡＮ等のためのスペクトラム
拡散通信システムに有効なマッチドフィルタ回路に関す
る。
係り、移動体通信や無線ＬＡＮ等のためのスペクトラム
拡散通信システムに有効なマッチドフィルタ回路に関す
る。
【０００２】
【従来の技術】マッチドフィルタ（整合フィルタ）は、
２つの信号の同一性を判定するためのフィルタであり、
スペクトラム拡散方式の通信において、信号を受信すべ
きユーザは受信信号を自らの拡散符号を用いたマッチド
フィルタで処理し、その相関ピークを検出して、同期捕
捉および保持を行う。
２つの信号の同一性を判定するためのフィルタであり、
スペクトラム拡散方式の通信において、信号を受信すべ
きユーザは受信信号を自らの拡散符号を用いたマッチド
フィルタで処理し、その相関ピークを検出して、同期捕
捉および保持を行う。
【０００３】ここに拡散符号をｄ（ｉ）、サンプリング
間隔Δｔ、拡散符号長をＮ、ある時刻ｔ以前の受信信号
をｘ（ｔ−ｉΔｔ）とすると、マッチドフィルタの相関
出力ｙ（ｔ）は、
間隔Δｔ、拡散符号長をＮ、ある時刻ｔ以前の受信信号
をｘ（ｔ−ｉΔｔ）とすると、マッチドフィルタの相関
出力ｙ（ｔ）は、
【数１】 となる。なおｄ（ｉ）は１ビットデータのデータ列であ
る。
る。
【０００４】同期捕捉のためにはダブルサンプリングあ
るいはより多くのサンプリングを行う必要があり、上記
式（１）の演算を複数系統で同時に実行される。その実
現のために従来はデジタル回路あるいはＳＡＷ（表面音
波）素子が使用されていたが、デジタル回路では回路規
模が大きくなって消費電力が大となり、移動体通信には
適さず、一方ＳＡＷ素子では１素子による全体回路実現
が容易でなくまたＳ／Ｎ比が低いという問題があった。
るいはより多くのサンプリングを行う必要があり、上記
式（１）の演算を複数系統で同時に実行される。その実
現のために従来はデジタル回路あるいはＳＡＷ（表面音
波）素子が使用されていたが、デジタル回路では回路規
模が大きくなって消費電力が大となり、移動体通信には
適さず、一方ＳＡＷ素子では１素子による全体回路実現
が容易でなくまたＳ／Ｎ比が低いという問題があった。
【０００５】
【発明が解決しようとする課題】本発明はこのような従
来の問題点を解消すべく創案されたもので、小規模かつ
低消費電力のマッチドフィルタ回路を提供することを目
的とする。
来の問題点を解消すべく創案されたもので、小規模かつ
低消費電力のマッチドフィルタ回路を提供することを目
的とする。
【０００６】
【課題を解決するための手段】本発明に係るマッチドフ
ィルタ回路は、拡散符号が１ビットデータ列であること
に注目し、入力信号を時系列のアナログ信号としてサン
プル・ホールドした後、これをマルチプレクサによって
「１」または「−１」の系列に分岐し、それぞれの系列
信号を容量結合によって並列加算するものである。
ィルタ回路は、拡散符号が１ビットデータ列であること
に注目し、入力信号を時系列のアナログ信号としてサン
プル・ホールドした後、これをマルチプレクサによって
「１」または「−１」の系列に分岐し、それぞれの系列
信号を容量結合によって並列加算するものである。
【０００７】
【作用】本発明に係るマッチドフィルタ回路によれば、
小規模かつ省電力のＬＳＩによる高速処理が可能であ
る。
小規模かつ省電力のＬＳＩによる高速処理が可能であ
る。
【０００８】
【実施例】次に本発明に係るマッチドフィルタ回路の１
実施例を図面に基づいて説明する。
実施例を図面に基づいて説明する。
【０００９】図１において、マッチドフィルタ回路は複
数のサンプル・ホールド回路Ｓ／Ｈに対して入力電圧Ｖ
ｉｎを並列接続してなり、各サンプル・ホールド回路か
らＨ（ハイ）、Ｌ（ロー）の２系統の出力を生じる。サ
ンプル・ホールド回路にはコントロール回路ＣＴＲＬが
接続され、順次いずれか１個のサンプル・ホールド回路
にＶｉｎが取り込まれるように制御を行う。
数のサンプル・ホールド回路Ｓ／Ｈに対して入力電圧Ｖ
ｉｎを並列接続してなり、各サンプル・ホールド回路か
らＨ（ハイ）、Ｌ（ロー）の２系統の出力を生じる。サ
ンプル・ホールド回路にはコントロール回路ＣＴＲＬが
接続され、順次いずれか１個のサンプル・ホールド回路
にＶｉｎが取り込まれるように制御を行う。
【００１０】またサンプル・ホールド回路は、コントロ
ール回路の制御に基づき、入力電圧ＶｉｎをＨ側または
Ｌ側の一方に導き、他方には基準電圧Ｖｒを接続する。
この経路選択は入力信号に乗ずべき１ビット符号に対応
して行われ、この段階で乗算が完了したことになる。
ール回路の制御に基づき、入力電圧ＶｉｎをＨ側または
Ｌ側の一方に導き、他方には基準電圧Ｖｒを接続する。
この経路選択は入力信号に乗ずべき１ビット符号に対応
して行われ、この段階で乗算が完了したことになる。
【００１１】サンプル・ホールド回路Ｓ／Ｈは、図２の
ように構成され、入力電圧ＶｉｎはスイッチＳＷに接続
されている。スイッチＳＷの出力はキャパシタンスＣ１
に接続され、キャパシタンスＣ１の出力には３段の直列
なＭＯＳインバータＩ１、Ｉ２、Ｉ３が接続されてい
る。最終段のＭＯＳインバータＩ３の出力は帰還キャパ
シタンスＣ２を介してＩ１の入力に接続され、これによ
ってＶｉｎが良好な線形性をもってＩ３の出力に生じる
ようになっている。Ｉ３の出力は２個のマルチプレクサ
ＭＵＸ１、ＭＵＸ２に入力され、またこれらマルチプレ
クサには共通な基準電圧Ｖｒが接続されている。ＳＷが
閉成されると、Ｃ１はＶｉｎに対応した電荷で充電さ
れ、Ｉ１〜Ｉ３のフィードバック機能により出力の線形
特性が保証される。そして、その後スイッチＳＷが開放
されたときにサンプル・ホールド回路Ｓ／ＨはＶｉｎを
保持することになる。
ように構成され、入力電圧ＶｉｎはスイッチＳＷに接続
されている。スイッチＳＷの出力はキャパシタンスＣ１
に接続され、キャパシタンスＣ１の出力には３段の直列
なＭＯＳインバータＩ１、Ｉ２、Ｉ３が接続されてい
る。最終段のＭＯＳインバータＩ３の出力は帰還キャパ
シタンスＣ２を介してＩ１の入力に接続され、これによ
ってＶｉｎが良好な線形性をもってＩ３の出力に生じる
ようになっている。Ｉ３の出力は２個のマルチプレクサ
ＭＵＸ１、ＭＵＸ２に入力され、またこれらマルチプレ
クサには共通な基準電圧Ｖｒが接続されている。ＳＷが
閉成されると、Ｃ１はＶｉｎに対応した電荷で充電さ
れ、Ｉ１〜Ｉ３のフィードバック機能により出力の線形
特性が保証される。そして、その後スイッチＳＷが開放
されたときにサンプル・ホールド回路Ｓ／ＨはＶｉｎを
保持することになる。
【００１２】スイッチＳＷ、マルチプレクサＭＵＸ１、
ＭＵＸ２はコントロール信号Ｓ１、Ｓ２、Ｓ３によって
コントロールされ、Ｓ１は一旦閉成された後、入力電圧
を取り込むべき時点においてＳＷ１を開放する。Ｓ２、
Ｓ３は反転した信号であり、一方のマルチプレクサがＶ
ｉｎを出力するときには、他方のマルチプレクサはＶｒ
を出力する。ＭＵＸ１は前記Ｈ（ハイ）の系統の出力を
生じ、ＭＵＸ２はＬ（ロー）の系統の出力である。この
Ｈ、Ｌは拡散符号の「１」、「−１」に対応しており、
ある時点の入力電圧に符号「１」を乗ずるべきときに
は、ＭＵＸ１からＶｉｎを出力し、「−１」を乗ずるべ
きときにはＭＵＸ２からＶｉｎを出力する。
ＭＵＸ２はコントロール信号Ｓ１、Ｓ２、Ｓ３によって
コントロールされ、Ｓ１は一旦閉成された後、入力電圧
を取り込むべき時点においてＳＷ１を開放する。Ｓ２、
Ｓ３は反転した信号であり、一方のマルチプレクサがＶ
ｉｎを出力するときには、他方のマルチプレクサはＶｒ
を出力する。ＭＵＸ１は前記Ｈ（ハイ）の系統の出力を
生じ、ＭＵＸ２はＬ（ロー）の系統の出力である。この
Ｈ、Ｌは拡散符号の「１」、「−１」に対応しており、
ある時点の入力電圧に符号「１」を乗ずるべきときに
は、ＭＵＸ１からＶｉｎを出力し、「−１」を乗ずるべ
きときにはＭＵＸ２からＶｉｎを出力する。
【００１３】最終段のＩ３の出力は接地キャパシタンス
ＣＧ１を介してグランドに接続され、また第２段のＩ２
の出力は１対の平衡レジスタンスＲＥ２１、ＲＥ２２を
介して電源電圧Ｖｄｄおよびグランドに接続されてい
る。このような構成により、フィードバック系を含む反
転増幅回路の発振が防止されている。
ＣＧ１を介してグランドに接続され、また第２段のＩ２
の出力は１対の平衡レジスタンスＲＥ２１、ＲＥ２２を
介して電源電圧Ｖｄｄおよびグランドに接続されてい
る。このような構成により、フィードバック系を含む反
転増幅回路の発振が防止されている。
【００１４】図３に示すように、スイッチＳＷはｎ型Ｍ
ＯＳトランジスタのソース、ドレインをｐ型ＭＯＳトラ
ンジスタのドレイン、ソースとそれぞれ接続してなるト
ランジスタ回路Ｔ１よりなり、このトランジスタ回路の
ｎＭＯＳのドレイン側の端子にＶｉｎを接続し、ｎＭＯ
Ｓのソースの端子を同様の構成のダミートランジスタＤ
Ｔを介して出力端子ＴＯ１に接続してなる。トランジス
タ回路Ｔ１におけるｎＭＯＳトランジスタのゲートには
Ｓ１が入力され、ｐＭＯＳトランジスタのゲートにはＳ
１をインバータＩ４で反転した信号が入力されている。
これによって、Ｓ１がハイレベルのときには、Ｔ１が導
通し、ローレベルのときにはＴ１は遮断される。
ＯＳトランジスタのソース、ドレインをｐ型ＭＯＳトラ
ンジスタのドレイン、ソースとそれぞれ接続してなるト
ランジスタ回路Ｔ１よりなり、このトランジスタ回路の
ｎＭＯＳのドレイン側の端子にＶｉｎを接続し、ｎＭＯ
Ｓのソースの端子を同様の構成のダミートランジスタＤ
Ｔを介して出力端子ＴＯ１に接続してなる。トランジス
タ回路Ｔ１におけるｎＭＯＳトランジスタのゲートには
Ｓ１が入力され、ｐＭＯＳトランジスタのゲートにはＳ
１をインバータＩ４で反転した信号が入力されている。
これによって、Ｓ１がハイレベルのときには、Ｔ１が導
通し、ローレベルのときにはＴ１は遮断される。
【００１５】図４に示すように、マルチプレクサＭＵＸ
１はｎ型、ｐ型の１対のＭＯＳトランジスタのドレイ
ン、ソースを相互に接続してなるトランジスタ回路Ｔ
２、Ｔ３のｎＭＯＳのソース側の端子を共通出力端子Ｔ
Ｏ２に接続してなり、Ｔ２におけるｎＭＯＳのドレイン
側の端子にはＭＯＳインバータＩ３の出力（図中Ｖ１で
示す。）を接続し、Ｔ３のドレインには基準電圧Ｖｒが
接続されている。トランジスタ回路Ｔ２におけるｎＭＯ
Ｓトランジスタのゲートおよびトランジスタ回路Ｔ３に
おけるｐＭＯＳトランジスタのゲートには信号Ｓ２が入
力され、Ｔ２のｐＭＯＳおよびＴ３のｎＭＯＳのゲート
にはＳ２をインバータＩ５で反転した信号が入力されて
いる。これによって、Ｓ２がハイレベルのときには、Ｔ
２が導通してＴ３は遮断され、ローレベルのときにはＴ
３が導通しＴ２が遮断される。すなわちＭＵＸ１は、Ｓ
２のコントロールによりＶ１またはＶｒを択一的に出力
し得る。
１はｎ型、ｐ型の１対のＭＯＳトランジスタのドレイ
ン、ソースを相互に接続してなるトランジスタ回路Ｔ
２、Ｔ３のｎＭＯＳのソース側の端子を共通出力端子Ｔ
Ｏ２に接続してなり、Ｔ２におけるｎＭＯＳのドレイン
側の端子にはＭＯＳインバータＩ３の出力（図中Ｖ１で
示す。）を接続し、Ｔ３のドレインには基準電圧Ｖｒが
接続されている。トランジスタ回路Ｔ２におけるｎＭＯ
Ｓトランジスタのゲートおよびトランジスタ回路Ｔ３に
おけるｐＭＯＳトランジスタのゲートには信号Ｓ２が入
力され、Ｔ２のｐＭＯＳおよびＴ３のｎＭＯＳのゲート
にはＳ２をインバータＩ５で反転した信号が入力されて
いる。これによって、Ｓ２がハイレベルのときには、Ｔ
２が導通してＴ３は遮断され、ローレベルのときにはＴ
３が導通しＴ２が遮断される。すなわちＭＵＸ１は、Ｓ
２のコントロールによりＶ１またはＶｒを択一的に出力
し得る。
【００１６】図示は省略するが、マルチプレクサＭＵＸ
２はＭＵＸ１と同様に構成されＶ１とＶｒの接続が逆転
している。図４において、ＶｒをＴ２に、Ｖ１をＴ３に
接続した構成となっている。これによって、ＭＵＸ２は
ＭＵＸ１と反対の出力、すなわちＭＵＸ１がＶ１を出力
するときにはＶｒを、ＭＵＸ１がＶｒを出力するときに
はＶ１を出力する。
２はＭＵＸ１と同様に構成されＶ１とＶｒの接続が逆転
している。図４において、ＶｒをＴ２に、Ｖ１をＴ３に
接続した構成となっている。これによって、ＭＵＸ２は
ＭＵＸ１と反対の出力、すなわちＭＵＸ１がＶ１を出力
するときにはＶｒを、ＭＵＸ１がＶｒを出力するときに
はＶ１を出力する。
【００１７】信号Ｓ２は拡散符号に対応し、Ｓ２＝１の
ときに１×Ｖ１＝Ｖ１をＡＤ１ｐに出力する。このとき
Ｓ３は−１であり、０に対応したＶｒをＡＤ１ｍに出力
する。一方、Ｓ２＝−１のときには、０に対応したＶｒ
をＡＤ１ｐに出力する。このとき、Ｓ３は＋１であり、
１×Ｖ１＝Ｖ１をＡＤ１ｍに出力する。
ときに１×Ｖ１＝Ｖ１をＡＤ１ｐに出力する。このとき
Ｓ３は−１であり、０に対応したＶｒをＡＤ１ｍに出力
する。一方、Ｓ２＝−１のときには、０に対応したＶｒ
をＡＤ１ｐに出力する。このとき、Ｓ３は＋１であり、
１×Ｖ１＝Ｖ１をＡＤ１ｍに出力する。
【００１８】ある時点ｔにおける受信信号を入力信号Ｖ
ｉｎを用いてＶｉｎ（ｔ）と表し、前記式（１）のＸ
（ｔ）をＶｉｎ（ｔ）で表現すると、
ｉｎを用いてＶｉｎ（ｔ）と表し、前記式（１）のＸ
（ｔ）をＶｉｎ（ｔ）で表現すると、
【数２】 となる。これらのＶｉｎ（ｔ−ｉΔｔ）は各サンプル・
ホールド回路で保持された入力電圧であり、ｄ（ｉ）は
その時点での各サンプル・ホールド回路に与えるべき信
号Ｓ２（拡散符号）である。ある時点で保持された信号
の順序に対して拡散符号は一定であり、新たな信号を取
り込むタイミングでは最も古い信号に替えて新たな信号
を取り込む。この際Ｓ／Ｈとｄ（ｉ）の対応関係がずれ
ることになり、コントロール回路はこれに応じたｄ
（ｉ）のシフトを行う。このようなＳ／Ｈに対する符号
供給のシフトを行わない場合には、Ｓ／Ｈ間での符号転
送を行うことになり、データ転送に伴う誤差が発生する
ことになる。すなわち、符号のシフトはデータ転送誤差
を防止する上で有効である。
ホールド回路で保持された入力電圧であり、ｄ（ｉ）は
その時点での各サンプル・ホールド回路に与えるべき信
号Ｓ２（拡散符号）である。ある時点で保持された信号
の順序に対して拡散符号は一定であり、新たな信号を取
り込むタイミングでは最も古い信号に替えて新たな信号
を取り込む。この際Ｓ／Ｈとｄ（ｉ）の対応関係がずれ
ることになり、コントロール回路はこれに応じたｄ
（ｉ）のシフトを行う。このようなＳ／Ｈに対する符号
供給のシフトを行わない場合には、Ｓ／Ｈ間での符号転
送を行うことになり、データ転送に伴う誤差が発生する
ことになる。すなわち、符号のシフトはデータ転送誤差
を防止する上で有効である。
【００１９】式（２）における積算は、前記加算部ＡＤ
１〜ＡＤ３で実行され、各サンプル・ホールド回路の出
力電圧ＶＨ、ＶＬがＡＤ３、ＡＤ２においてそれぞれ積
算されている。この積算は直接実行されず、Ｓ／Ｈを複
数のグループに分け、各グループごとに出力ＶＨ、ＶＬ
を一旦ＡＤ１で積算する。そしてＶＨを積算するＡＤｐ
１の出力を全てＡＤ２に入力し、ＶＬを積算するＡＤ１
ｍの出力を全てＡＤ３に入力する。ここに図１では６個
のＳ／Ｈが図示され、これを３個ずつのグループに分け
ているが、一般に拡散符号は１００〜数１００ビットあ
るいはさらに長いコードであり、このビット数に対応し
た個数のＳ／Ｈが設けられる。
１〜ＡＤ３で実行され、各サンプル・ホールド回路の出
力電圧ＶＨ、ＶＬがＡＤ３、ＡＤ２においてそれぞれ積
算されている。この積算は直接実行されず、Ｓ／Ｈを複
数のグループに分け、各グループごとに出力ＶＨ、ＶＬ
を一旦ＡＤ１で積算する。そしてＶＨを積算するＡＤｐ
１の出力を全てＡＤ２に入力し、ＶＬを積算するＡＤ１
ｍの出力を全てＡＤ３に入力する。ここに図１では６個
のＳ／Ｈが図示され、これを３個ずつのグループに分け
ているが、一般に拡散符号は１００〜数１００ビットあ
るいはさらに長いコードであり、このビット数に対応し
た個数のＳ／Ｈが設けられる。
【００２０】図５に示すように、加算部ＡＤ１は１グル
ープのＳ／Ｈの個数に対応した個数のキャパシタンスＣ
３、Ｃ４、Ｃ５よりなる容量結合ＣＰ１を有し、その出
力は３段の直列なＭＯＳインバータＩ６、Ｉ７、Ｉ８に
接続されている。最終段のＭＯＳインバータＩ３の出力
は帰還キャパシタンスＣ６を介してＩ１の入力に接続さ
れ、これによってＣＰ１の出力が良好な線形性をもって
Ｉ８の出力に生じるようになっている。各キャパシタン
スＣ３〜Ｃ５の入力電圧をＶ３、Ｖ４、Ｖ５とすると、
Ｉ８の出力Ｖ６は、 Ｖ６＝−（Ｃ３Ｖ３＋Ｃ４Ｖ４＋Ｃ５Ｖ５）／Ｃ６ （３） となる。ここに、Ｖ３〜Ｖ５は基準電圧Ｖｒを基準とし
た電圧であり、またＣ３＝Ｃ４＝Ｃ５＝Ｃ６／３と設定
されている。これにより、 Ｖ６＝−（Ｖ３＋Ｖ４＋Ｖ５）／３ （４） なる反転加算値の正規化出力が得られる。この正規化に
より、最大電圧が電源電圧を超えることが防止されてい
る。
ープのＳ／Ｈの個数に対応した個数のキャパシタンスＣ
３、Ｃ４、Ｃ５よりなる容量結合ＣＰ１を有し、その出
力は３段の直列なＭＯＳインバータＩ６、Ｉ７、Ｉ８に
接続されている。最終段のＭＯＳインバータＩ３の出力
は帰還キャパシタンスＣ６を介してＩ１の入力に接続さ
れ、これによってＣＰ１の出力が良好な線形性をもって
Ｉ８の出力に生じるようになっている。各キャパシタン
スＣ３〜Ｃ５の入力電圧をＶ３、Ｖ４、Ｖ５とすると、
Ｉ８の出力Ｖ６は、 Ｖ６＝−（Ｃ３Ｖ３＋Ｃ４Ｖ４＋Ｃ５Ｖ５）／Ｃ６ （３） となる。ここに、Ｖ３〜Ｖ５は基準電圧Ｖｒを基準とし
た電圧であり、またＣ３＝Ｃ４＝Ｃ５＝Ｃ６／３と設定
されている。これにより、 Ｖ６＝−（Ｖ３＋Ｖ４＋Ｖ５）／３ （４） なる反転加算値の正規化出力が得られる。この正規化に
より、最大電圧が電源電圧を超えることが防止されてい
る。
【００２１】最終段のＩ８の出力は接地キャパシタンス
ＣＧ２を介してグランドに接続され、また第２段のＩ７
の出力は１対の平衡レジスタンスＲＥ５１、ＲＥ５２を
介して電源電圧Ｖｄｄおよびグランドに接続されてい
る。このような構成により、フィードバック系を含む反
転増幅回路の発振が防止されている。
ＣＧ２を介してグランドに接続され、また第２段のＩ７
の出力は１対の平衡レジスタンスＲＥ５１、ＲＥ５２を
介して電源電圧Ｖｄｄおよびグランドに接続されてい
る。このような構成により、フィードバック系を含む反
転増幅回路の発振が防止されている。
【００２２】図６に示すように、加算部ＡＤ２は接続さ
れたＡＤ１の個数に対応した個数のキャパシタンスＣ
７、Ｃ８よりなる容量結合ＣＰ２を有し、その出力は３
段の直列なＭＯＳインバータＩ９、Ｉ１０、Ｉ１１に接
続されている。最終段のＭＯＳインバータＩ１１の出力
は帰還キャパシタンスＣ９を介してＩ９の入力に接続さ
れ、これによってＣＰ２の出力が良好な線形性をもって
Ｉ１１の出力に生じるようになっている。各キャパシタ
ンスＣ７、Ｃ８の入力電圧をＶ７、Ｖ８とすると、Ｉ１
１の出力Ｖ９は、 Ｖ９＝−（Ｃ７Ｖ７＋Ｃ８Ｖ８）／Ｃ９ （５） となる。ここに、Ｖ７、Ｖ８は基準電圧Ｖｒを基準とし
た電圧であり、またＣ７＝Ｃ８＝Ｃ９／２と設定されて
いる。これによって、 Ｖ６＝−（Ｖ７＋Ｖ８）／２ （６） なる加算値の正規化出力が得られる。この正規化によ
り、最大電圧が電源電圧を超えることが防止されてい
る。
れたＡＤ１の個数に対応した個数のキャパシタンスＣ
７、Ｃ８よりなる容量結合ＣＰ２を有し、その出力は３
段の直列なＭＯＳインバータＩ９、Ｉ１０、Ｉ１１に接
続されている。最終段のＭＯＳインバータＩ１１の出力
は帰還キャパシタンスＣ９を介してＩ９の入力に接続さ
れ、これによってＣＰ２の出力が良好な線形性をもって
Ｉ１１の出力に生じるようになっている。各キャパシタ
ンスＣ７、Ｃ８の入力電圧をＶ７、Ｖ８とすると、Ｉ１
１の出力Ｖ９は、 Ｖ９＝−（Ｃ７Ｖ７＋Ｃ８Ｖ８）／Ｃ９ （５） となる。ここに、Ｖ７、Ｖ８は基準電圧Ｖｒを基準とし
た電圧であり、またＣ７＝Ｃ８＝Ｃ９／２と設定されて
いる。これによって、 Ｖ６＝−（Ｖ７＋Ｖ８）／２ （６） なる加算値の正規化出力が得られる。この正規化によ
り、最大電圧が電源電圧を超えることが防止されてい
る。
【００２３】最終段のＩ１１の出力は接地キャパシタン
スＣＧ３を介してグランドに接続され、また第２段のＩ
１０の出力は１対の平衡レジスタンスＲＥ６１、ＲＥ６
２を介して電源電圧Ｖｄｄおよびグランドに接続されて
いる。このような構成により、フィードバック系を含む
反転増幅回路の発振が防止されている。
スＣＧ３を介してグランドに接続され、また第２段のＩ
１０の出力は１対の平衡レジスタンスＲＥ６１、ＲＥ６
２を介して電源電圧Ｖｄｄおよびグランドに接続されて
いる。このような構成により、フィードバック系を含む
反転増幅回路の発振が防止されている。
【００２４】図７に示すように、加算部ＡＤ３は接続さ
れた２個のＡＤ１およびＡＤ２に対応したキャパシタン
スＣ１０、Ｃ１１、Ｃ１２よりなる容量結合ＣＰ３を有
し、その出力は３段の直列なＭＯＳインバータＩ１２、
Ｉ１３、Ｉ１４に接続されている。最終段のＭＯＳイン
バータＩ１４の出力は帰還キャパシタンスＣ１３を介し
てＩ１２の入力に接続され、これによってＣＰ３の出力
が良好な線形性をもってＩ１４の出力に生じるようにな
っている。各キャパシタンスＣ１０〜Ｃ１２の入力電圧
（Ｖｒを基準とした電圧）をＶ１０、Ｖ１１、Ｖ１２と
すると、Ｉ１４の出力Ｖ１３（Ｖｒを基準とした電圧）
は、 Ｖ１３＝−（Ｃ１０Ｖ１０＋Ｃ１１Ｖ１１＋Ｃ１２Ｖ１２）／Ｃ１３ （７） となる。ここに、Ｃ１０＝Ｃ１１＝Ｃ１２／２＝Ｃ１３
／２と設定され、 Ｖ１３＝−（Ｖ１０＋Ｖ１１＋２Ｖ１２）／２ （８） なる反転加算値の正規化出力が得られる。なお、Ｃ１２
の重みがＣ１０、Ｃ１１の２倍に設定されているのは、
ＡＤ２で正規化された影響を除去する（正規化されてい
ないＶ１０、Ｖ１１と整合させる）ためである。以上の
正規化により、最大電圧が電源電圧を超えることが防止
されている。
れた２個のＡＤ１およびＡＤ２に対応したキャパシタン
スＣ１０、Ｃ１１、Ｃ１２よりなる容量結合ＣＰ３を有
し、その出力は３段の直列なＭＯＳインバータＩ１２、
Ｉ１３、Ｉ１４に接続されている。最終段のＭＯＳイン
バータＩ１４の出力は帰還キャパシタンスＣ１３を介し
てＩ１２の入力に接続され、これによってＣＰ３の出力
が良好な線形性をもってＩ１４の出力に生じるようにな
っている。各キャパシタンスＣ１０〜Ｃ１２の入力電圧
（Ｖｒを基準とした電圧）をＶ１０、Ｖ１１、Ｖ１２と
すると、Ｉ１４の出力Ｖ１３（Ｖｒを基準とした電圧）
は、 Ｖ１３＝−（Ｃ１０Ｖ１０＋Ｃ１１Ｖ１１＋Ｃ１２Ｖ１２）／Ｃ１３ （７） となる。ここに、Ｃ１０＝Ｃ１１＝Ｃ１２／２＝Ｃ１３
／２と設定され、 Ｖ１３＝−（Ｖ１０＋Ｖ１１＋２Ｖ１２）／２ （８） なる反転加算値の正規化出力が得られる。なお、Ｃ１２
の重みがＣ１０、Ｃ１１の２倍に設定されているのは、
ＡＤ２で正規化された影響を除去する（正規化されてい
ないＶ１０、Ｖ１１と整合させる）ためである。以上の
正規化により、最大電圧が電源電圧を超えることが防止
されている。
【００２５】最終段のＩ１４の出力は接地キャパシタン
スＣＧ４を介してグランドに接続され、また第２段のＩ
１３の出力は１対の平衡レジスタンスＲＥ７１、ＲＥ７
２を介して電源電圧Ｖｄｄおよびグランドに接続されて
いる。このような構成により、フィードバック系を含む
反転増幅回路の発振が防止されている。
スＣＧ４を介してグランドに接続され、また第２段のＩ
１３の出力は１対の平衡レジスタンスＲＥ７１、ＲＥ７
２を介して電源電圧Ｖｄｄおよびグランドに接続されて
いる。このような構成により、フィードバック系を含む
反転増幅回路の発振が防止されている。
【００２６】ここでＡＤ１、ＡＤ２、ＡＤ３による演算
を一般化してまとめる。ｉ番目のＳ／Ｈのための信号Ｓ
２をＳ２（ｉ）、その反転をＩＳ２（ｉ）で表すと、Ａ
Ｄ２の出力Ｖ９は、
を一般化してまとめる。ｉ番目のＳ／Ｈのための信号Ｓ
２をＳ２（ｉ）、その反転をＩＳ２（ｉ）で表すと、Ａ
Ｄ２の出力Ｖ９は、
【数３】 となり、ＡＤ３の出力Ｖ１３は、
【数４】 なる演算が実行されたことになる。ここに、 Ｓ２（ｉ）＝ １ または −１ Ｓ２（ｉ）＝ １ のとき ＩＳ２（ｉ）＝−１ Ｓ２（ｉ）＝−１ のとき ＩＳ２（ｉ）＝ １
【００２７】前記基準電圧Ｖｒは、図８に示す基準電圧
生成回路Ｖｒｅｆによって生成される。この基準電圧生
成回路は３段の直列なインバータＩ１５、Ｉ１６、Ｉ１
７の最終段出力を初段入力に帰還させた回路であり、前
記加算部と同様に接地キャパシタンスＣＧ５、平衡レジ
スタンスＲＥ８１、ＲＥ８２による発振防止処理が施さ
れている。基準電圧生成回路Ｖｒｅｆはその入出力電圧
が等しくなる安定点に出力が収束し、各ＭＯＳインバー
タの閾値設定により所望の基準電圧を生成し得る。一般
には充分おおきな正負両方向に充分大きなダイナミック
レンジを確保するために、Ｖｒ＝Ｖｄｄ／２と設定され
ることが多い。ここにＶｄｄはＭＯＳインバータの電源
電圧である。
生成回路Ｖｒｅｆによって生成される。この基準電圧生
成回路は３段の直列なインバータＩ１５、Ｉ１６、Ｉ１
７の最終段出力を初段入力に帰還させた回路であり、前
記加算部と同様に接地キャパシタンスＣＧ５、平衡レジ
スタンスＲＥ８１、ＲＥ８２による発振防止処理が施さ
れている。基準電圧生成回路Ｖｒｅｆはその入出力電圧
が等しくなる安定点に出力が収束し、各ＭＯＳインバー
タの閾値設定により所望の基準電圧を生成し得る。一般
には充分おおきな正負両方向に充分大きなダイナミック
レンジを確保するために、Ｖｒ＝Ｖｄｄ／２と設定され
ることが多い。ここにＶｄｄはＭＯＳインバータの電源
電圧である。
【００２８】以上のマッチドフィルタ回路は容量結合に
よるアナログ加算を行うため、回路規模はデジタル処理
の場合に比較して大幅に縮小され、また並列加算である
ため処理速度は速い。さらにサンプル・ホールド回路や
加算部は入出力が全て電圧信号であるため、電流消費は
わずかであり、消費電力が少ない。
よるアナログ加算を行うため、回路規模はデジタル処理
の場合に比較して大幅に縮小され、また並列加算である
ため処理速度は速い。さらにサンプル・ホールド回路や
加算部は入出力が全て電圧信号であるため、電流消費は
わずかであり、消費電力が少ない。
【００２９】なお加算部等の出力精度はＭＯＳインバー
タの特性のばらつきや、キャパシタンス容量比で決定さ
れるが、インバータに関しては相互に近接配置すること
によりばらつきを抑制し得る。またキャパシタンスに関
しては、図９に示すように、複数の単位キャパシタンス
配列の中で分散的な接続により個々のキャパシタンスを
構成することにより容量比の精度を高め得る。図中ライ
ンＬ１〜Ｌ１６は１６個のキャパシタンスを形成するた
めに単位キャパシタンスを接続するラインであり、Ｌ
１、Ｌ２は１列の単位キャパシタンスから１個おきの単
位キャパシタンスに接続されている。同様にＬ３、Ｌ４
はこれに隣接する列の単位キャパシタンスから１個おき
に単位キャパシタンスに接続されている。またこのよう
な配列の周囲に実際には使用されない単位キャパシタン
スのパターンを配置することにより、単位キャパシタン
ス形成時のパターンのばらつきを抑制し得る。
タの特性のばらつきや、キャパシタンス容量比で決定さ
れるが、インバータに関しては相互に近接配置すること
によりばらつきを抑制し得る。またキャパシタンスに関
しては、図９に示すように、複数の単位キャパシタンス
配列の中で分散的な接続により個々のキャパシタンスを
構成することにより容量比の精度を高め得る。図中ライ
ンＬ１〜Ｌ１６は１６個のキャパシタンスを形成するた
めに単位キャパシタンスを接続するラインであり、Ｌ
１、Ｌ２は１列の単位キャパシタンスから１個おきの単
位キャパシタンスに接続されている。同様にＬ３、Ｌ４
はこれに隣接する列の単位キャパシタンスから１個おき
に単位キャパシタンスに接続されている。またこのよう
な配列の周囲に実際には使用されない単位キャパシタン
スのパターンを配置することにより、単位キャパシタン
ス形成時のパターンのばらつきを抑制し得る。
【００３０】
【発明の効果】前述のとおり、本発明に係るマッチドフ
ィルタ回路は、拡散符号が１ビットデータ列であること
に注目し、入力信号を時系列のアナログ信号としてサン
プル・ホールドした後、これをマルチプレクサによって
「１」または「−１」の系列に分岐し、それぞれの系列
信号を容量結合によって並列加算するので、小規模かつ
省電力のＬＳＩによる高速処理が可能であるという優れ
た効果を有する。
ィルタ回路は、拡散符号が１ビットデータ列であること
に注目し、入力信号を時系列のアナログ信号としてサン
プル・ホールドした後、これをマルチプレクサによって
「１」または「−１」の系列に分岐し、それぞれの系列
信号を容量結合によって並列加算するので、小規模かつ
省電力のＬＳＩによる高速処理が可能であるという優れ
た効果を有する。
【図１】 本発明に係るマッチドフィルタ回路の模式的
１実施例を示すブロック図である。
１実施例を示すブロック図である。
【図２】 同実施例におけるサンプル・ホールド回路を
示す回路図である。
示す回路図である。
【図３】 同実施例におけるスイッチを示す回路図であ
る。
る。
【図４】 同実施例におけるマルチプレクサを示す回路
図である。
図である。
【図５】 同実施例における第１加算部を示す回路図で
ある。
ある。
【図６】 同実施例における第２加算部を示す回路図で
ある。
ある。
【図７】 同実施例における第３加算部を示す回路図で
ある。
ある。
【図８】 同実施例における基準電圧生成回路を示す回
路図である。
路図である。
【図９】 同実施例におけるキャパシタンスを示す平面
図である。
図である。
Ｓ／Ｈ ．．． サンプル・ホールド回路 ＡＤ１、ＡＤ２、ＡＤ３ ．．． 加算部 ＣＴＲＬ ．．． コントロール回路。 Ｖｉｎ ．．． 入力電圧 Ｖｏｕｔ ．．． 出力電圧 ＳＷ ．．． スイッチ ＭＵＸ１、ＭＵＸ２ ．．． マルチプレクサ。 ==================================================
== 1995-07-28 16:26:32<<Start>> A:\JSDOC\PATENT\YZ
N95002\YZN9502.DOC<< End >> A:\JSDOC\PATENT\YZN950
02\YZN9502.DOC____________________________________
____________________________________
== 1995-07-28 16:26:32<<Start>> A:\JSDOC\PATENT\YZ
N95002\YZN9502.DOC<< End >> A:\JSDOC\PATENT\YZN950
02\YZN9502.DOC____________________________________
____________________________________
───────────────────────────────────────────────────── フロントページの続き (72)発明者 本橋 一則 東京都世田谷区北沢３−５−18 鷹山ビル 株式会社鷹山内 (72)発明者 秦 暁凌 東京都世田谷区北沢３−５−18 鷹山ビル 株式会社鷹山内 (72)発明者 林 勝民 東京都世田谷区北沢３−５−18 鷹山ビル 株式会社鷹山内 (72)発明者 山本 誠 東京都世田谷区北沢３−５−18 鷹山ビル 株式会社鷹山内 (72)発明者 高取 直 東京都世田谷区北沢３−５−18 鷹山ビル 株式会社鷹山内
Claims (6)
- 【請求項１】 入力電圧に接続されたスイッチと、こ
のスイッチの出力に接続された第１キャパシタンスと、
この第１キャパシタンスの出力に接続された奇数段のＭ
ＯＳインバータよりなる第１反転増幅部と、この第１反
転増幅部の出力を入力に接続する第１帰還キャパシタン
スと、前記第１反転増幅部の出力または基準電圧を択一
的に出力する第１マルチプレクサと、この第１マルチプ
レクサの出力とは逆の選択で第１反転増幅器出力または
基準電圧を出力する第２マルチプレクサとを有する複数
のサンプル・ホールド回路と；各サンプル・ホールド回
路の第１マルチプレクサの出力が接続された複数の第２
キャパシタンスと、これら第２キャパシタンスの出力が
統合されつつ接続された奇数段のＭＯＳインバータより
なる第２反転増幅部と、この第２反転増幅部の出力を入
力に接続する第２帰還キャパシタンスとを有する第１加
算部と；各サンプル・ホールド回路の第２マルチプレク
サの出力および第１加算部の出力が接続された複数の第
３キャパシタンスと、これら第３キャパシタンスの出力
が統合されつつ接続された奇数段のＭＯＳインバータよ
りなる第３反転増幅部と、この第３反転増幅部の出力を
入力に接続する第３帰還キャパシタンスとを有する第２
加算部と；前記サンプル・ホールド回路のうちいずれか
１個における前記スイッチを閉成するとともに他のスイ
ッチを開放しかつ所定の組合せで各サンプル・ホールド
回路の第１、第２マルチプレクサを切り換えるコントロ
ール回路と；を備えているマッチドフィルタ回路。 - 【請求項２】 サンプル・ホールド回路を複数のグル
ープにグループ分けし、各グループについて、１マルチ
プレクサの出力が接続された第４部加算部を設け、第２
マルチプレクサが接続された第５加算部を設け、全グル
ープの第４加算部の出力を第２加算部に入力し、全グル
ープの第５加算部加算部の出力を第１加算部に入力して
あり、第４加算部は、各サンプル・ホールド回路の第１
マルチプレクサの出力が接続された複数の第４キャパシ
タンスと、これら第４キャパシタンスの出力が統合され
つつ接続された奇数段のＭＯＳインバータよりなる第４
反転増幅部と、この第４反転増幅部の出力を入力に接続
する第４帰還キャパシタンスとをし、第５加算部は、各
サンプル・ホールド回路の第２マルチプレクサの出力お
よび第１加算部の出力が接続された複数の第５キャパシ
タンスと、これら第５キャパシタンスの出力が統合され
つつ接続された奇数段のＭＯＳインバータよりなる第５
反転増幅部と、この第５反転増幅部の出力を入力に接続
する第５帰還キャパシタンスとを有することを特徴とす
る請求項１記載のマッチドフィルタ回路。 - 【請求項３】 奇数段のＭＯＳインバータよりなる第
６反転増幅部と、この第６反転増幅部の出力を入力に接
続する第６帰還キャパシタンスとを備えた基準電圧生成
回路により基準電圧が生成されていることを特徴とする
請求項１記載のマッチドフィルタ回路。 - 【請求項４】 反転増幅部は、出力とグランドとの間
には接地キャパシタンスが接続され、最終段のＭＯＳイ
ンバータより前段でＭＯＳインバータの出力を１対の平
衡レジスタンスによって電源およびグランドに接続して
あることを特徴とする請求項１請求項２または請求項３
に記載のマッチドフィルタ回路。 - 【請求項５】 基準電圧はＭＯＳインバータの電源電
圧の１／２となるようにＭＯＳインバータの閾値が設定
されていることを特徴とする請求項３記載のマッチドフ
ィルタ回路。 - 【請求項６】 各サンプル・ホールド回路に対するコ
ントロール回路の設定は、、全てのサンプル・ホールド
回路を循環するように切り換えられることを特徴とする
請求項１記載のマッチドフィルタ回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21243895A JP3320594B2 (ja) | 1995-07-28 | 1995-07-28 | マッチドフィルタ回路 |
| DE69616199T DE69616199T2 (de) | 1995-07-28 | 1996-07-22 | Signalangepasste Filterschaltung |
| EP19960111795 EP0756377B1 (en) | 1995-07-28 | 1996-07-22 | Matched filter circuit |
| KR1019960030564A KR100388850B1 (ko) | 1995-07-28 | 1996-07-26 | 정합필터회로 |
| US08/686,958 US5841315A (en) | 1995-07-28 | 1996-07-26 | Matched filter circuit |
| CN96110853A CN1099159C (zh) | 1995-07-28 | 1996-07-26 | 匹配滤波器电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21243895A JP3320594B2 (ja) | 1995-07-28 | 1995-07-28 | マッチドフィルタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0946231A true JPH0946231A (ja) | 1997-02-14 |
| JP3320594B2 JP3320594B2 (ja) | 2002-09-03 |
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ID=16622614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21243895A Expired - Fee Related JP3320594B2 (ja) | 1995-07-28 | 1995-07-28 | マッチドフィルタ回路 |
Country Status (6)
| Country | Link |
|---|---|
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| EP (1) | EP0756377B1 (ja) |
| JP (1) | JP3320594B2 (ja) |
| KR (1) | KR100388850B1 (ja) |
| CN (1) | CN1099159C (ja) |
| DE (1) | DE69616199T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6788736B1 (en) | 1998-08-26 | 2004-09-07 | Sharp Kabushiki Kaisha | Matched filter |
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|---|---|---|---|---|
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| JPH10229378A (ja) * | 1996-04-02 | 1998-08-25 | Sharp Corp | マッチドフィルタ |
| JP2003060745A (ja) | 2001-08-22 | 2003-02-28 | Sony Corp | 情報伝達装置、情報伝達方法及びモニタ装置 |
| CN101964640A (zh) * | 2010-10-28 | 2011-02-02 | 哈尔滨工程大学 | 脉宽匹配滤波器 |
| CN103138762B (zh) * | 2011-11-30 | 2016-04-27 | 禾瑞亚科技股份有限公司 | 多阶取样保持电路 |
| WO2022104725A1 (en) * | 2020-11-20 | 2022-05-27 | Telefonaktiebolaget Lm Ericsson (Publ) | Method and apparatus for detection of radio signal |
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|---|---|---|---|---|
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| US4507746A (en) * | 1982-07-28 | 1985-03-26 | The United States Of America As Represented By The Secretary Of The Army | Programmable matched filter for binary phase-coded signals |
| US5495192A (en) * | 1992-02-10 | 1996-02-27 | Yozan Inc. | Sample hold circuit |
| JP3111425B2 (ja) * | 1992-11-18 | 2000-11-20 | 株式会社鷹山 | フィルタ回路 |
| JPH06164320A (ja) * | 1992-11-24 | 1994-06-10 | Takayama:Kk | フィルタ回路 |
| JP2985999B2 (ja) * | 1993-02-04 | 1999-12-06 | 株式会社高取育英会 | 重み付き加算回路 |
| US5502664A (en) * | 1993-03-25 | 1996-03-26 | Yozan Inc. | Filter device including SRAM and EEPROM devices |
| US5500810A (en) * | 1993-04-28 | 1996-03-19 | Yozan Inc. | Filter device with memory test circuit |
| US5408192A (en) * | 1993-10-12 | 1995-04-18 | International Business Machines Corporation | Monolithic broadband phase shifting circuit for analog data signals |
-
1995
- 1995-07-28 JP JP21243895A patent/JP3320594B2/ja not_active Expired - Fee Related
-
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- 1996-07-22 DE DE69616199T patent/DE69616199T2/de not_active Expired - Fee Related
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- 1996-07-26 CN CN96110853A patent/CN1099159C/zh not_active Expired - Fee Related
- 1996-07-26 US US08/686,958 patent/US5841315A/en not_active Expired - Fee Related
- 1996-07-26 KR KR1019960030564A patent/KR100388850B1/ko not_active IP Right Cessation
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