DE69616199T2

DE69616199T2 - Signalangepasste Filterschaltung

Info

Publication number: DE69616199T2
Application number: DE69616199T
Authority: DE
Inventors: Shengmin Lin; Kazunori Motohashi; Xiaoling Quin; Guoliang Shou; Sunao Takatori; Makoto Yamamoto; Changming Zhou
Original assignee: Yozan Inc; Sharp Corp
Current assignee: Yozan Inc; Sharp Corp
Priority date: 1995-07-28
Filing date: 1996-07-22
Publication date: 2002-03-14
Anticipated expiration: 2016-07-23
Also published as: KR100388850B1; US5841315A; DE69616199D1; CN1099159C; EP0756377B1; KR970008904A; CN1146665A; EP0756377A1; JP3320594B2; JPH0946231A

Description

Die vorliegende Erfindung betrifft eine Suchfilterschaltung (matched filter circuit), insbesondere ein für ein Spreizspektrum-Kommunikationssystem wirksames Suchfilter für den Zellular-Mobilfunk und für ein Funk-LAN (Local Area Network)
Ein Suchfilter ist ein Filter zur Bewertung der Identifikation zwischen zwei Signalen. In dem Spreizspektrum-Kommunikationssystem verarbeitet jeder Nutzer, welcher ein Signal empfängt, das empfangene Signal mittels eines Suchfilters unter Anwendung eines dem Nutzer zugeordneten Spreizcodes, um so ein Korrelationsmaximum zum Erfassen und Halten zu finden.
Hier ist unter der Annahme, daß ein Spreizcode gleich d(i), ein Abtastintervall gleich Δt, eine Länge eines Diffusionscodes gleich N, ein empfangenes Signal vor einer Zeit t gleich x(t - iΔt) ist, ein Korrelationsausgang y(t) des Suchfilters so wie es in Formel (1) angegeben ist. In der Formel (1) ist d(i) eine Datenfolge von 1-Bit-Daten.
y(t) = d(i) · (t - iΔt) (1)
Es ist erforderlich, eine doppelte Abtastung oder eine Abtastung höherer Ordnung für die Erfassung durchzuführen. In diesem Falle wird die Operation in der Formel (1) gleichzeitig in mehreren Systemen durchgeführt. Üblicherweise wird eine digitale Schaltung oder eine SAW-Vorrichtung (akustische Oberflächenwellen-Vorrichtung) für die Verarbeitung verwendet. Es gibt jedoch Probleme dahingehend, daß, wenn eine digitale Schaltung verwendet wird, die Schaltungsaufwand groß und somit auch der Energieverbrauch groß ist, was diese für Mobilfunk-Kommunikationsgeräte ungeeignet macht. Wenn die SAW-Vorrichtung verwendet wird, kann die gesamte Schaltung nicht innerhalb einer LSI integriert werden, und das S/N-Verhältnis (Signal/Rausch-Verhältnis) ist schlecht.
US-A-4 507 746 offenbart eine programmierbare digitale Vorrichtung, die für die Durchführung einer Suchfilteroperation an beliebigen binären phasencodierten Signalen ausgelegt ist. Die Vorrichtung weist einen ersten und zweiten Halbaddierer, wovon jeder zwei Eingänge und einen Summen- und Übertragsausgang besitzt, ein Netzwerk zum Summieren der Ausgänge der Addierer und eine Einrichtung zum Verbinden des Übertragsausgangs des ersten Addierers mit einem OR-Gatter (ODER-Gatter) auf. Ferner ist eine Einrichtung zum Verbinden des Summenausgangs des zweiten Halbaddierers mit dem anderen Eingang des OR-Gatters vorgesehen. Schließlich weist die Vorrichtung eine Einrichtung zur Nutzung des Summenausgangs des ersten Halbaddierers, des Ausgangs des OR-Gatters und des Übertragsausgangs des zweiten Halbaddierers als Ausgänge des Netzwerks auf.
Eine Aufgabe der vorliegenden Erfindung besteht in der Lösung der vorgenannten Probleme und in der Bereitstellung einer Suchfilterschaltung kleiner Größe und mit geringem elektrischen Energieverbrauch. Diese Aufgabe wird durch die Merkmale der Ansprüche 1 gelöst.
Unter der Berücksichtigung, daß ein Spreizcode ein 1-Bit-Datenstrom ist, wird ein Eingang als ein analoges Signal entlang der zeitlichen Reihenfolge abgetastet und gehalten, in "1" und "-1" klassifiziert und dann die klassifizierten Signale mittels einer kapazitiven Kopplung in einer Suchfilterschaltung parallel addiert.
Es ist möglich, eine Hochgeschwindigkeitsverarbeitung mittels einer LSI kleiner Größe und mit niedrigem elektrischen Energieverbrauch durch die Suchfilterschaltung durchzuführen.
Fig. 1 stellt ein Blockschaltbild einer Ausführungsform der erfindungsgemäßen Suchfilterschaltung dar.
Fig. 2 stellt eine Abtast-und-Halte-Schaltung in der Ausführungsform in Fig. 1 dar.
Fig. 3 stellt einen Schalter in der Ausführungsform in Fig. 1 dar.
Fig. 4 stellt einen Multiplexer in der Ausführungsform in Fig. 1 dar.
Fig. 5 stellt den ersten Additionsabschnitt in der Ausführungsform in Fig. 1 dar.
Fig. 6 stellt den zweiten Additionsabschnitt in der Ausführungsform in Fig. 1 dar.
Fig. 7 stellt den dritten Additionsabschnitt in der Ausführungsform in Fig. 1 dar.
Fig. 8 stellt die Referenzspannungs-Erzeugungsschaltung in Fig. 1 dar.
Fig. 9 stellt die Draufsicht auf eine Kapazität in Fig. 1 dar.
Hierin nachstehend wird die Ausführungsform einer erfindungsgemäßen Filterschaltung unter Bezugnahme auf die Zeichnungen beschrieben.
In Fig. 1 enthält die erfindungsgemäße Suchfilterschaltung mehrere Abtast-und-Halte- Schaltungen S/H zum parallelen Empfangen einer Eingangsspannung Vin. Zwei Arten von Ausgängen H (High - hoher Pegel) und L (Low - niedriger Pegel) werden von jeder Abtast-und-Halte-Schaltung erzeugt. Eine Steuerschaltung CTRL ist mit den Abtast-und- Halte-Schaltungen verbunden, um so die Eingabe von Vin in jeweils eine der Abtast- und-Halte-Schaltung sukzessiv zu steuern.
Die Abtast-und-Halte-Schaltung führt die Eingangsspannung Vin der Steuerung der Steuerschaltung CTRL entsprechend entweder der H-Seite oder L-Seite zu. Eine Referenzspannung Vr wird durch die Steuerschaltung mit der anderen Seite verbunden. Diese gemäß einem 1-Bit-Spreizcode und einer Multiplikation der Eingangsspannung mit dem Code durchgeführte Routenselektion wird allein durch diese Selektion abgeschlossen.
Eine Abtast-und-Halte-Schaltung S/H ist wie in Fig. 2 aufgebaut, in welcher eine Eingangsspannung Vin mit einem Schalter SW verbunden ist. Ein Ausgang des Schalters SW ist mit einer Kapazität C1 verbunden, und drei Stufen serieller MOS-Inverter I1, I2 und I3 sind mit einem Ausgang der Kapazität C1 verbunden. Ein Ausgang des MOS- Inverters I3 der letzten Stufe ist mit einem Eingang von I1 über eine Rückkopplungskapazität C2 verbunden. Demzufolge wird eine Invertierung von Vin am Ausgang von I3 mit einer guten Linearität erzeugt. Ein Ausgang von 13 wird in zwei Multiplexer MUX1 und MUX2 eingegeben. Eine gemeinsame Referenzspannung Vr ist mit den Multiplexern verbunden. Wenn der Schalter SW geschlossen ist, wird C1 mit einer Vin entsprechenden Ladung geladen, und die Linearität eines Ausgangs durch eine Rückkopplungsfunktion von I1 auf I3 garantiert. Wenn ein Schalter SW danach offen ist, hält die Abtast-und-Halte-Schaltung S/H Vin.
Der Schalter SW, die Multiplexer MUX1 und MUX2 werden von Steuersignalen S1, S2 und S3 gesteuert. Nach dem Schließen von SW1, wird der SW1 zum Zeitpunkt der Abtastung der Eingangsspannung geöffnet. S2 und S3 sind invertierte Signale. Wenn einer der Multiplexer Vin ausgibt, gibt der andere Vr aus.
Der MUX1 erzeugt einen Ausgang von H (hoher Art) und der MUX2 erzeugt einen Ausgang von L (niedriger Art). H und L entsprechen jedem Bit der Spreizcodes "1" und "-1". Wenn der Code "1" zu einem Zeitpunkt mit einer Eingangsspannung zu multiplizieren ist, wird Vin von dem MUX1 ausgegeben. Und wenn der Code "-1" zu multiplizieren ist, wird Vin von dem MUX2 ausgegeben.
Der Ausgang von I3 der letzten Stufe ist über die auf Masse liegende Kapazität CG1 mit der Masse verbunden. Der Ausgang von I2 der zweiten Stufe ist mit der Versorgungsspannung Vdd und der Masse über ein Paar Symmetrierungswiderstände RE21 und RE22 verbunden. Instabile Oszillationen einer invertierten Verstärkerschaltung mit einer Rückkopplungsschaltung werden durch einen solchen Aufbau verhindert.
Gemäß Darstellung in Fig. 3 enthält der Schalter SW eine Transistorschaltung T1, in welcher eine Source und eine Drain eines n-MOS-Transistors mit einer Drain und einer Source eines p-MOS-Transistors verbunden sind. Vin ist mit einem Anschluß einer Drain des n-MOS der Transistorschaltung verbunden und ein Anschluß einer Source des n- MOS ist mit einem Ausgangsanschluß TO1 über einen Ersatztransistor DT ähnlich dem n-MOS verbunden. S1 wird in das Gate des n-MOS-Transistors der Transistorschaltung N1 eingegeben, und ein über einen Inverter I4 invertiertes Signal von S1 wird in das Gate des p-MOS-Transistors eingegeben. Wenn S1 ein hoher Pegel ist, ist T1 leitend, und wenn es ein niedriger Pegel ist, ist T1 ausgeschaltet.
In Fig. 4 sind Transistorschaltungen T2 und T3, welche jeweils aus einem n-MOS und p- MOS bestehen, vorgesehen, wobei eine Source des n-MOS und eine Drain des p-MOS miteinander und mit einem gemeinsamen Ausgangsanschluß TO2 verbunden sind.
Gemäß Darstellung in Fig. 4 ist in dem Multiplexer MUX1 der Anschluß der Source des n-MOS der Transistorschaltungen T2 und T3 mit dem gemeinsamen Ausgangsanschluß TO2 verbunden. Ein Ausgang des MOS-Inverters I3 ("V1" in Fig. 4) ist mit einem Anschluß einer Drain des n-MOS von T2 verbunden, und die Referenzspannung Vr ist mit einer Drain von T3 verbunden. Das Signal S2 wird in ein Gate des n-MOS-Transistors der Transistorschaltung T2 und ein Gate des p-MOS-Transistors der Transistorschaltung T3 eingegeben. Das durch einen Inverter 15 invertierte Signal S2 wird in ein Gate des p-MOS von T2 und n-MOS von T3 eingegeben. Wenn S2 ein hoher Pegel ist, ist T2 leitend und T3 ist abgeschaltet, und wenn es ein niedriger Pegel ist, ist T3 leitend und T2 ist abgeschaltet. Das heißt, der MUX1 kann alternativ V1 oder Vr als Antwort auf das Steuersignal S2 ausgeben. Obwohl es in der Figur nicht dargestellt ist, ist der Multiplexer MUX2 in derselben Weise wie MUX1 aufgebaut, und V1 und Vr sind umgekehrt angeschlossen. Vr und V1 von Fig. 4 sind mit T2 bzw. T3 umgekehrt wie in dem Aufbau von Fig. 4 verbunden. Demzufolge gibt MUX2 invers zu MUX1 aus; d. h., wenn MUX1 V1 ausgibt, gibt MUX2 Vr aus, und wenn MUX1 Vr ausgibt, gibt MUX2 V1 aus.
Das Signal S2 entspricht einem Spreizcode und gibt 1 · V1 = V1 an AD1p aus, wenn S2 = 1 ist. Zu diesem Zeitpunkt ist S3 -1 und Vr, das 0 entspricht, wird an AD1m ausgegebenen. Wenn S2 = -1 ist, wird Vr entsprechend 0 an AD1p ausgegeben. Hier ist S3 = +1 und gibt 1 · V1 = V1 an AD1m aus.
Indem ein Empfangssignal zu einem Zeitpunkt t als Vin(t) unter Verwendung des Eingangs Vin und von X(t) in der Formel (1) als Vin(t) ausgegeben wird, kann die Formel 1 wie in der Formel (2) ausgedrückt werden.
y(t) = d(i)Vin(t - iΔt) (2)
Die Vin(t - iΔt) ist eine Eingangsspannung, die in jeder Abtast-und-Halte-Schaltung gehalten wird, und d(i) ist das Signal S, daß in jede Abtast-und-Halte-Schaltung zu einem Zeitpunkt einzugeben ist. Der Spreizcode wird in der vorbestimmten Reihenfolge an die gehaltenen Signale gegeben. Wenn ein neues Signal gewählt wird, wird das älteste Signal durch das neuste Signal ersetzt. Es bewirkt eine Veränderung in der Beziehung zwischen S/H und d(i), d(i) wird bezüglich der S/H durch die Steuerschaltung verschoben. Wenn keine Codeverschiebung durchgeführt wird, wird die Codeübertragung zwischen aufeinanderfolgenden S/H's durchgeführt und einige Fehler aufgrund der Datenübertragung erzeugt. Es dürfte sich verstehen, daß die Codeverschiebung so wirkt, daß sie den Fehler während der Datenübertragung verhindert.
Die Akkumulation in der Formel 2 wird in den Additionsabschnitten von AD1 bis AD3 durchgeführt, wobei VH und VL der Ausgangsspannungen von jeder Abtast-und-Halte- Schaltung 3 in AD3 bzw. AD2 akkumuliert werden. Diese Akkumulation wird nicht direkt durchgeführt. Die S/H werden in mehrere Gruppen unterteilt, wobei Ausgänge VH und VL in AD1 von jeder Gruppe akkumuliert werden. Alle Ausgänge von ADp1 für die Akkumulation von VH werden in AD2, und alle Ausgänge von AD1m für die Akkumulation von VL werden in AD3 eingegeben. In Fig. 1 sind sechs S/H's und in zwei Gruppen zu jeweils drei unterteilt. Im allgemeinen enthält ein Spreizcode 100 bis mehrere 100 Bits. Die S/H's sind durch die Anzahl gegeben die der Anzahl der Bits entspricht.
Gemäß Darstellung in Fig. 5 enthält der Additionsabschnitt AD1 eine kapazitive Kopplung CP1, die durch Kapazitäten C3, C4 und C5 in der gleichen Anzahl wie die Anzahl von S/H in einer Gruppe aufgebaut ist. Ein Ausgang von CP1 ist mit drei seriellen Stufen von MOS-Invertern I6, I7 und I8 verbunden. Ein Ausgang des MOS-Inverters I8 der letzten Stufe ist mit einem Eingang von 16 über eine Rückkopplungskapazität C6 verbunden. Ein Ausgang von CP1 wird als ein Ausgang von I8 mit einer guten Linearität erzeugt. Unter der Annahme, daß die Eingangsspannungen der Kapazitäten C3, C4, C5 gleich V3, V4 und V5 sind, kann ein Ausgang V6 von I8 durch die Formel (3) ausgedrückt werden.
V6 = -(C3V3 + C4V4 + C5V5)/C6 (3)
Hier sind V3, V4 und V5 Spannungen bezogen auf die Referenzspannung V6. Ferner ist definiert, daß C3 = C4 = C5 = C6/3 ist. Ein normierter Ausgang des invertierten Additionswerts kann wie in Formel (4) erhalten werden.
V6 = -(V3 + V4 + V5)/3 (4)
Durch die Normierung wird die maximale Spannung auf eine Spannung unterhalb der Versorgungsspannung begrenzt.
Ein Ausgang des Inverters I8 der letzten Stufe ist über eine auf Masse liegende Kapazität CG2 mit der Masse verbunden. Ein Ausgang des Inverters 17 der zweiten Stufe ist mit der Versorgungsspannung Vdd und der Masse über ein Paar Symmetrierungswiderstände RE51 bzw. RE52 verbunden. Die instabile Oszillation einer invertierten Verstärkerschaltung mit einer Rückkopplungsleitung wird durch den Aufbau verhindert.
Gemäß Darstellung in Fig. 6 enthält der Additionsabschnitt AD2 eine kapazitive Kopplung CP2, welche Kapazitäten C7 und C8 der entsprechenden Anzahl der Additionsabschnitte AD1 enthält. Der Ausgang von CP2 ist mit 3 seriellen Stufen von MOS-Invertern I9, I10 und I11 verbunden. Ein Ausgang des MOS-Inverters I11 der letzten Stufe ist mit einem Eingang von I9 über eine Rückkopplungskapazität C9 verbunden. Ein Ausgang von CP2 wird als ein Ausgang von I11 mit einer guten Linearität erzeugt. Unter der Annahme, daß die Eingangsspannungen der Kapazitäten C7 und C8 gleich V7 und V8 sind, kann ein Ausgang V9 von I11 durch die Formel (5) ausgedrückt werden.
V9 = -(C7V7 + C8V8)/C9 (5)
Hier sind V7 und V8 Spannungen bezogen auf die Referenzspannung Vr. C7 = C8 = C9/2. Dann wird eine normierte Ausgangsspannung einer invertierten Addition wie in Formel (6) erhalten.
V9 = -(V7 + V8)/2 (6)
Durch die Normierung wird die maximale Spannung auf eine Spannung unterhalb der Versorgungsspannung begrenzt.
Ein Ausgang des Inverters I11 der letzten Stufe ist über eine auf Masse liegende Kapazität CG3 mit der Masse verbunden. Ein Ausgang des Inverters 110 der zweiten Stufe ist mit der Versorgungsspannung Vdd und der Masse über ein Paar Symmetrierungswiderstände RE61 bzw. RE62 verbunden. Die instabile Oszillation einer invertierten Verstärkerschaltung mit einer Rückkopplungsleitung wird verhindert.
Gemäß Darstellung in Fig. 7 enthält der Additionsabschnitt AD3 eine kapazitive Kopplung CP3, welche Kapazitäten C10, C11 und C12 in der Anzahl enthält, welche der Anzahl der verbundenen AD1s und AD2s entspricht, und ein Ausgang von CP3 ist mit drei seriellen Stufen von MOS-Invertern I12, I13 und I14 verbunden.
Ein Ausgang des MOS-Inverters I14 der letzten Stufe ist mit einem Eingang von I12 über eine Rückkopplungskapazität C13 verbunden. Ein Ausgang von CP3 wird als ein Ausgang von I14 mit einer guten Linearität erzeugt. Unter der Annahme, daß die Eingangsspannungen der Kapazitäten C10, C11, C12 (der Spannung bezogen auf Vr) gleich V10, V11 und V12 sind, kann Pin Ausgang V13 von I14 (der Spannung bezogen auf Vr) durch die Formel (7) ausgedrückt werden.
V13 = -(C10V10 + C11V11 + C12V12)/C13 (7)
Es ist definiert, daß C10 = C11 = C12/2 = C13/2 ist. Ein normierter Ausgang des invertierten Additionswerts kann wie in Formel (8) erhalten werden.
V13 = -(V10 + V11 + 2V12)/2 (7)
Hier ist das Gewicht von C12 als das doppelte von C10 und C11 definiert, so daß der Einfluß der Normierung durch AD2 zu kompensiert wird und sie mit der nicht normierten V10 und V11 übereinstimmt. Durch die Normierung wird die maximale Spannung auf eine Spannung unterhalb der Versorgungsspannung begrenzt.
Ein Ausgang des Inverters I14 der letzten Stufe ist über eine auf Masse liegende Kapazität CG4 mit der Masse verbunden. Ein Ausgang des Inverters 113 der zweiten Stufe ist mit der Versorgungsspannung Vdd und der Masse über ein Paar Symmetrierungswiderstände RE71 bzw. RE72 verbunden. Die instabile Oszillation wird verhindert.
Unter Verallgemeinerung der Operationen von AD1, AD2 und AD3 ist der Ausgang V9 von AD2 wie in der Formel (9) in welcher das Signal S2 für die i-te S/H als S2(i) angenommen wird, und dessen invertiertes Signal als IS2(i) angenommen wird.
V9 = IS2(i)V(t - iΔt)/N (9)
Um V13 des Ausgangs von AD3 zu erhalten, werden die Operationen in den Formeln (10, 11) durchgeführt.
V13 = - {NV9 - S2(i)V(t - iΔt)}/N (10)
= {S2(i)V(t - iΔt) - IS2(i)V(t - iΔT)}/N (11)
Hier ist, wie nachstehend definiert:
S2(i) = 1 oder -1
wenn S2(i) = S1, IS2(i) = -1
wenn S2(i) = -1, IS2(i) = 1.
Die Referenzspannung Vr wird von einer Referenzspannungs-Erzeugungsschaltung Vref in Fig. 8 erzeugt. Die Referenzspannungs-Erzeugungsschaltung enthält drei Stufen serieller Inverter I15, I16 und I17, und ein Ausgang der letzten Stufe ist auf den Eingang der ersten Stufe zurückgeführt. Ähnlich den invertierten Verstärkungsabschnitten wird eine instabile Oszillation durch eine auf Masse liegenden Kapazität CG5 und Symmetrierungswiderstände RE81 und RE82 verhindert. Der Ausgang der Referenzspannungsschaltung konvergiert auf einen stabilen Punkt, bei welchem eine Eingangs- und Ausgangsspannung zueinander gleich sind, und es kann jede Referenzspannung erzeugt werden, indem der Schwellenwert jedes Inverters verändert wird. Im allgemeinen wird in vielen Fällen festgelegt, daß Vr = Vdd/2 ist, um den dynamischen Bereich in beiden Richtungen von plus und minus groß genug zu halten. Hier ist Vdd die Versorgungsspannung der MOS-Inverter.
Bezüglich der vorstehenden Suchfilterschaltung ist die Größe der Schaltung im Vergleich zu einer digitalen stark reduziert, und die Verarbeitungsgeschwindigkeit ist aufgrund der parallelen Addition hoch. Da die Eingangs- und Ausgänge der Abtast-und- Halte-Schaltungen und Additionsabschnitte alle Spannungssignale sind, ist der Verbrauch von elektrischer Leistung gering.
Die Genauigkeit eines Ausgangs eines Additionsabschnitts hängt von der Streuung der Kennlinien der MOS-Inverter und vom Kapazitätsverhältnis der Kapazitäten ab. Die Streuung der Inverter kann minimiert werden, indem diese nahe aneinander plaziert werden. Die Genauigkeit der Kapazitätsverhältnisses einer Kapazität kann verbessert werden, indem verstreut mehrere Einheitskapazitäten gemäß Darstellung in Fig. 9 miteinander verbunden werden. In der Figur sind Leitungen von S1 bis S16 für die Verbindung von Einheitskapazitäten von 16 Kapazitäten vorgesehen. L1 und L2 sind jeweils mit jeder zweiten Einheitskapazität entlang von in einer geraden Linie ausgerichteten Einheitskapazitäten verbunden. In derselben Weise sind L3 und L4 jeweils mit jeder zweiten Einheitskapazität entlang von in einer geraden Linie ausgerichteten Einheitskapazitäten verbunden. Es ist möglich, die Streuung eines Musters bei der Erzeugung eines Einheitskapazität zu steuern, indem nicht benutzte Kapazitäten um die Anordnung herum angeordnet werden.
Wie vorstehend erwähnt, wird ein Eingang als ein analoges Signal entlang des Zeitverlaufs abgetastet und gespeichert, und in "1" und "-1" klassifiziert. Die klassifizierten Signale werden durch kapazitive Kopplungen in einer Suchfilterschaltung parallel addiert. Dadurch ist es möglich, eine Suchfilterschaltung mit kleiner Größe und niedrigem Energieverbrauch zu realisieren.

Claims

1. Suchfilterschaltung, mit:

mehreren Abtast-und-Halte-Schaltungen (S/H) mit:

einem Schalter (SW), der mit einer Eingangsspannung (Vin) verbunden ist,

einer ersten Kapazität (C1), die mit einem Ausgang des Schalters (SW) verbunden ist,

einem ersten invertierenden Verstärkungsabschnitt (I1-I3) bestehend aus einer ungeraden Anzahl von Stufen aus MOS-Invertern, die mit der ersten Kapazität (C1) verbunden sind,

einer ersten Rückkopplungskapazität (C2) zum Verbinden des Ausgangs des ersten invertierenden Verstärkungsabschnitts (I1-I3) mit dessen Eingang,

einem ersten Multiplexer (MUX2) zum alternativen Ausgeben eines Ausgangs des ersten invertierenden Verstärkungsabschnitts (I1-I3) oder einer Referenzspannung (Vr),

einem zweiten Multiplexer (MUX1) zum alternativen Ausgeben des Ausgangs des ersten invertierenden Verstärkungsabschnitts (I1-I3) oder der Referenzspannung (Vr) in einer inversen Beziehung zu dem Ausgang aus dem ersten Multiplexer (MUX2);

einem ersten Additionsabschnitt (AD2) mit:

mehreren zweiten Kapazitäten (C7, C8), welche jeweils mit einem Ausgang des ersten Multiplexers (MUX2) von jeder Abtast-und-Halte-Schaltung (S/H) verbunden sind, wobei die Ausgänge der zweiten Kapazitäten (C7, C8) miteinander als ein gemeinsamer Ausgang verbunden sind, einem zweiten invertierenden Verstärkungsabschnitt (I9-I11), bestehend aus einer ungeraden Anzahl von Stufen von MOS-Invertern, die mit dem gemeinsamen Ausgang der zweiten Kapazitäten (C7, C8) verbunden sind,

einer zweiten Rückkopplungskapazität (C9) zum Verbinden des Ausgangs des zweiten invertierenden Verstärkungsabschnitts (I9-I11) mit dessen Eingang;

einem zweiten Additionsabschnitt (AD3), mit:

mehreren dritten Kapazitäten (C10-C12), welche jeweils mit einem Ausgang des zweiten Multiplexers (MUX1) von jeder Abtast-und-Halte-Schaltung und einem Ausgang des ersten Additionsabschnitts (AD2) verbunden sind, wobei die Ausgänge der dritten Kapazitäten (C10-C12) miteinander als ein gemeinsamer Ausgang verbunden sind,

einem dritten invertierenden Verstärkungsabschnitt (I12-I14), bestehend aus einer ungeraden Anzahl von Stufen von MOS-Invertern, die mit dem gemeinsamen Ausgang der dritten Kapazitäten (C10-C12) verbunden sind,

einer dritten Rückkopplungskapazität (C13) zum Verbinden des Ausgangs des dritten invertierenden Verstärkungsabschnitts (I12-I14) mit dessen Eingang,

einer Steuerschaltung (CTRL) zum Schließen des Schalters (SW) von einer der Abtast-und-Halte-Schaltungen (S/H), Öffnen der anderen Schalter und Schalten des ersten und zweiten Multiplexers von jeder der Abtast-und-Halte-Schaltung mittels einer vorbestimmten Kombination.

2. Suchfilterschaltung nach Anspruch 1, wobei die Abtast-und-Halte-Schaltungen (S/H) in mehrere Gruppen klassifiziert sind, und die Filterschaltung ferner aufweist:

einen dritten Additionsabschnitt (AD1m), mit welchem die Ausgänge des ersten Multiplexers (MUX2) von einer des Gruppen verbunden sind, wobei die Ausgänge des dritten Additionsabschnitts (AD1m) von allen dieser Gruppen in den zweiten Additionsabschnitt (AD3) eingegeben werden, der dritte Additionsabschnitt mehrere vierte Kapazitäten (C3-C5) aufweist, wovon jede mit einem der Ausgänge des ersten Multiplexers (MUX2) verbunden ist, ein vierter invertierender Verstärkungsabschnitt (I6-I8) eine ungeradzahlige Anzahl von Stufen von MOS- Invertern aufweist, welche gemeinsam die Ausgänge der vier Kapazitäten (C3-C5) empfangen, und eine vierte Rückkopplungskapazität (C6) einen Ausgang des vierten invertierenden Verstärkungsabschnitts mit dessen Eingang verbindet,

einen vierten Additionsabschnitt (AD1p), mit welchem die Ausgänge des zweiten Multiplexers (MUX1) von einer der Gruppen verbunden sind, wobei die Ausgänge von dem vierten Additionsabschnitt von allen dieser Gruppen in den ersten Additionsabschnitt (AD2) eingegeben werden, der vierte Additionsabschnitt mehrere fünfte Kapazitäten (C3-C5) aufweist, wovon jede mit einem der Ausgänge des zweiten Multiplexers verbunden ist, ein fünfter invertierender Verstärkungsabschnitt (I6-I8) eine ungeradzahlige Anzahl von Stufen von MOS-Invertern aufweist, welche gemeinsam die Ausgänge der fünf Kapazitäten empfangen, und eine fünfte Rückkopplungskapazität (C6) einen Ausgang des fünften invertierenden Verstärkungsabschnitts mit dessen Eingang verbindet.

3. Suchfilterschaltung nach Anspruch 1 oder 2, wobei die Referenzspannung von einer Referenzspannungs-Erzeugungsschaltung erzeugt wird, welche einen sechsten invertierenden Verstärkungsabschnitt (I15-I17) aufweist, wodurch ein Ausgang des sechsten invertierenden Verstärkungsabschnitts mit dessen Eingang verbunden ist.

4. Suchfilterschaltung nach Anspruch 1, 2 oder 3, welche eine auf Masse liegenden Kapazität (CG1-CG5) zwischen einem Ausgang und der Masse und ein Paar von Symmetrierungswiderständen (RE21, RE22, RE51, RE52, RE61, RE62, RE71, RE72, RE81, RE82) aufweist, die mit einem Ausgang von einem anderen MOS- Inverter als dem der letzten Stufe verbunden sind, wobei eine Versorgungsspannung (Vdd) und die Masse jeweils mit einem der Symmetrierungswiderstände verbunden sind.

5. Suchfilterschaltung nach Anspruch 3, wobei eine Schwellenspannung der MOS- Inverter so bestimmt ist, daß die Referenzspannung (Vr) die Hälfte der Versorgungsspannung (Vdd) ist.

6. Suchfilterschaltung nach einem der Ansprüche 1 bis 5, wobei die Abtast-und-Halte- Schaltungen (S/H) so gesteuert werden, daß sie die Eingangsspannung zirkulierend in der vorbestimmten Kombination halten.