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HINTERGRUND DER ERFINDUNG
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GEBIET DER ERFINDUNG
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Die
vorliegende Erfindung bezieht sich auf Analog-Digital-Umsetzerschaltungen
(A/D-Umsetzerschaltungen) und spezifischer auf die Verringerung
der Auflösungsunschärfe in Parallelschaltungen dieses
Typs durch die Konditionierung der Abtast-/Halte-Takte.
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BESCHREIBUNG
DES STANDES DER TECHNIK
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1a zeigt
einen typischen Blockschaltplan für eine Zweikanal-Parallel-A/D-Umsetzerschaltung.
In dieser Schaltung wird das analoge Eingangssignal längs zweier
paralleler Datenpfade geführt, von
denen jeder aus einer Abtast/Halte-Schaltung (S/H-Schaltung) besteht, die
mit einer Analog-Digital-Umsetzerschaltung in Reihe geschaltet ist;
d. h. ein Pfad besteht aus der S/H 10, die mit der A/D 12 in Reihe
geschaltet ist, während
der andere Pfad aus der S/H 11 besteht, die mit der A/D 13 in Reihe
geschaltet ist. Die zwei Pfade sind dann an einen digitalen Multiplexer 14 gekoppelt,
wo die Signale rekombiniert werden, um das digitale Ausgangssignal
zu schaffen. Das analoge Eingangssignal wird in einer Ungerade-gerade-Weise
innerhalb der zwei Signalpfade mittels der Abtast/Halte-Takte, Takt
A und Takt B, abgetastet.
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1b zeigt
das Ablaufdiagramm für
die typische Zweikanal-A/D-Umsetzerschaltung nach 1a.
Der Takt A ist der Takt für
eine der Parallelkanal-Abtast/Halte-Schaltungen, während der
Takt B der Takt für
die andere Parallelkanal-Abtast-/Halte-Schaltung ist, wobei der
Takt A und der Takt B komplementär
sind. Typischerweise wird das analoge Signal Vin an
der Abfallflanke oder negativen Flanke dieser Taktimpulse abgetastet,
wie gezeigt ist, die zwischen dem Takt A und dem Takt B abwechselt.
Im Idealfall sollten die Hoch-zu-Tief-Abtastflanken der Takte genau 1 / T zeitlich
getrennt sein, wobei T die Periode der Taktimpulse ist. In der Praxis
ist dies, zurückzuführen auf
die Verzögerungsfehlanpassung der
Schaltungsparameter, normalerweise nicht der Fall, was zum Vorhandensein
von Intermodulationstönen
im abgetasteten Signal führen
kann, die durch fin ± fs / 2 gegeben sind; wobei fs
die Abtastfrequenz ist.
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Typischerweise
wird beim Versuch, diese Schaltungsfehlanpassung zu minimieren,
ein Verfahren zum Erzeugen der komplementären Abtast-/Halte-Taktsignale
aus einem einzigen Master-Takt, wie in 2 gezeigt
ist, verwendet. Hier werden die komplementären Takt-A- und Takt-B-Signale
mittels einer Teiler-Flipflop-Schaltung 20 im
Verhältnis
1:2 aus einem Master-Taktsignal erzeugt. Der Nachteil dieses einfachen
Zugangs ist jedoch eine Signalverzögerung, die durch die Bauelement-Fehlanpassung
in dem Teiler-Flipflop 20 im Verhältnis 1:2 verursacht wird,
was zu einer signifikanten Verzögerung
zwischen dem Takt A und dem Takt B führen kann, was zu einer Auflösungsunschärfe im A/D-Umsetzer führt.
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Ein
Zugang zur Verbesserung der Verzögerungsfehlanpassung
in der obigen Schaltung besteht darin, die erzeugten komplementären Takte
mit dem Master-Takt
zu rekombinieren, indem die zwei zusammen Torgesteuert werden, wie
in 3 gezeigt ist, um etwas von der Verzögerungsfehlanpassung zu
entfernen. Im Betrieb erzeugt die Schaltung zwei komplementäre Abtast-/Halte-Takte,
den Takt A und den Takt B, aus einem einzigen Master-Taktsignal. Die
Schaltung besteht aus einem Flipflop (F/F) 30 und zwei Übertragungsgattern
(torgesteuerten Schaltern) 31–32. Die komplementären Ausgänge Q und Q des Flipflops 30 sind
jeweils mit den Eingängen
der zwei torgesteuerten Schalter 31–32 verbunden. Ein
Master-Takt (Clk) ist mit dem Eingang des Flipflops 30 und
mit den Toren der Schalter 31–32 verbunden. Schließlich stellen
die Ausgänge
der torgesteuerten Schalter 31–32 die konditionierten Takt-A-
und Takt-B-Abtast-/Halte-Signale
bereit. In dieser Schaltung wird die durch das Flipflop 30 eingefügte Verzögerungsfehlanpassung
durch die Torsteuerung der zwei Ausgangssignale Q und Q des Flipflops 30, abermals mit
dem Master-Takt mittels der zwei torgesteuerten Schalter 31–32,
effektiv entfernt. Es gibt jedoch einen Betrag der Verzögerungsfehlanpassung,
der durch die zwei Übertragungsgatter 31–32 selbst
zwischen die zwei Signale eingefügt wird, obwohl
diese Fehlanpassung minimiert und ein wenig durch das Anpassen der
Schwelle der Gatter und durch das Aufrechterhalten der Zeitkonstanten der
Gesamtschaltung auf einem Minimum gesteuert werden kann. Diese Faktoren
können
während
der Konstruktion der integrierten Schaltung angesprochen werden.
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JP
(A) 02189579 beschreibt eine X-Ansteuerschaltung für eine Flüssigkristallanzeige
mit einem Schieberegister, die die Eingangssignale für die Anzeige
bereitstellt. Eine Verdrahtungs-Ersatzschaltung befindet sich zwischen
dem Schieberegister und der Anzeige, um die Impulse vom Schieberegister
unter Steuerung eines Signals von einer Steuereinheit umzuschalten.
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US 5.886.562 offenbart eine
Takterzeugungsschaltung, in der komplementäre Taktsignale unter Verwendung
einer Flipflop-Schaltung aus einem Master-Taktsignal erzeugt werden.
Die komplementären
Taktsignale werden anschließend
unter Verwendung einer zeitverzögerten
Version des Master-Taktsignals torgesteuert.
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Der
neue Zugang dieser Erfindung spricht die Nachteile der obigen Schaltungen
an und verbessert das Problem der Auflösungsunschärfe, das in vielen typischen
Parallel-A/D-Umsetzerschaltungen gefunden wird, signifikant.
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ZUSAMMENFASSUNG
DER ERFINDUNG
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Gemäß der vorliegenden
Erfindung wird eine Schaltung geschaffen, um eine Verzögerungsfehlanpassung
in komplementären
Abtast-/Halte-Taktsignalen zufallsabhängig zu machen, umfassend:
ein Flipflop, das aus einem Master-Taktsignal ein erstes und ein zweites
Taktsignal erzeugt, die komplementär sind; einen Zufallsdatengenerator;
eine erste Bank und eine zweite Bank aus zufällig ausgewählten torgesteuerten Schaltern,
die mehrere zufällig ausgewählte parallele
Pfade schaffen, durch die das erste bzw. das zweite Taktsignal torgesteuert
werden, wobei die Schalter der ersten und der zweiten Bank aus zufällig ausgewählten torgesteuerten Schaltern
jeweils durch einen Ausgang des Zufallsdatengenerators torgesteuert
werden; und eine erste Bank und eine zweite Bank aus durch den Master-Takt
torgesteuerten Schaltern, wobei die Taktsignale, die von der ersten
und von der zweiten Bank aus zufällig
ausgewählten
torgesteuerten Schaltern ausgegeben werden, mit dem Master- Taktsignal mittels
der ersten bzw. der zweiten Bank aus durch den Master-Takt torgesteuerten
Schaltern torgesteuert werden, wobei Ausgänge der ersten Bank aus durch den
Master-Takt torgesteuerten Schaltern miteinander gekoppelt sind,
um ein erstes Abtast-/Halte-Taktsignal zu schaffen, und Ausgänge der
zweiten Bank aus durch den Master-Takt torgesteuerten Schaltern miteinander
gekoppelt sind, um ein zweites Abtast-/Halte-Taktsignal zu schaffen,
wobei das erste und das zweite Abtast-/Halte-Taktsignal komplementär sind.
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Gemäß der vorliegenden
Erfindung wird außerdem
ein Verfahren geschaffen, das eine Verzögerungsfehlanpassung in komplementären Abtast-/Halte-Taktsignalen
zufallsabhängig
macht und die folgenden Schritte umfasst: Erzeugen eines ersten
und eines zweiten Taktsignals aus einem Master-Taktsignal, wobei
das erste und das zweite Taktsignal komplementär sind; Vorsehen mehrerer zufällig ausgewählter paralleler
Pfade, durch die das erste bzw. das zweite Taktsignal torgesteuert
werden, wobei das erste und das zweite Taktsignal durch einen Ausgang eines
Zufallsdatengenerators torgesteuert werden; und Torsteuern des ersten
und des zweiten Taktsignals mit dem Master-Takt, um ein erstes und
ein zweites komplementäres
Abtast-/Halte-Taktsignal zu erzeugen.
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In
Kombination mit einer Parallel-Analog-Digital-Umsetzerschaltung,
in der die parallelen Signalpfade alternativ mittels komplementärer Abtast-/Halte-Takte
abgetastet werden, kann die Erfindung schaffen:
die Umsetzung
der systematischen Aperturfehlanpassung in der Schaltung in statistisches
Rauschen, das über
ein Breitband von Frequenzen verteilt ist;
ein Verfahren zum
Verringern der Auflösungsunschärfe in dem
Parallel-A/D-Umsetzer
durch Verringerung der Verzögerungsfehlanpassung
im Abtastabschnitt dieser Schaltung;
eine erste Abtast-/Halte-Schaltung,
die mit einer ersten Analog-Digital-Schaltung in Reihe und mit einer zweiten
Abtast-/Halte-Schaltung, die mit einer zweiten Analog-Digital-Schaltung
in Reihe geschaltet ist, parallel geschaltet ist;
eine digitale
Multiplexerschaltung, und
zufällig erzeugte komplementäre Abtast-/Halte-Takte.
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Ein
Verfahren und eine Schaltung zum Verringern der Auflösungsunschärfe in Parallel-A/D-Umsetzern
durch Verbesserung der Verzögerungsfehlanpassung
in den Abtast-/Halte-Stufen der Schaltung wird offenbart. Die Technik
umfasst das Erzeugen zweier komplementärer Abtast-/Halte-Signale Q
und Q aus einem einzigen Master-Takt
und dann das abermalige Torsteueren von ihnen mit dem ursprünglichen
Master-Takt in einer zufälligen
Weise, um die Verzögerungsfehlanpassung
zwischen ihnen signifikant zu verringern, um dadurch die Auflösungsunschärfe in der
Schaltung zu verbessern. Es ist die zufällige Art des Zugangs, die
diese Erfindung bildet.
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Bei
diesem Zugang wird die Verzögerungsfehlanpassung
der Abtast-/Halte-Schaltung
weiter verringert, indem mehrere zufällig ausgewählte parallele Pfade zum Torsteuern
der erzeugten komplementären
Signale Q und Q mit dem Master-Takt
vorgesehen werden. Diese parallelen Pfade können jeder aus einem zufällig ausgewählten Schalter
bestehen, der mit einem Master-Takt-Schalter in Reihe geschaltet
ist. Diese Technik ist darauf gerichtet, jede systematische Aperturfehlanpassung
zwischen den zwei erzeugten komplementären Takten, dem Takt A und
dem Takt B, in statistisches Rauschen umzusetzen, das über ein
breites Band von Frequenzen verteilt ist.
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Hochgeschwindigkeits-Parallel-A/D-Umsetzer,
die die Techniken zur Verringerung der Abtast-/Halte-Auflösungsunschärfe dieser
Erfindung verwenden, werden in derartigen Anwendungen wie:
- 1) Videosignalverarbeitung,
- 2) Videobandbreitenkomprimierung,
- 3) digitale Videosendung/digitaler Videoempfang,
- 4) digitale Audioverarbeitung,
- 5) digitale Bildverbesserung,
- 6) Radarsignalanalyse und
- 7) anderen
verwendet, sind aber nicht darauf eingeschränkt.
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BESCHREIBUNG
DER ANSICHTEN DER ZEICHNUNG
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Die
enthaltenen Zeichnungen sind wie folgt:
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1a ist
ein Blockschaltplan für
einen typischen Zweikanal-Parallel-A/D-Umsetzer (verwandte Technik);
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1b ist
das Ablaufdiagramm für
den Zweikanal-Parallel-A/D-Umsetzer nach 1a (verwandte
Technik);
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2 ist
ein Blockschaltplan zum Erzeugen zweier komplementärer Taktsignale
aus einem einzigen Master-Takt (verwandte Technik);
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3 ist
Blockschaltplan, der einen typischen Zugang zum Erzeugen komplementärer Abtast-/Halte-Takte
mit verringerter Auflösungsunschärfe für die Verwendung
in Parallel-A/D-Umsetzerschaltungen zeigt (verwandte Technik);
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4a ist
ein Blockschaltplan, der das Verfahren zum Erzeugen konditionierter
komplementärer
Abtast-/Halte-Takte zeigt, wie sie in der bevorzugten Ausführungsform
dieser Erfindung verwendet werden, um die Auflösungsunschärfe in Parallel-A/D-Umsetzerschaltungen
signifikant zu verringern;
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4b ist
ein Schema für
das Implementieren der Schaltung nach 4a unter
Verwendung von MOS-Transistoren;
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5 ist
ein Blockschaltplan eines Parallel-Analog-Digital-Umsetzers, der
die konditionierten komplementären
Abtast-/Halte-Takte dieser Erfindung enthält.
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AUSFÜHRLICHE
BESCHREIBUNG
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Die
vorliegende Erfindung offenbart Techniken zum Verringern der Auflösungsunschärfe in Parallel-A/D-Umsetzerschaltungen
durch Verbesserung der Verzögerungsfehlanpassung
in den Abtast-/Halte-Stufen der Schaltung.
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4a zeigt
eine bevorzugte Ausführungsform,
die die Verzögerungsfehlanpassung
in der Schaltung signifikant verbessert, indem sie den Aperturfehler
zufällig
macht. Hier sind mehrere parallele torgesteuerte Schalterpfade vorgesehen
und werden zufällig
ausgewählt,
um die Verzögerungsfehlanpassung
in den Gattern effektiv zu verringern. Die Schaltung umfasst ein
Teiler-Flipflop 40 im Verhältnis 1:2, das komplementäre Ausgangssignale
Q und Q aus einem Mastertakt-Eingangssignal
(Clk) erzeugt. Die Q und Q -Ausgänge des
Flipflops 40 sind an die Eingänge von zwei Bänken 50 und 60 aus
zufällig
torgesteuerten Schaltern 51–54 bzw. 61–64 gekoppelt.
Die Ausgänge
dieser zufällig
torgesteuerten Schalter sind mit den entsprechenden Eingängen der
zwei Bänke 70 und 80 aus
durch den Master-Takt torgesteuerten Schaltern 71–74 bzw. 81–84 verbunden, von
denen alle durch die Master-Taktfrequenz getaktet werden, wie angegeben
ist. Die Ausgänge
der torgesteuerten Schalter 71–74 sind miteinander
gekoppelt, um das Takt-A-Abtast-/Halte-Signal zu schaffen. Ähnlich sind
die Ausgänge
der torgesteuerten Schalter 81–84 miteinander gekoppelt,
um das Takt-B-Abtast-/Halte-Signal zu schaffen. Schließlich erzeugt ein
Zufallsdatengenerator 90 Zufallstaktsignale, um die zufällig torgesteuerten
Schalter in den Bänken 50 und 60 freizugeben.
Dieser Zufallsdatengenerator kann einzelne Torsignale für jeden
der zufällig
torgesteuerten Schalter besitzen oder kann verwendet werden, um
die Zufallstorsignale zwischen den zwei Bänken von Schaltern in Paaren
zu liefern; z. B. werden die Tore der Zufallstorschalter 53 und 63 vom selben
Zufallstorsignal angesteuert. Obwohl gezeigt ist, dass jede der
Schalterbänke 4 torgesteuerte Schalter
besitzt, kann dieser Zugang erweitert werden, indem für eine feinere
Verringerung der Auflösungsunschärfe, wie
es veranschaulicht ist, zusätzliche
torgesteuerte Schalter hinzugefügt
werden, wie es erforderlich ist. Im Betrieb werden einer oder mehrere
der parallelen Pfade unter der Steuerung des Zufallsdatengenerators 90 für beide
Signale Q und Q während jedes
Zyklus zufällig
ausgewählt.
Im Ergebnis wird jede systematische Aperturfehlanpassung zwischen
den Abtast-/Halte-Takten,
dem Takt A und dem Takt B, in statistisches Rauschen umgesetzt, das über ein
Band von Frequenzen verteilt ist, anstatt als diskrete Intermodulationstöne in den
Taktsignalen zu erscheinen.
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4b zeigt
die komplementäre
Abtast-/Halte-Schaltung nach 4a, die
unter Verwendung von MOS-Transistoren implementiert ist. Alle Schalter 51–54, 61–64, 71–74 und 81–84 können mit
der MOS- oder Bipolar-Schaltertechnologie implementiert sein.
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5 ist
ein Blockschaltplan für
einen Parallel-Analog-Digital-Umsetzer mit konditionierten komplementären Abtast-/Halte-Takten,
die durch das Verfahren dieser Erfindung erzeugt werden. Hier ist
zu einem typischen Parallel-A/D-Um setzer, der zwei parallele Signalpfade
umfasst, die jeder eine Abtast-/Halte-Schaltung 100/101 und
eine A/D-Umsetzerschaltung 102/103, die in Reihe
geschaltet sind, und einen digitalen Multiplexer 104, wo
die zwei Signale als die Ausgabe rekombiniert werden, umfassen,
eine Schaltung 105 zum Konditionieren der Abtast-/Halte-Takte
hinzugefügt.
Im Betrieb wird das analoge Eingangssignal in einer Ungerade-gerade-Weise
in den zwei Pfaden abgetastet, digitalisiert und dann im digitalen
Multiplexer rekombiniert, um das digitale Hochgeschwindigkeits-Ausgangssignal zu
schaffen. Die Wirkung des offenbarten neuartigen Zugangs besteht
darin, die Auflösungsunschärfe im Parallel-A/D-Umsetzer durch Verringerung
der Verzögerungsfehlanpassung
in den Abtaststufen der Schaltung mittels der Abtast-Halte-Konditionierungsschaltungsanordnung
signifikant zu verbessern.