DE3641676C2 - - Google Patents

Description

Die vorliegende Erfindung betrifft einen Digital/Analog- (D/A)-Wandler und einen Analog/Digital-(A/D)-Wandler. Insbesondere betrifft die vorliegende Erfindung eine Signalverarbeitungsschaltung, sowie eine Impulsdauer-Erzeugungsschaltung oder ähnliches zum Bestimmen der Integrationszeit eines D/A-Wandlers und eines A/D-Wandlers des Integrationstyps mit niedrigem Leistungsverbrauch und einer verbesserten Linearität.

Als typischer D/A-Wandler und A/D-Wandler des Integrationstyps, der in einer Digitalaudiosignal-Aufzeichnungs/Wiedergabevorrichtung bis jetzt benutzt wurde, können die erwähnt werden, die in den japanischen Patentanmeldungen mit den Offenlegungsnummern 99 821/1982 und 1 97 910/1982 (JP-A-57-99 821 und JP-A-57-1 97 910) veröffentlicht sind. Genauer gesagt offenbart die japanische Patentanmeldung mit der Offenlegungsnummer 99 821/1982 einen 16-Bit- D/A-Wandler des Integrationstyps, in dem Ströme von zwei Konstantstromquellen, die in dem Verhältnis von 1 : 2⁸ gewichtig sind, in einen Kondensator geladen werden, der einen Teil eines Integrators bildet, für Perioden, die Daten entsprechen, die jeweils in einem Zähler für acht signifikantere Bits (MSB) und einem Zähler für acht weniger signifikante Bits (LSB) plaziert sind, um ein analoges Ausgangssignal abzuleiten. Unter der Annahme, daß z. B. die Abtastperiode 20 µsec ist (Abtastfrequenz = 50 KHz), die Zeit T, die für die Wandlung genommen wird, 10 µsec ist und daß die Anzahl N der Bits gleich 8 ist, ist die Taktfrequenz f, die für den Zähler erforderlich ist, gegeben zu

Somit kann der D/A-Wandler in der Form eines monolithischen IC realisiert werden. Weiterhin kann durch Teilen der Eingangsdaten in drei oder mehr Teile die für die Zähler erforderliche Taktfrequenz weiter vermindert werden.

Auf der anderen Seite offenbart die japanische Patentanmeldung mit der Offenlegungsnummer 1 97 910/1982 einen 16-Bit-A/D-Wandler des Integrationstyps, in dem zwei Stromquellen mit Stromwerten, die im Verhältnis von 1 : 2⁷ gewichtet sind, vorgesehen sind, in Entsprechung jeweils mit neun signifikanteren Bits und sieben weniger signifikanten Bits, worin ein analoger Wert, der bei einem Integratorelement abgetastet wird, grob entladen wird mit dem Strom, der mit "2⁷" gewichtet ist, gefolgt von der Entladung mit dem Strom, der "1" gewichtet ist, während die Zeit, die für die Entladung genommen wird, gezählt wird, um dabei 16-Bit-Digitaldaten zu erhalten. Die Taktfrequenz f, die für den Zähler erforderlich ist, ist ungefähr 50 MHz unter der Annahme, daß die Abtastperiode ungefähr 20 µsec ist. Mit dieser Anordnung kann der A/D-Wandler in einer monolithischen IC-Struktur realisiert werden. Durch Vorsehen von jeweils mehr als zwei gewichteten Stromquellen und Zählern kann die für den Zähler erforderliche Taktfrequenz weiter vermindert werden.

In Verbindung mit der Implementierung des D/A-Wandlers und des A/D-Wandlers ist ein bipolares Verfahren geeignet zum Realisieren der Stromquellenschaltungen und der Stromschaltschaltungen, die Teile des Wandlers bilden, in bezug auf erreichbare hohe Genauigkeit, niedriges Rauschen und hohe Geschwindigkeit. In diesem Fall, wenn die Implementierung in dem monolithischen IC Vorbedingung ist, müssen die Zähler jedoch durch die Verwendung von Logik- Elementen, so wie ECL (Emitter-gekoppelte Logik) oder ähnlichem mit großem Maßstab und hohem Leistungsverbrauch gebildet werden. In diesem Zusammenhang wird dem Leistungsverbrauch in den bisher bekannten Techniken keine Betrachtung gewidmet.

Weiterhin wird, da der Stromwert der Stromquelle für die signifikanteren Bit-Daten 256mal (128mal im Fall des A/D-Wandlers) so groß ist wie der der Stromquelle für die weniger signifikanten Bit-Daten, ein Fehler produziert, wenn das Signal zum Steuern der Ladungs- und Entladungsperioden abweicht wegen des Schaltjitters bzw. -wackelns. In dem Fall des D/A-Wandlers ist der erlaubbare Wert des Jitters

unter der Annahme, daß die Taktfrequenz 25 MHz ist.

Es wird beobachtet, daß die Ausgangslinearität der A/D- und D/A-Wandler, die in ICs implementiert sind, eine Verschlechterung wegen des Jitters des Zählertaktsignals erfahren. Fig. 14 der beigefügten Zeichnung erläutert grafisch eine Beziehung zwischen dem Taktjitter und dem Signal-Rausch-Verhältnis. Genauer gesagt erläutert diese Figur einen Modulationsgrad über der Signal-Rausch-Charakteristik eines D/A-Wandlers des Integrationstyps, in dem das Taktsignal frequenzmoduliert ist. Wie aus dieser Figur ersichtlich ist, wird eine Kurve 33 von -6 dB/oct erhalten, was bedeutet, daß das Signal-Rausch-Verhältnis (und damit der Dynamikbereich) wegen des Taktjitters verschlechtert wird.

Die bisher bekannten D/A- und A/D-Wandler leiden an dem Problem, daß dem Leistungsverbrauch keine Betrachtung gewidmet wird, und der Implementierungsversuch mit niedrigem Leistungsverbrauch trifft auf ein Problem, weil die ECL-Schaltungen verwendet werden, wie oben erläutert.

Es ist folglich eine Aufgabe der vorliegenden Erfindung, D/A- und A/D-Wandler des Integrationstyps anzugeben, die die Vorteile von verbesserter Linearität und niedrigem Leistungsverbrauch haben.

Diese Aufgabe wird durch eine Signalver­ arbeitungsschaltung mit den Merkmalen des Anspruchs 1 gelöst.

Aus dem Datenbuch der Firma Siliconix "Analog Switch Data Book", 1976, Seite 1-57 ist eine monolithisch integrierte Schaltvorrichtung mit Treiberansteuerung bekannt. Dabei sind auf demselben Substrat die Schalter als MOS-Feldeffekttransistoren und die Treiberschaltung in bipolarer Technik hergestellt.

Die erfindungsgemäße Lösung beansprucht im vorausgesetzten D/A- oder A/D-Wandler den Ersatz der ECL-Logik-Schaltungen, sowie Zähler und ähnlichem, die einen größeren Teil der dem D/A- oder A/D-Wandler zugeführten elektrischen Leistung verbrauchen, durch komplementäres MOS-Verfahren (CMOS-Verfahren). Genauer gesagt werden Stromquellenschaltungen, Stromschaltschaltungen und Vergleicherschaltungen des A/D-Wandlers des Integrationstyps in IC realisiert durch Bipolareverfahren, die hohe Genauigkeit und niedriges Rauschen sicherstellen, während die Logikteile, sowie Zähler, durch komplementäre MOS- oder CMOS-Verfahren realisiert werden.

Genauer gesagt wird, im Hinblick auf die Tatsache, daß zumindest eine Fehlererfassungs/Korrekturschaltung und eine Fehlerunterdrückungsschaltung erforderlich sind, zum Zuführen von Eingangsdaten zu einem D/A-Wandler und diese Schaltungen in einem CMOS-IC mit niedrigem Leistungsverbrauch verglichen mit dem ECL realisiert werden können, und daß der Schaltjitter der Impulsdauer (Breiten-)Erzeugungsschaltung des D/A-Wandlers der Nicht-Gleichförmigkeit der Leistungszuführleiter zuzuschreiben ist, die die Leistungszufuhrquelle für den Zähler bilden, vorgeschlagen in einer beispielhaften Ausführungsform der vorliegenden Erfindung, daß die Impulsdauer-Erzeugungsschaltung auf ein und demselben Halbleitersubstrat einteilig mit der Fehlererfassungs/Korrekturschaltung und der Fehlerunterdrückungsschaltung realisiert wird und daß die verdrahteten Leiter, die jeweils eine Leistungsquelle zu der Fehlererfassungs/ Korrekturschaltung und der Fehlerunterdrückungsschaltung vorsehen, getrennt werden von denen, die eine Leistungsquelle zu der Impulsdauer-Erzeugungsschaltung vorsehen. Mit dieser Anordnung kann der Leistungsverbrauch signifikant vermindert werden, während die Stromschaltsteuersignale, die kaum unter dem Jitter leiden, verfügbar gemacht werden, wobei ein D/A-Wandlungs-Ausgangssignal erzeugt werden kann, das sich einer stark verbesserten Linearität erfreut.

Weitere Vorteile, Merkmale und Anwendungsmöglichkeiten der vorliegenden Erfindung ergeben sich aus den Unteransprüchen und aus der nachfolgenden Beschreibungen von Ausführungsbeispielen in Verbindung mit der Zeichnung. Darin zeigen:

Fig. 1 eine Ansicht, die in einem Blockdiagramm eine beispielhafte Ausführungsform der Signalverarbeitungsschaltung für einen D/A-Wandler gemäß der Erfindung zeigt,

Fig. 2 eine Ansicht, die eine allgemeine Anordnung eines Kompaktdisk-(CD-)Spielers zeigt, in dem die in Fig. 1 gezeigte Signalverarbeitungsschaltung verwendet wird,

Fig. 3A und 3B Ansichten, die die Layouts der Schaltung von Fig. 2 zeigen, die auf einem Halbleitersubstrat realisiert sind,

Fig. 4 eine Ansicht, die in einem Blockdiagramm eine weitere Ausführungsform der Erfindung zeigt,

Fig. 5 ein Blockdiagramm einer weiteren anderen Ausführungsform der vorliegenden Erfindung,

Fig. 6 eine Ansicht, die eine Struktur einer Impulsdauer-Erzeugungsschaltung zeigt,

Fig. 7 und Fig. 8A und 8B Signalverlaufsdiagramme zum Erläutern des Betriebs der in Fig. 6 gezeigten Schaltung,

Fig. 9 in einem Blockdiagramm eine Schaltungsanordnung einer weiteren Ausführungsform der Erfindung, die auf einen A/D-Wandler angewendet ist,

Fig. 10 eine Ansicht, die in einem Blockdiagramm eine weitere Ausführungsform der vorliegenden Erfindung zeigt,

Fig. 11 in einem Blockdiagramm eine noch weitere Ausführungsform der vorliegenden Erfindung,

Fig. 12 eine Ansicht zum Erläutern der Beziehung zwischen der Signalverzögerung, die in einem linearen Teil und einem Logik-Teil eingeschlossen ist und einen Bezugspegel zum Vergleich,

Fig. 13 ein Signalverlaufsdiagramm zum Erläutern der Betriebsweise der in Fig. 12 gezeigten Anordnung, und

Fig. 14 eine Ansicht zum grafischen Erläutern einer Beziehung zwischen dem Taktjitter und dem Signal-Rausch-Verhältnis.

Im folgenden wird die vorliegende Erfindung detailliert unter Bezugnahme auf die beigefügte Zeichnung beschrieben.

Fig. 1 zeigt in einem Blockdiagramm eine Signalverarbeitungsschaltung für einen Digital/Analog-(D/A-)Wandler gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung. In Fig. 1 ist eine Zeitzählungssteuerschaltung 9, ein mit den signifikanteren Datenbits von Eingangsdaten zu ladender Zähler (MSB-Zähler) 10 zum Zählen von ihnen, ein mit den weniger signifikanten Bits der Eingangsdaten zu ladender Zähler (LSB-Zähler) 11 zum Zählen von ihnen und RS-Flip-Flops 12, 13 gezeigt. Die Zeitzählungssteuerschaltung 9, die Zähler 10 und 11 und die RS-Flip- Flops 12 und 13 wirken zusammen, um eine Impulsdauer- Erzeugungsschaltung in der Form einer CMOS-IC-Schaltung zu bilden, die im allgemeinen durch ein Bezugszeichen 14 bezeichnet wird. Weiterhin sind analoge Schalter 18 und 19 und Konstantstromzufuhrquellen 20 bzw. 21 gezeigt. Die analogen Schalter 18, 19 und die Konstantstromzufuhrquellen 20 und 21 sind in einer bipolar integrierten Schaltung oder IC implementiert, die im allgemeinen durch ein Bezugszeichen 20 A bezeichnet wird. Weiterhin bezeichnet ein Bezugszeichen 22 einen analogen Schalter, 23 einen Kondensator, 24 einen Operationsverstärker und 25 einen Ausgangsanschluß.

Beim Betrieb der in Fig. 1 gezeigten Schaltungsanordnung werden die Eingangsdaten von 16 Bits halbiert in acht signifikantere Bits und acht weniger signifikante Bits, die jeweils in die Zähler 10 und 11 geladen werden, während die RS-Flip-Flops 12 und 13 gesetzt werden. Nachdem sie geladen worden sind, führen der signifikantere Zähler 10 und der weniger signifikante Zähler 11 die Zähloperation durch, wobei die RS-Flip-Flops 12 und 13 rückgesetzt werden, wenn die gezählten Werte der Zähler 10 und 11 einen vorbestimmten Wert erreicht haben. Somit können Impulssignale 12 a und 12 b mit Zeitdauern (Breiten), die in Proportion zu den Größen der halbierten Eingangsdaten sind, erhalten werden. Die Schalter 18 und 19 werden gesteuert durch die Impulssignale 12 a und 12 b, um dem Strom zu erlauben, von den Konstantstromquellen 20 und 21, deren Stromwerte im Verhältnis von 1 : 2⁸ gewichtet sind, zu dem Kondensator 13 zugeführt zu werden. Unmittelbar vor der Stromzufuhr zu dem Kondensator 13 wird der Schalter 23 geschlossen, um elektrische Ladungen, die in dem Kondensator 13 angesammelt sind, zu entladen, was dann von der Integrationsoperation gefolgt wird. Auf diese Art kann ein den Eingangsdaten entsprechendes Analogsignal am Ausgangsanschluß 25 erhalten werden.

Als nächstes wird eine Anwendung des D/A-Wandlers gemäß der erläuterten Ausführungsform der Erfindung beispielhaft beschrieben in Verbindung mit einem Kompaktdisk- (im folgenden bezeichnet als CD-) Spieler. Das Digitalsignal- Format für den CD betreffend wird eine Beschreibung in einer japanischen Literatur mit dem Titel "Introduction to CD-Player", veröffentlicht durch Corona-Company (20. Juli 1983), S. 129 bis 136 gefunden. Genauer gesagt wird ein analoges Signal in 16 Bits quantisiert durch Abtasten des analogen Signals bei einer Abtastfrequenz von 44,1 KHz und erfährt nachfolgend eine Verarbeitung, sowie Verschachteln, Hinzufügen von Fehlererfassungs/Korrekturcodes, EFM-Modulation und ähnlichem.

Fig. 2 zeigt in einem Blockdiagramm eine beispielhafte Ausführungsform der Signalverarbeitungsschaltung gemäß der Erfindung, die entworfen ist, um in einem CD-Spieler benutzt zu werden. In der Figur bezeichnet ein Bezugszeichen 1 eine Disk, 2 bezeichnet eine Laseraufnahme, 3 bezeichnet einen Vorverstärker und 8 bezeichnet eine Signalverarbeitungsschaltung, die aus einer Demodulationsschaltung 4, einer Fehlererfassungs/Korrekturschaltung 5, eine Fehlerunterdrückungsschaltung 6 und einer ersten Zeitzählungssteuerschaltung 7 zusammengesetzt ist. Ein Bezugszeichen 14 bezeichnet eine Impulsdauer-Erzeugungsschaltung, die gebildet wird durch eine zweite Zeitzählungssteuerschaltung 9, einen MSB-Zähler 10, einen LSB-Zähler 11 und RS-Flip-Flops 12 und 13. Weiterhin bezeichnet ein Bezugszeichen 15 ein Halbleitersubstrat, 16 a und 16 b bezeichnen erste Leistungszufuhrquellen, 17 a und 17 b bezeichnen zweite Leistungszufuhrquellen, 18 und 19 bezeichnen Schalter, 20 und 21 bezeichnen Konstantstromquellen, 22 bezeichnet einen Schalter, 23 bezeichnet einen Kondensator, 24 bezeichnet einen Operationsverstärker und ein Bezugszeichen 25 bezeichnet einen Ausgangsanschluß.

Unter Bezugnahme auf Fig. 2 wird ein Signal, das von der Disk 1 durch die Laseraufnahme 2 ausgelesen wird, in ein Digitalsignal 3 a durch den Vorverstärker 3 gewandelt, um in die Demodulationsschaltung 4 eingegeben zu werden, wo das Digitalsignal 3 a Modulationen, sowie die EFM, Verschachteln und anderes los wird, um als ein Ausgangssignal 4 a erzeugt zu werden, welches dann der Fehlererfassungs/ Korrekturschaltung 5 zugeführt wird, um die Fehlererfassung und -korrektur zu erfahren. Das Ausgangssignal 5 a der Fehlererfassungs/Korrekturschaltung 5 wird in die Fehlerunterdrückungsschaltung 6 eingegeben, die durch sich sowohl die Daten durchläßt, die frei von Fehlern sind, als auch die korrigierten Daten, wie sie sind, während sie den Fehler von Daten unterdrückt, der nicht in der Schaltung 5 korrigiert werden konnte. Die Fehlerunterdrückungsschaltung 6 erzeugt so als ihr Ausgangssignal ein 16-Bit-Datensignal 6 a, das dann in acht signifikantere Bits und acht weniger signifikante Bits unterteilt wird, die dann jeweils in den MSB-Zähler 10 und den LSB-Zähler 11 zu laden sind, während die RS-Flip-Flops 12 und 13 gleichzeitig gesetzt werden. Der MSB-Zähler 10 und der LSB-Zähler 11 führen die Zähloperation durch, nachdem sie geladen worden sind, wie oben erwähnt. Zu den Zeitpunkten, wenn die gezählten Werte einen vorbestimmten Wert erreicht haben, werden die zugeordneten RS-Flip- Flops zurückgesetzt, wobei Impulssignale 12 a und 13 a mit Zeitdauern proportional zu den Größen der Daten, die aus der Teilung durch zwei der Ausgangsdaten der Zählerunterdrückungsschaltung 6 resultieren, abgeleitet werden. In Abhängigkeit von den Signalen 12 a und 13 a werden die Schalter 18 und 19 jeweils geschlossen, um dem Strom zu erlauben, dem Kondensator 23 von den Konstantstromquellen 20 und 21 zugeführt zu werden, deren Ströme in dem Verhältnis von 1 : 2⁸ gewichtet sind. Unmittelbar vor der Stromzufuhr zu dem Kondensator 23 wird der Schalter 22 geschlossen, um elektrische Ladungen, die in dem Kondensator 23 angesammelt sind, zu entladen. Auf diese Art kann ein analoges Signal am Ausgangsanschluß 25 des Operationsverstärkers 24 erhalten werden. Die erste Zeitzählungs- Steuerschaltung dient dazu, die Zeitzählungssteuerung für die Demodulationsschaltung 4, die Fehlererfassungs/ Korrekturschaltung 5, die Fehlerunterdrückungsschaltung 6 und die zweite Zeitzählungs-Steuerschaltung 9 durchzuführen, während die letztere dazu dient, die Zeitzählung des MSB-Zählers 10, des LSB-Zählers 11, der RS-Flip-Flops 12 und 13 und des Schalters 22 in Abhängigkeit von einem Datenidentifikationssignal 7 b zu steuern, das durch die erste Zeitzählungs-Steuerschaltung 7 erzeugt wird.

Es sollte bemerkt werden, daß sowohl die Signalverarbeitungsschaltung 8 als auch die Impulsdauer-Erzeugungsschaltung 14 auf ein und demselben Halbleitersubstrat 15 implementiert sind und daß die Signalverarbeitungsschaltung 8 mit elektrischer Leistung durch die ersten Leistungszufuhrleiter 16 a und 16 b versorgt wird, während die Impulsdauer-Erzeugungsschaltung 14 mit elektrischer Leistung durch den Weg der zweiten Leistungszufuhrleiter 17 a und 17 b versorgt wird.

Mit der oben erwähnten Anordnug ist es möglich, die Impulsdauer-Erzeugungsschaltung vor gegenseitiger Beeinflussung zu schützen, die sonst beim Betrieb der Signalverarbeitungsschaltung 8 produziert wird, während der Schaltjitter der Impulssignale 12 a und 13 a zum Steuern der Schalter 18 und 19 vermindert werden kann. Als ein Ergebnis kann ein analoges Signal mit einer verbesserten Linearität erzeugt werden. Weiter kann durch Realisieren der Signalverarbeitungsschaltung 8 und der Impulsdauer- Erzeugungsschaltung 14 in der Form eines CMOS-IC der Leistungsverbrauch wesentlich vermindert werden.

Fig. 3A zeigt eine Ausführungsform der Erfindung, in der die Signalverarbeitungsschaltung 8 und die Impulsdauer- Erzeugungsschaltung 14 auf demselben Halbleitersubstrat 15 implementiert sind, worin gleiche Komponenten wie die in Fig. 2 gezeigten durch gleiche Bezugszeichen bezeichnet sind. Es ist ersichtlich, daß die Signalverarbeitungsschaltung 8 und die Impulsdauer-Erzeugungsschaltung 14, die auf dem Halbleitersubstrat 15 integriert sind, getrennt vorgesehen sind mit den ersten Leistungszufuhr- Verkabelungen oder -Leitern 16 a und 16 b und den zweiten Leistungszufuhr-Leitern 17 a und 17 b unabhängig voneinander, worin die gemeinsame Impedanz der Leistungszufuhren erniedrigt ist. Weiterhin sind die Ausgangsleiter 9 a, 12 a und 13 a der Impulsdauer-Erzeugungsschaltung 14 zwischen den zweiten Leistungszufuhrleitern 17 a und 17 b angeordnet im Hinblick auf das Unterdrücken des Einflusses, der sonst durch den Betrieb der Signalverarbeitungsschaltung 8 erzeugt wird. Natürlich werden die ersten und zweiten Leistungszufuhrleiter nicht notwendigerweise getrennt oder unabhängig zu den jeweiligen Pins der integrierten Schaltung geführt, sondern können mit jeweiligen gemeinsamen Pins 101 und 102 verbunden werden, wobei die gemeinsame Impedanz vermindert wird, wie in Fig. 3B erläutert, mit im wesentlichen denselben Effekten.

Fig. 4 zeigt eine andere Ausführungsform der Signalverarbeitungsschaltung gemäß der Erfindung, die auf einen anderen Typ des CD-Spielers angewendet ist. In Fig. 4 werden gleiche Elemente, wie die in Fig. 2 gezeigten, durch die gleichen Bezugszeichen bezeichnet. Unter Bezugnahme auf Fig. 4 bezeichnet ein Bezugszeichen 32 eine digitale Filterschaltung, die zusammengesetzt ist aus einer dritten Zeitzählungs-Steuerschaltung 26, einem Festwertspeicher oder ROM 27, einem Speicher mit wahlfreiem Zugriff oder RAM 28, einer Multiplizierschaltung 29, einer kumulativen Additionsschaltung 30 und einer Verriegelung 31. Die 16-Bit-Daten 6 a, die von der Signalverarbeitungsschaltung 8 ausgegeben werden, werden in dem RAM 28 gegeben. Daten 28 a, die sequentiell von dem RAM 28 ausgelesen werden, werden durch die Multiplizierschaltungen 29 mit einem Faktor 27 a multipliziert, der von dem ROM 27 ausgelesen wird, was zu einem Signal 29 a führt, das das Ergebnis der Multiplikation darstellt. Die kumulative Additionsschaltung 30 addiert den Ausgang 30 a von sich zu den Produktdaten 29 a, die durch die Multiplizierschaltung 29 ausgegeben werden. Durch Halten des Ausgangs 30 a der kumulativen Additionsschaltung 30 in der Verriegelung 31, wobei die kumulative Additionsschaltung 30 sofort zurückgesetzt wird, bevor sie die kumulative Addition durchführt, kann ein Filterausgang 31 a von 16 Bit erhalten werden bei dem Ausgang der Verriegelung 31. Die Impulsdauer-Erzeugungsschaltung 14 erzeugt bei dem Ausgang die Impulssignale 12 a und 13 a, die jeweils Zeitdauern proportional zu den Größen der acht signifikanteren Bitdaten und der acht weniger signifikanten Bitdaten haben, die sich von der Teilung der Ausgangsdaten 31 a der Filterschaltung 32 ergeben, wobei ein analoges Signal am Ausgangsanschluß 25 erzeugt wird, wie in dem Fall der in Fig. 2 gezeigten Signalverarbeitungsschaltung. Die dritte Zeitsteuerschaltung 26 wird mit einem Datenidentifikationssignal 7 b als das Eingangssignal dazu versorgt zum Steuern des RAM 28, der Multiplizierschaltung 29, des ROM 27, der kumulativen Additionsschaltung 30 und der Verriegelung 31 und erzeugt als das Ausgangssignal das Filterausgangs-Identifikationssignal 26 a, welches dann an die Impulsdauer-Erzeugungsschaltung 14 angelegt wird.

Es sollte bemerkt werden, daß die digitale Filterschaltung 32 und die Impulsdauer-Erzeugungsschaltung 14 auf ein und demselben Substrat 15 in der integrierten Schaltungsanordnung implementiert sind, worin die ersten Leistungszufuhrleiter 16 a und 16 b elektrische Leistung zu der digitalen Filterschaltung 32 zuführen, während die zweiten Leistungszufuhrleiter 17 a und 17 b elektrische Leistung zu der Impulsdauer-Erzeugungsschaltung 14 zuführen.

Fig. 5 zeigt eine weitere Ausführungsform der vorliegenden Erfindung, in der gleiche Elemente wie die in Fig. 2 und 4 gezeigten durch die gleichen Bezugszeichen bezeichnet werden. Im Falle der vorliegenden Ausführungsform sind die Signalverarbeitungsschaltung 8, die digitale Filterschaltung 32 und die Impulsdauer-Erzeugungschaltung 14 auf ein und demselben Substrat realisiert, worin die ersten Leistungszufuhrleiter 16 a und 16 b elektrische Energie zu der Signalverarbeitungsschaltung 8 und der digitalen Filterschaltung 32 zuführen, während die zweiten Leistungszufuhrleiter 17 a und 17 b dazu dienen, elektrische Leistung zu der Impulsdauer-Erzeugungsschaltung 14 zuzuführen.

Mit der oben beschriebenen Anordnung ist die gegenseitige Beeinflussung, der die Impulsdauer-Erzeugungsschaltung 14 andererseits bei Betrieb der Signalverarbeitungsschaltung 8 und der digitalen Filterschaltung 32 ausgesetzt sein kann, unterdrückt, während die Impulssignale 12 a und 13 a zum Steuern der Schalter 18 und 19 gegen den Schaltjitter geschützt werden können, wobei sichergestellt wird, daß das analoge Signal eine verbesserte Linearität zeigt. Weiterhin kann durch Implementieren der Signalverarbeitungsschaltung 8, der digitalen Filterschaltung 32 und der Impulsdauer-Erzeugungsschaltung 14 in der Form eines CMOS-IC der Leistungsverbrauch wesentlich vermindert werden.

In der vorangegangenen Beschreibung der verschiedenen Ausführungsformen der Erfindung, die in Fig. 1, 2, 4 und 5 gezeigt sind, ist angenommen worden, daß die Daten in acht signifikantere Bit und acht weniger signifikante Bit halbiert werden. Die Daten können jedoch in drei Teile unterteilt werden. Beispielsweise können 16-Bit-Daten in die fünf weniger signifikanten Bit, fünf mittlere Bit und sechs signifikantere Bit unterteilt werden. In diesem Fall sind drei Konstantstromzufuhrquellen erforderlich, deren Stromwerte in dem Verhältnis von 1 : 2⁵ : 2¹⁰ gewichtet werden können, worin die Basis "1" für die Stromquelle ist, die den fünf weniger signifikanten Bits zugeordnet ist.

Fig. 6 und 7 zeigen eine Ausführungsform der Impulsdauer- Erzeugungsschaltung gemäß der Erfindung, die dazu beiträgt, die Audioleistung der in Fig. 2, 4 und 5 gezeigten Vorrichtungen weiter zu steigern. Genauer gesagt zeigt Fig. 6 die Schaltungsanordnung der Impulsdauer-Erzeugungsschaltung, und Fig. 7 ist ein Signalverlaufsdiagramm, das die Betriebsweisen von verschiedenen Komponenten der in Fig. 6 gezeigten Schaltung erläutert.

Unter Bezugnahme auf Fig. 6 bezeichnet ein Bezugszeichen 40 ein Schieberegister von sechzehn Stufen, 40 CK bezeichnet einen Takteingangsanschluß, an den ein Taktsignal angelegt wird, um Impulsdauer-Wandlung durchzuführen, 40 D bezeichnet einen Eingangsschluß für das Datenidentifikationssignal, 41 und 42 bezeichnen Inverterschaltungen, 43 und 44 bezeichnen UND-Schaltunge, 46 und 47 bezeichnen Lastzähler, 46 D und 47 D bezeichnen Eingangsanschlüsse für 16-Bit-Daten, 48 und 49 bezeichnen UND-Schaltungen, 50 und 51 bezeichnen Flip-Flop-Schaltungen, 52 bis 55 bezeichnen NOR-Schaltungen und Bezugszeichen 56 und 57 bezeichnen jeweils schließlich Pufferschaltungen. In Fig. 7 stellen die numerischen Symbole in der linkesten Spalte entsprechende Signale dar, die durch dieselben Bezugszeichen in Fig. 6 angedeutet sind.

Im folgenden wird die Betriebsweise der in Fig. 6 gezeigten Schaltung beschrieben mit Hilfe der in Fig. 7 gezeigten Signalverlaufsdiagramme.

Der Basistakt-Eingangsschluß 40 CK wird mit einem Taktsignal von ungefähr 25 MHz in Übereinstimmung mit Ausdruck (1) versorgt zum Durchführen der Impulsdauerwandlung. Das Datenidentifikationssignal und die Datensignale werden an den jeweiligen Anschluß in Synchronismus mit der fallenden Flanke des Taktes 40 CK angelegt, wie in Fig. 7 in Reihe 40 D, 46 D und 47 D zu sehen ist. Das Schieberegister 40 schiebt das Datenidentifikationssignal in Abhängigkeit von den Taktimpulsen 40 CK, um dabei Zeitzählungssignale 40 Q 1, 40 Q 2, 40 Q 15 und 40 Q 16 zu erzeugen, die in Fig. 7 jeweils bei den entsprechenden Ausgängen der ersten, zweiten, fünfzehnten und sechszehnten Stufe erläutert sind. Diese Signale werden decodiert durch die Inverterschaltungen 41 und 42 und die UND-Schaltungen 43 und 44, wobei die Impulse 43 C und 44 C erzeugt werden mit Verzögerungen relativ zu der fallenden Flanke des Datenidentifikationssignals 40 D, wie in Fig. 7 erläutert. Die Impulsbreiten oder -dauern dieser Impulse 43 C und 44 C werden bestimmt in Abhängigkeit von der Anzahl von Stufen des Schieberegisters 40. Das Ausgangsimpulssignal 43 C der UND-Schaltung 43 dient dazu, das Datenladen zu ermöglichen und zur gleichen Zeit sowohl die Flip-Flop- Schaltungen 50 und 51 als auch ein RS-Flip-Flop, das durch die NOR-Schaltungen 54 und 55 gebildet wird, zurückzusetzen. Auf der anderen Seite befähigt das Ausgangssignal der UND-Schaltung 44 die ODER-Schaltung 45, das Taktsignal 40 CK durchzulassen. Das Ausgangssignal der ODER-Schaltung 45 nimmt den in Fig. 7 bei 45 C erläuterten Signalverlauf an.

Die Daten 46 D und 47 D, jeweils mit acht Bits, werden jeweils in die Zähler 46 und 47 geladen, in Abhängigkeit von dem Ausgangssignal 40 C der UND-Schaltung 43, wobei die Zähloperationen dieser Zähler durch das Taktsignal 45 C getriggert werden, die von der ODER-Schaltung 45 ausgegeben werden. Wenn die UND-Schaltung 48 erfaßt, daß die Ausgangsimpulse des Zählers 46 alle bei dem Pegel "1" sind, unterdrückt die Flip-Flop-Schaltung 50 einen Hazard (Gefährdung) und erlaubt, daß ein Impulssignal der NOR- Schaltung 53 zugeführt wird. Da die NOR-Schaltungen 52 und 53 ein RS-Flip-Flop bilden, erzeugt die NOR-Schaltung 52 ein Ausgangssignal 52 C mit einer Impulsdauer, die den Ausgangsimpuls 43 C der UND-Schaltung 43 und den Ausgangsimpuls 50 Q des Flip-Flop 50 überspannt. Auf diese Art wird die Zeit, die erforderlich ist, daß alle Inhalte des Zählers 46 "1" annehmen, gesteuert in Abhängigkeit von den Daten, die an den Anschluß 46 D angelegt werden, was zu dem entsprechenden Impulsdauer-Signal führt, das bei dem Ausgangsanschluß 56 C erzeugt wird, wie in Fig. 7 bei 56 C erläutert wird. Auf eine ähnlich Art wird ein Impulsdauer-Signal, das durch die Daten 47 D gesteuert wird, bei dem Ausgangsanschluß 47 C durch ähnliche Arbeitsweise erzeugt. Es sei nun angenommen, daß die Daten von allen "1en" an den Anschluß 46 D angelegt werden. Unter der Annahme, wenn der Impuls 43 C, der durch die UND-Schaltung 43 ausgegeben wird und als Lastimpuls zum Befähigen des Zählers 46 dazu dient, mit den Daten 46 D geladen zu werden, "1" wird, nimmt das Ausgangssignal 48 C der UND-Schaltung 48, die dazu dient, den Ausgang des Zählers 46 zu decodieren, den Pegel "1" an. Da jedoch das Taktsignal 45 C für den Zähler 46 und den Flip-Flop 50 unverändert bleibt, wird kein Impuls an die NOR-Schaltung 53 angelegt, und als Ergebnis davon wird der Ausgang 52 C der NOR-Schaltung 52 beim Pegel "1" gehalten. Dieses Ausgangssignal 52 C bleibt bei dem Pegel "1" bis zu dem Zeitpunkt, an dem der Taktimpuls 45 ansteigt, woraufhin das Ausgangssignal 52 C den Pegel "0" annimmt. Folglich wird die minimale Impulsdauer des Ausgangssignals 52 C bestimmt, gleich zu sein mit der Zeitspanne von dem Ansteigen des Ausgangsimpulses 43 C bis zu dem ersten Ansteigen des Taktes 45 C. In dem Fall der vorliegenden Ausführungsform ist die Impulsdauer, die sechszehn Taktimpulsen des Taktsignals 40 CK entspricht, als die minimale Impulsbreite definiert. Somit können die Konstantstromzufuhrquellen geschaltet werden mit dem Ausgangssignal 56 C des Puffers 56, während sie die Impulsdauer konstant aufrecht erhalten, selbst wenn der Ausgangssignalverlauf expotentiell variiert wegen der Lastkapazität des Puffers 56, wie bei 56 C in Fig. 7 erläutert. Fig. 8A und 8B sind Ansichten zum grafischen Erläutern des Wechsels in der Dauer der Impulse zum Schalten der Konstantstromquellen in dem Fall, wo die minimale Impulsdauer des gewandelten Impulsdauer- Ausgangssignals 56 C definiert reguliert wird durch den Signalverlauf des Puffers 56, verglichen mit dem Fall, wo die minimale Impulsdauer nicht reguliert ist. Genauer gesagt erläutert Fig. 8A den Fall, wo die Impulsdauer wie oben erwähnt reguliert ist, während Fig. 8B den Fall erläutert, wo die Impulsdauer keine Regulierung erfährt und somit der Impuls fällt, bevor er vollständig ansteigt. In Fig. 8A und 8B variiert die Impulsdauer von der minimalen Impulsdauer durch einen Betrag, der den Daten bei der Periode t des Taktsignales 40 CK (Fig. 6) entspricht. In dem Fall des in Fig. 8A gezeigten Beispiels fällt der Impuls nur nach dem vollständigen Ansteigen, wobei die Dauer t des Impulses bei dem Schwellwertpegel V _TH aufrecht erhalten wird, selbst wenn sich der Signalverlauf exponentiell verändert. Auf der anderen Seite weicht in dem in Fig. 8B gezeigten Fall, wo der Impuls auf dem Anstiegsweg abfällt, die Impulsdauer von der Periode t ab und ändert sich, wie durch t ₁, t ₂ und t ₃ angedeutet. Wie nun zu verstehen ist, kann die in Fig. 6 gezeigte Ausführungsform eine Impulsdauer-Erzeugungsschaltung liefern, die eine ausgezeichnete Linearität aufgrund einer solchen Anordnung darstellt, daß die minimale Impulsdauer definiert bestimmt ist.

Als nächstes wird ein A/D-Wandler gemäß einer Ausführungsform der Erfindung beschrieben. Fig. 9 ist ein Schaltungsdiagramm eines Aufzeichnungssystems eines digitalen Bandrecorders (auch als DAT bezeichnet), in dem der A/D- Wandler gemäß der Erfindung verwendet wird. In Fig. 9 bezeichnet ein Bezugszeichen 61 ein Audiosignal-Eingangsanschluß, 62 und 63 bezeichnen Widerstände, 64 bezeichnet einen Abtast- und Halteschalter, 65 bezeichnet einen integrierenden Kondensator und 66 bezeichnet einen Operationsverstärker. Diese Elemente 62 bis 66 bilden eine Abtast- und Halteschaltung und eine integrierende Schaltung für die A/D-Wandlung. Ein Block 67 stellt einen linearen Teil des A/D-Wandlers dar, der in der Form eines bipolaren IC implementiert ist, worin Bezugszeichen 68 und 69 Komparatoren bezeichnen, 70 und 71 Referenzspannungsquellen jeweils für Komparatoren 68 und 69 bezeichnen, 75 eine Stromzufuhr gewichtet bei 2⁷ bezeichnet, Bezugszeichen 74 eine Stromzufuhrquelle bezeichnet, die bei "1" gewichtet ist, und 73 und 72 Stromschalter zum An- und Abschalten jeweils der Stromzufuhren 75 und 74. Ein Block 76 stellt ein LSI dar, der auf demselben Halbleitersubstrat durch ein CMOS-Verfahren realisiert ist, in dem ein Bezugszeichen 77 allgemein eine Logik-Einheit oder integrierende/ zählende Schaltung des A/D-Wandlers bezeichnet, der gebildet wird durch eine Zeitzählungsschaltung 82, eine Impulsdauer-Erzeugungsschaltung 81, einen Zähler 79 zum Zählen von neun signifikanteren Bits und einen Zähler 80 zum Zählen von sieben weniger signifikanten Bits. Ein Bezugszeichen 78 bezeichnet eine Digital-Signal-Verarbeitungsschaltung für den DAT, die gebildet wird durch eine Durchschießverarbeitungsschaltung 84, einen Fehlerkorrekturcodierer 85 und eine Modulationsschaltung 86. Ein Bezugszeichen 87 bezeichnet einen Pufferverstärker für Aufzeichnungsdaten auf einem Band durch einen rotierenden Kopf 89, der auf einem Zylinder 88 montiert ist. Es sollte bemerkt werden, daß der A/D-Wandler gebildet wird durch den IC 67 und die Integrator/Zähler-Schaltung 77. Der Betrieb wird durchgeführt ähnlich zu dem der bisher bekannten A/D-Wandler.

Sowohl die Signalverarbeitungsschaltung 78 als auch die Integrator/Zähler-Schaltung 77 sind einteilig auf ein und demselben Halbleitersubstrat implementiert, worin die Signalverarbeitungsschaltung 78 mit elektrischer Leistung durch erste Quellenleiter 91 a und 91 b versorgt wird, während die Integrator/Zähler-Schaltung 77 mit elektrischer Leistung durch zweite Quellenleiter 90 a und 90 b versorgt wird.

Mit dieser Anordnung kann eine Beeinflussung, an der die Integrator/Zähler-Schaltung 77 sonst wegen des Betriebs der Signalverarbeitungsschaltung 78 leiden könnte, wirksam unterdrückt werden, während der Schaltjitter der Impulsdauer- Signale 72 a und 73 a zum Steuern der Stromschalter 72 und 73 vermindert werden kann, wobei die A/D-Wandlung einer verbesserten Linearität erhalten werden kann. Weiterhin kann, da die Signalverarbeitungsschaltung 78 und die Integrator/Zähler-Schaltung 77 durch CMOS-Verfahren realisiert sind, der Leistungsverbrauch erniedrigt werden.

Fig. 10 zeigt eine andere Ausführungsform des A/D-Wandlers gemäß der Erfindung. In dieser Figur sind gleiche oder ähnliche Elemente zu denen, die in Fig. 9 und 4 gezeigt sind, durch dieselben Bezugszeichen, wie die, die in Fig. 9 und 4 verwendet werden, bezeichnet. Unter Bezugnahme auf Fig. 10 bezeichnet ein Bezugszeichen 32 eine digitale Filterverarbeitungsschaltung. Die 16-Bit-Daten, die sich von der A/D-Wandlung ergeben, werden in dem RAM 28 geschrieben. Die von dem RAM 28 sequentiell ausgelesenen Daten werden mit Faktordaten, die von dem ROM 27 ausgelesen werden, durch die Multiplizierschaltung 29 multipliziert. Die kumulative Additionsschaltung 30 addiert ihren Ausgang zu dem Ausgang der Multiplizierschaltung 49.

Durch Halten des Ausgangs der kumulativen Additionsschaltung 30 in der Verriegelung 31, wobei die Schaltung 31 unmittelbar vor dem Durchführen der kumulativen Addition zurückgesetzt wird, kann der Filterausgang von 16 Bits bei dem Ausgang der Verriegelung 31 gehalten werden. Ebenfalls im Falle dieser Ausführungsform sind sowohl die digitale Filterschaltung 32 als auch die Integrator/ Zähler-Schaltung 77 integriert auf ein und demselben Halbleitersubstrat, worin die digitale Filterschaltung 32 mit Leistung durch erste Quellenleiter 92 a und 92 b versorgt wird, während die Integrator/Zähler-Schaltung 77 mit Leistung durch die zweiten Quellenleiter 90 a und 90 b versorgt wird.

Fig. 11 zeigt eine weitere Ausführungsform der vorliegenden Erfindung, in der ähnliche Elemente wie die in Fig. 9 und 10 gezeigten durch gleiche Bezugszeichen bezeichnet werden. In dem Fall dieser Ausführungsform sind die Signalverarbeitungsschaltung 78, die digitale Filterschaltung 32 und die Integrator/Zähler-Schaltung 77 auf einem gleichen Halbleitersubstrat integriert, worin die ersten Quellenleiter 102 a und 102 b elektrische Leistung sowohl der Signalverarbeitungsschaltung 78 als auch der digitalen Filterschaltung 32 zuführen, während die zweiten Quellenleiter 90 a und 90 b elektrische Leistung der Integrator/Zähler-Schaltung 77 zuführen. Mit dieser Anordnung kann eine Beeinflussung, an der die Integrator/ Zähler-Schaltung 77 sonst bei Betrieb der Signalverarbeitungsschaltung 78 und der digitalen Filterschaltung 32 leiden würde, effektiv unterdrückt werden, während der Schaltjitter des Impulssignals zum Steuern der Schalter 72 und 73 vermindert werden kann, wobei bei A/D-Wandlung einer verbesserten Linearität erreicht werden kann. Weiterhin kann durch Realisieren der Schaltung 103 durch ein CMOS-Verfahren der Gesamtleistungsverbrauch erniedrigt werden.

Fig. 12 ist eine Ansicht zum Erläutern der Beziehung zwischen den Referenzpegeln 70 und 71 jeweils der Komparatoren 68 und 69 und einer Signalverzögerung wegen der Schnittstelle und den Verkabelungen, die zwischen einem linearen Teil und einem Logik-Teil des A/D-Wandlers vorgesehen sind, unter der Annahme, daß letztere in diese Teile unterteilt ist. Wenn die Verzögerungszeit, die für das in die Logik-Schaltung einzugebende Ausgangssignal des linearen Teils (d. h. den Ausgang des Komparators) durch Td ₁ dargestellt wird, während die Verzögerungszeit, die für das in die Stromschaltschaltung der linearen Schaltung einzugebende Ausgangssignal der Logik-Schaltung durch Td ₂ dargestellt wird, ist die Periode, während der der Stromschalter geöffnet ist, gleich zu der Zeit, die für die Zähloperation genommen wird und gegeben wird durch T ₀ + Td ₁ + Td ₂, wie in Fig. 13 erläutert, wo T ₀ die Zeit darstellt, die inhärent für den Integrationsausgang genommen wird, um den Bezugspegel zu erreichen. Folglich wird der Ausgangspegel des Integrators niedriger als der inhärente Referenzpegel zum Vergleich durch Δ V wegen der Verzögerung (Td ₁ + Td ₂). In anderen Worten, wenn die Verzögerungszeit variiert, bedeutet dies, daß eine ähnliche Änderung in dem Referenzpegel zum Vergleich erscheint. Folglich sollte der Referenzpegel zum Vergleich in dem Zustand bestimmt werden, in dem der lineare IC und der Logik-LSI montiert und verkabelt worden sind. Zu diesem Zweck ist der Referenzpegel (70, 71) zum Vergleich einstellbar gemacht in dem Fall der in Fig. 9 bis 11 gezeigten Ausführungsform.

Wie aus der vorangegangenen Beschreibung ersichtlich, ist es möglich, gemäß den Lehren der vorliegenden Erfindung, den D/A- und/oder A/D-Wandler zu implementieren, der sich einer verbesserten Linearität und eines niedrigen Leistungsverbrauchs erfreut und somit eine Digitalsignal- Aufzeichnungs/Wiedergabevorrichtung mit exzellenten Leistungen vorzusehen aufgrund von solchen Anordnungen, daß gegenseitige Beeinflussung der Digitalsignal-Verarbeitungschaltung und der Integrator/Zähler-Schaltung unterdrückt werden kann, selbst wenn die Integrator/Zähler- Schaltung die Impulsdauer-Erzeugungsschaltung aufweist und die Digitalsignal-Verarbeitungsschaltung auf ein und demselben Halbleitersubstrat implementiert ist, während der Schaltjitter der Schaltsignale zum Steuern einer Vielzahl von Konstantstromquellen vermindert werden kann.

Claims (13)

1. Signalverarbeitungsschaltung mit

• - einer integrierenden Einrichtung (24), die einen Kondensator (23) zum Integrieren eines konstanten Stromes als eine Funktion der Zeit aufweist,
• - einer ersten Schaltung (14), die eine Impulsdauer-Erzeugungseinrichtung zum Bestimmen der Integrationszeit bildet,
• - einer zweiten Schaltung (20 A), die mindestens eine Stromschaltanordnung (18, 19) aufweist zum An- und Abschalten des von einer Stromquelleneinrichtung (20, 21) zugeführten Stroms in Abhängigkeit von der Integrationszeit,

dadurch gekennzeichnet,

• - daß die erste (14) und die zweite Schaltung (20 A) als integrierte Schaltungen getrennt in jeweiligen Chips implementiert sind,
• - daß die erste Schaltung (14) gebildet wird durch komplementäre MOS-FETs, während die zweite Schaltung (20 A) durch ein bipolares Verfahren realisiert ist,
• und daß die Impulsdauer-Erzeugungseinrichtung (14) eine Impulsverlängerungsschaltung (40 bis 45 in Fig. 6) enthält, welche die Dauer der erzeugten Impulse (56 C in Fig. 7 und Fig. 8A) nicht unter eine vorbestimmte Minimaldauer (52 C) absinken läßt.

2. Signalverarbeitungsschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die integrierende Einrichtung (24) einen D/A-Wandler bildet zum Konvertieren eines Digitalsignals in ein Analogsignal durch Integrieren des Konstantstromes als eine Funktion der Zeit mit dem Kondensator (23), wobei der D/A-Wandler eine erste Schaltung (14), die eine Impulsdauer- Erzeugungseinrichtung zum Bestimmen der Integrationszeit bildet, eine zweite Schaltung (20 A), die mindestens eine Stromschalt-Schaltungsanordnung (18, 19) aufweist zum An- und Abschalten des von Stromquelleneinrichtungen (20, 21) zugeführten Strom in Abhängigkeit von der Integrationszeit aufweist, wobei die erste und die zweite Schaltung als integrierte Schaltungen getrennt in jeweiligen Chips implementiert sind und die erste Schaltung durch komplementäre MOS-FETs gebildet ist, während die zweite Schaltung durch ein bipolares Verfahren gebildet ist.

3. Signalverarbeitungsschaltung nach Anspruch 2, dadurch gekennzeichnet, daß die erste Schaltung (14) auf demselben Halbleitersubstrat (15) implementiert ist einteilig mit mindestens einer Digitalverarbeitungsschaltung (8), die Fehlerkorrektureinrichtungen (5, 6) zum Wiedergeben eines PCM-Signals bildet.

4. Signalverarbeitungsschaltung nach Anspruch 3, gekennzeichnet durch eine erste Leistungszufuhreinrichtung (16) zum Zuführen elektrischer Leistung zu den Fehlerkorrektureinrichtungen (5, 6) und eine zweite Leistungszufuhreinrichtung (17) zum Zuführen elektrischer Leistung zu der Impulsdauer-Erzeugungseinrichtung (14) zum Unterdrücken der gegenseitigen Beeinflussung zwischen der Impulsdauer-Erzeugungseinrichtung (14) und zumindest den Fehlerkorrektureinrichtungen (5, 6).

5. Signalverarbeitungsschaltung nach Anspruch 3, gekennzeichnet durch eine Multiplikationseinrichtung (29) zum Multiplizieren des Ausgangs X wenigstens einer der Fehlerkorrektureinrichtungen (5, 6) mit einem Multiplikator Y, um eine Operation durchzuführen, die gegeben ist durch P = X · Y, und eine kumulative Additionseinrichtung (30) zum kumulativen Addieren des Ausgangs P der Multiplikationseinrichtung (29), worin die Impulsdauer-Erzeugungseinrichtung (14) einen Impuls erzeugt, der eine Impulsdauer hat, die im Verhältnis zu der Größe des Ausgangs der kumulativen Additionseinrichtung (30) ist, die Multiplikationseinrichtung (29) und die kumulative Additionseinrichtung (30) auf demselben Halbleitersubstrat implementiert sind einteilig mit der Impulsdauer- Signalerzeugungseinrichtung (14), die Konstantstromquelleneinrichtungen (20, 21) gesteuert werden durch das Ausgangssignal der Impulsdauer- Signalerzeugungseinrichtung (14) zum Ableiten des Analogsignals durch Integrieren des Stromes der Konstantstromquelleneinrichtungen (20, 21) durch die integrierende Einrichtung (23, 24).

6. Signalverarbeitungsschaltung nach Anspruch 5, gekennzeichnet durch eine erste Leistungszufuhreinrichtung (16) zum Vorsehen einer Leistungsquelle für die Multiplikationseinrichtung (29) und die kumulative Additionseinrichtung (30), eine zweite Leistungszufuhreinrichtung (17) zum Vorsehen einer Leistungsquelle für die Impulsdauer-Signalerzeugungseinrichtung (14), um dabei eine gegenseitige Beeinflussung zwischen der Multiplikationseinrichtung (29) und der kumulativen Additionseinrichtung (30) auf der einen Seite und der Impulsdauer-Signalerzeugungseinrichtung (14) auf der anderen Seite zu unterdrücken.

7. Signalverarbeitungsschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die integrierende Einrichtung (23, 24) einen A/D-Wandler zum Wandeln eines Analogsignals in ein Digitalsignal bildet durch Entladen einer analogen Spannung, die in dem Kondensator (23) geladen ist, mit konstanten Strömen und Zählen eines Taktsignales, um die Zeit zu bestimmen, die für die Ladung des Kondensators (23) genommen wird, um einen vorbestimmten Wert zu erreichen, wobei der A/D-Wandler eine erste Schaltungsanordnung aufweist, die Zähleinrichtungen (10, 11) bildet zum Zählen der Integrationszeit, die dem analogen Spannungswert mit dem Taktsignal entspricht, und mindestens eine zweite Schaltung, die aus einer Stromschalt- Schaltungsanordnung (18, 19) zusammengesetzt ist zum An- und Abschalten des Stromes der Stromquelleneinrichtungen (20, 21) in Übereinstimmung mit der Integrationszeit, wobei die erste und die zweite Schaltungsanordnung (10, 11; 18, 19) in der Form von integrierten Schaltungen getrennt in jeweiligen Chips implementiert sind, wobei die erste Schaltungsanordnung (10, 11) realisiert ist durch ein komplementäres MOS-FET-Verfahren, während die zweite Schaltungsanordnung (18, 19) durch ein bipolares Verfahren realisiert ist.

8. Signalverarbeitungsschaltung nach Anspruch 7, dadurch gekennzeichnet, daß die erste Schaltungsanordnung (10, 11) auf demselben Halbleitersubstrat (15) zusammen mit mindestens einer Digitalsignal-Verarbeitungsschaltung integriert ist, die Fehlerkorrekturverarbeitungseinrichtung (5, 6) zum Verarbeiten eines PCM-Signals bildet.

9. Signalverarbeitungsschaltung nach Anspruch 8, gekennzeichnet durch mindestens eine erste Leistungszufuhreinrichtung (16) zum Zuführen elektrischer Leistung zu den Fehlerkorrektureinrichtungen (5, 6) und eine zweite Leistungszufuhreinrichtung (14) zum Zuführen von elektrischer Leistung zu den Integrationszeit- Zähleinrichtungen (10, 11), um dabei gegenseitige Beeinflussung zwischen den Integrationszeit-Zähleinrichtungen (10, 11) und den Fehlerkorrektureinrichtungen (5, 6) zu unterdrücken.

10. Signalverarbeitungseinrichtung nach Anspruch 7, dadurch gekennzeichnet, daß die erste Schaltungsanordnung (10, 11) auf demselben Halbleitersubstrat einteilig mit einer Digitalsignal-Verarbeitungsschaltung integriert ist, die gebildet ist durch eine Multiplikationseinrichtung (29) zum Multiplizieren des Ausgangs X, der sich aus der A/D-Wandlung ergibt, mit einem Multiplikator Y, um die Operation durchzuführen, die gegeben ist durch P = X · Y, und einer kumulativen Additionseinrichtung (30) zum kumulativen Addieren des Ausgangs P der Multiplikationseinrichtung (29).

11. Signalverarbeitungsschaltung nach Anspruch 10, gekennzeichnet durch eine erste Leistungszufuhreinrichtung (16) zum Zuführen elektrischer Leistung zu der Multiplikationseinrichtung (29) und der kumulativen Additionseinrichtung (30) und einer zweiten Leistungszufuhreinrichtung (14) zum Zuführen einer elektrischen Leistung zu den Integrationszeit-Zähleinrichtungen (10, 11), um dabei eine gegenseitige Beeinflussung zwischen der Multiplikationseinrichtung (29) und der kumulativen Additionseinrichtung (30) auf der einen Seite und den Integrationszeit-Zähleinrichtungen (10, 11) auf der anderen Seite zu unterdrücken.

12. Signalverarbeitungsschaltung nach Anspruch 7, dadurch gekennzeichnet, daß die zweite Schaltungsanordnung mindestens eine Vielzahl von Stromquellen (20, 21), eine Vielzahl von Schaltern (18, 19) und eine Vielzahl von Komparatoren (68, 70) aufweist, worin Bezugspegel der Komparatoren (68, 70) in Übereinstimmung mit einer Gesamtsumme der Verzögerungszeit variiert werden, die in eine Signalübertragung von der ersten Schaltungsanordnung zu der zweiten Schaltungsanordnung eingeführt wird und eine Zeitverzögerung, die in die Signalübertragung von der zweiten Schaltungsanordnung zu der ersten Schaltungsanordnung eingeführt wird.