JPS62183223A - 信号処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は’／ｎコンバータに係り、特に直線性と低消費
電力に好適な積分方式Ａ７．コ／バータの積分時間を計
数する計数回路、信号処理回路に関する。

〔従来の技術〕

ディジタル信号記録再生装置等に用いられる従来の積分
形１６ピソトＡ／Ｄコンバータとしては、特開昭５７−
１９７９１０号公報に記載のように、２７対１に重みづ
けされた２つの定電流源の電流をそれぞれ上位９ビツト
、下位７ビツトに対応させ積分器にサンプリングされた
アナログ値を、まず２７の電流で粗く放電させ、次に１
の電流で密に放電させて、その間の時間を計数すること
によって１６ビツトのディジタルデータを得るようにし
ている。

カウンタに必要なりロックの周波数ｆは２０μＳ（５０
ｆＨｚ　）のす／ブリング周期で、約５０ＭＨｚとなり
、ＶＤコンバータのモノリシックＩＣ化が実現可能とな
った。また重みづけ電流源とカウンタの分割数を３以上
にすれば、カラ／りに必、要なりロックの周波数をさら
に低減することができる。

Ａ／、コンバータを構成する電流源回路、電流スイッチ
回路には高精度・低雑音・高速度のバイポーラプロセス
が適しているが、この場合・モノリシックＩＣを前提と
するとカラ／りを構成するには消費電力・回路規模とも
に大きなＥＣＬ等の論理素子を用いざるを得ない。上記
従来技術は、消費電力については配慮がされていなかっ
た。

また・上位電流源の電流は下位電流源の１２８倍である
ため、放電期間を制御する信号がスイッチングジッタに
よりわずかでもずれると、出力に誤差が生じる。クロッ
ク周波数を５０ＪｆＨｚとすると、ジッタの許容値は である。

特にＩＣ化においては、カウンタクロックツジッタによ
ってＡ７．変換のりニアリティが劣化する。

第９図にクロックジッタとＳ／Ｎの関係の例を示す。

第９図は積分方式ρイイコンバータのクロック信号にＦ
Ｍ変調をかけた場合の変調度対Ｓ／Ｎ特性を示したもの
である。同図１易で示す如＜　　６　ｄＢ／　ｏｃｔカ
ーブとなりクロックジッタによりＳ／／Ｖ　（ダイナミ
ンクレンジ）が劣化することがわかる。

〔発明が解決しようとする問題点〕

上記従来技術は、消費電力の点について配慮がされてお
らず、ＥＣＬ回路を多用するために低消費電力化を妨げ
るという問題があった。

本発明の目的は、直線性の良い積分方式Ａ／Ｄコンバー
タを低消費電力で実現することにある。

〔問題点を解決するための手段〕

上記目的は、Ａろコンバータの消費電力の大半をしめる
ＥＣＬによるカウンタ等の論理回路をＣＭＯＳプロセス
で実現することにより達成される。積分方式Ａ／Ｄコン
バータの電流源回路・電流スイッチ回路・コンパレータ
回路は高精度・低雑音のバイポーラプロセスでＩＣ化し
、カウンタ等のロジック部分はＣＭＯ５プロセスを用い
る。こうすると、従来モノリシックＩＣで１チツプで実
現できたＡ／、コンバータが２チツプとなり、コスト的
にも部品点数の点でも好ましくない。

このため、本来Ａ７．コンバータと接続されるＣ　ｋｌ
　Ｏ５のディジタル信号処理ＬＳＩにＡ／Ｄコンバータ
のロンツク部分を内蔵させる。通常このＬＳＩは大規模
であり、・シもコンバータのロジック部を内蔵しても、
消費電力・チップサイズともほとんど変化はない。こう
して従来と同じテップ数の構成で消費電力を大幅に低減
することができる。

〔作用〕

積分時間を計数するクロック信号のタイミングジッタは
、前述の如く変換リニアリティを劣化させる。クロック
信号のタイミングジッタは、クロック、カウンタ回路の
電源ラインのゆらぎに起因するため、ディジタル信号処
理回路と同一半導体基板上に集積するＡ／、コンバータ
のロジック部の電源・グランドラインを、他のディジタ
ル信号処理回路の電源・グランドラインと分離すること
により、ジッタのない電流スイッチ制御信号を得て直線
性の良いＡ／Ｄ変換出力を得る。

〔実施例〕

以下、本発明の実施例を図面を用いて説明する。

第１図は、ディンタルテープレコーダ（Ｉ）ＡＴ）の記
録系の回路図であり、本発明による信号処理回路を使用
している。第１図において、１はオーディオ信号入力端
子、２，６は抵抗、４はサンプルホールドスイッチ、５
は積分容量、６はオペアンプであり、２〜６でサンプル
ホールド回路とＡ７．変換の積分器回路を実現している
。７はバイポーラプロセスでＩＣ化されたＡ／Ｄコンバ
ータのリニアｍでｈす、ｓ、ｑはコンパレータ、　　１
０．１１はコンパレータ８，９の比較レベル電圧、１５
は２７に重みづけされた電流源、１４は１に重みづけさ
れた電流源であり、１３．１２は電流源１５．１４の電
流をオン、オフする電流スイッチである。１６はＣＭＯ
Ｓプロセスで実現された同一半導体基板のＬＳＩであり
、１７はＡ／Ｄコンバータのロジック部、即ち積分計数
回路であり、２５のクロック信号入力端子、２２のタイ
ミング回路、２１のパルス幅発生回路、１９の上位９ピ
ツト用カウンタ、２０の下位７ビツト用カウンタにより
構成されている。１８はＤＡＴ用ディジタル信号処理回
路であり、２４のインタリーブ処理回路、２５の誤り訂
正符号化処理、２６の変調回路から構成されている。２
７は記録用バッファアンプであり２８のシリンダと２９
の回転ヘッドによりテープに記録する。第１図において
、７のＩＣと１７の積分計数回路でＡ／Ｄコ／バータを
構成している。動作は従来例と同様である。

ここで、信号処理回路１８と、積分計数回路１７は同一
の半導体基板上に集積すると共に、第１の電源供給配線
５１ａ、５１ｂにより、信号処理回路１．８に・第２の
電源供給配線３０α、３０ｂにより積分計数回路１７に
それぞれ電源を供給する。

従って信号処理回路１８が動作することによって積分計
数回路１７が受ける相互干渉をなくし、電流スイッチ１
２．１３を制御するパルス幅信号１２α、１５ａのスイ
ッチングジッタを少なくすることができ、直線性の良い
Ａ７．変換を行なうことができる。また信号処理回路１
８．積分計数回路１７はＣＭＯＳプロセスで実現してい
るので、消費電力−を低減することができる。

第２図は本発明による他の実施例を示し、第１図と同一
の番号を付した構成要素は第１図と同一の構成要素を示
す。第２図において、３４はディジタルフィルタ処理回
路であり、３５のＲＡＭ　、　５６の乗算回路、５７の
累積加算回路、３８のタイミング回路３９のＲＯＭ、４
０のラッチから構成されている。

Ａ／Ｄ変換された１６ビツトのデータはＲＡＭ５５に書
き込まれ、ＲＡＭ　３５から順次読み出されるデータと
ＲＯＭ　３９から読み出される係数データとの乗算を、
乗算回路６６で行う。累積加算回路３７は、その出力と
乗算回路３６の出力との加算を行う。

累積加算を行なう直前に、累積加算回路５７の出力をラ
ッチ４０に保持すると共に、累積加算回路６７をリセッ
トしておけば、ラッチ４０の出力に１６ビツトのフィル
タ出力が得られる。ここに、ディジタルフィルタ回路３
４と積分計数回路１７を同一の半導体基板上に集積する
と共に第１の電源供給配線３２α、６２ｂによりディジ
タルフィルタ回路３４に、第２の電源供給配線３０α、
３０ｂにより積分計数回路１７にそれぞれ電源を供給し
ている。

第３図は本発明によるさらに他の実施例であり第１図、
第２図と同一の番号を付した構成要素は同一の構成要素
を示す。本例では信号処理回路１８゜ディジタルフィル
タ回路３４．積分計数回路１７を同一の半導体基板上に
集積し、第１の電源供給配線１０２α、　１０２ｂによ
り信号処理回路１８とディジタルフィルタ回路３４に、
第２の電源供給配線３０ｃＬ、３０Ａにより積分計数回
路１７にそれぞれ電源を供給している。従って信号処理
回路１８．ディジタルフィルタ回路３４とが動作するこ
とによって、積分計数回路１７が受ける相互干渉をなく
し、スイッチ１２．１３を制御するパルス信号のスイッ
チングジッタを少なくでき直線性のよいＡ７．変換を行
なうことができる。また１０３の回路をＣＭＯＳプロセ
スで実現すれば、総合の消費電力を低減することが可能
である。

第４（α）図は、第１図の信号処理回路１８．積分計数
回路１７を、半導体基板１６上に配置した一実施例であ
り、第１図と同一の番号を付した構成要素は第１図と同
一の構成要素を示す。半導体基板１６上に集積された信
号処理回路１日と積分計数回路１７は第１の電源供給配
線３１α、３１ｂ、第２の電源供給配線３０α、３０ｂ
によりそれぞれ独立して配線し、それぞれの電源ライン
の共通インピーダンスを低下させると共に、積分計数回
路１７０入出力８α、９ａ、１２α。

１３αの配線を第２の電源供給配線３０α、３０ｂの中
間に配置し、信号処理回路１８が動作することによる影
響を除去している。

第１と第２の電源供給配線は必ずしも独立に集積回路の
ピンに出さなくとも第４図（ｂ）の如く、共通インピー
ダンスを少なくして１０１ａ、１０１ｂの如くビンに出
しても効果はある。

第５図は、Ａ／Ｄコンバータをリニア部とロジック部に
分割した場合、両チップ間のインタフｘ−スおよび配線
による信号の遅延時間とコンパレータ８，９の比較レベ
ル１０．１１との関係を示す図である。リニタ部即ちコ
ンパレータ出力からロジック回路に入力されるまでの遅
延時間をＴｄ、　。

ロジック回路から出力されてリニア部の電流スイッチ回
路に入力されるまでの遅延時間をＴｄ２とすると、第６
図に示すように電流スイッチの開いている期間は、カウ
ント時間と等しく、本来積分器出力が比較レベルに達す
るまでの時間をＴ。とすると　　Ｔ６　＋Ｔｆ　十Ｔｄ
。

となる。従って、積分器出力レベルは本来の比較レベル
からＴｄ、　＋　Ｔｄ、遅れるためΔＶだけ比較レベル
より下がることになる。即ち遅延時間Ｔｄ、＋Ｔｄ。

が変化すると、等制約に比較レベルが変化したことにな
る。このため、リニア部のＩＣとロジック部のＬＳＩを
配置、配線した状態で比較レベルを決定する必要がある
。このため第１図〜第３図に示した実施例では比較レベ
ル１０．１１を調整し得るようにしている。

第１図、第２図、第３図で示した本発明の実施例のオー
ディオ性能をさらに向上させるパルス幅発生回路２１の
実施例を第７図に示す。第７図は、本発明のパルス幅発
生回路の構成図で、第８図は第７図の各部の動作波形を
示したものである。

第７図で、１４０は１６段のシフトレジスタ、４０ｃＡ
はパルス幅変換を行なうためのクロック入力端子４０Ｄ
はデータの確定信号入力端子、４１．４２はインバータ
回路、４３．４４はアンド回路、４５はオア回路４６．
４７はロードカウンタ、４６Ｄ、４７Ｄは１６ビツトの
データの入力端子、４８．４９はアンド回路、５０．５
１は、フリップ・フロップ回路、５２〜５５はノア回路
、５６．５７はバッファ回路である。又第８図の各部の
動作波形の左側の符号は第７図の符号に対応するもので
、第７図の符号の信号波形を示すものである。

第７図の動作を第８図の動作波形を用いて説明する。

パルス幅変換を行なう基本クロック入力端子４０ｃｋに
は、＋１１式から、約２５ＭＨｚのクロックが加わる。

データ確定信号及びデータは、第８図４０Ｄ。

４６Ｄ　、　４７Ｄで示すように、４０ｃｋの立下りエ
ツジに同期して・それぞれの端子に加わる。シフトレジ
スタ１４０は、クロック４０ｃｋにより、データ確定信
号をシフトし、シフトレジスタ１４０の１段目、２段目
、１５段目、１６段目の各出力４０Ｑ１．４０Ｑ２，４
０Ｑ１５　、４０Ｑ１６に、第８図で示すタイミングを
出力する。又、これら信号を、インバータ回路４１，４
２、アンド回路４３　、４４でデコードし、第８図で示
すようにデータが確定した４０Ｄの立下りエツジから遅
延し、パルスを発生する。このパルス４３Ｃ，４５Ｃの
パルス幅は、シフトレジスタ４００段数で決定される。

アンド回路４３の出力４５Ｃは、カウンタ４６．４７の
データをロードするパルスとして供給されると共に・　
フリップフロップ回路ｓｏ　、　ｓｉのりセノトノ（ル
ス及び、ノア回路５２．５５で構成されるＲＳフリップ
フロッグ、ノア回路５４．５５で構成されるＲＳフリッ
プフロップに供給される。又、アンド回路４４４／）出
力は、オア回路４５でクロック４ｎ　ｃｋ　ｔ−ゲート
し、その出力４５Ｃは、第８図で示す波形となる。

データ４６Ｄ、４７Ｄ、それぞれ８ビツトは、アンド回
路４３の出力４３Ｃにより２カウンタ４６，４７にロー
ドされ、オア回路４５の出力４５Ｃのクロックでカウン
ト動作を行なう。カウンタ４６の出力が全てルベルとな
ったことをアンド回路４８が検出し、フリップ・フロッ
プ５０でハザードを除去しノア回路５３にパルスを加え
る。ノア回路５２．５３は、ＲＳフリップ・フロップを
構成していることから、アンド回路４３の出力パルスか
ら、フリップ・フロップ５０の出力５０Ｑのパルスまで
のパルス幅を、ノア回路５２の出力５２ＣＫ得る。よっ
て、４６Ｄに加わるデータによって、カウンタ４６が全
て１となるまでの時間が制御され、出力端子５６Ｃに、
パルス幅発生出力が得られるわけである。出力端子５７
ＣＫ関しても５６Ｃと同様な動作により、データ４７Ｄ
に制御されたパルス幅が得られる。ここで、データ４６
Ｄが、全て１のデータが加わると、第７図で示すように
カウンタ４６のロードパルスであるアンド回路４６の出
力４３Ｃがルベルとなると、カウンタ４６の出力をデコ
ードするアンド回路４８の出力４８Ｃもルベルとなる。

しかし、カラ／り４６及びフリップフロップ５０のクロ
ック４５Ｃが変可していないことからノア回路５３にパ
ルスが加わらず、ノア回路５２の出力５２Ｃは、ルベル
を保持する。この出力５２Ｃはクロック４５Ｃがつぎに
立上る点まで、ルベルを保持し、０レベルとなる。よっ
て出力５２Ｃの最小パルス幅は、出力４３Ｃパルスの立
上がり点から、クロック４５Ｃの最初の立上り点までに
規定することが出来る。本実施例では、クロック４０ｃ
ｋで１６クロツクのパルス幅を最小パルス幅としている
。

これにより、バッファ５６の出力５６Ｃで定電流源をス
イッチする際、バッファ５６の負荷容量で、第７図５６
Ｃで示されるように、波形が指数関数的に変化しても、
パルス幅を維持し定電流源をスイッチすることができる
。第９図は、パルス幅変換出力５６Ｃの最小パルス幅を
、バッファ５６０波形によって覧規定した場合としない
場合の定電流源をスイッチするパルス幅の変化を示した
ものである。第９図（、）が、最小パルス幅を規定した
もので、（ｂ）が規定しないもので、パルスが完全に立
上らない前に・立下りを行なうものである。第９図でデ
ータに対応して、最小パルス幅から第７図のクロック４
０ｃｋの周期ｔで、パルス幅は、変化する。第９図（α
）では、波形が指数関数的に変化していても、パレスが
完全に立上ってから立下り動作を行なうことがら一スレ
ツシフルドレベルＶＴＨにおいても、パルスの変化幅ｔ
は維持される。一方、（Ａ）の場合パルスの立上り途中
から立下り動作を行なうためパルスの変化幅は、図で示
すように、ｔからずれて、ｔ、　、　ｔｌ、　ｔｌ　と
変化する。このように、第７図の実施例によれば、最小
パルス幅を規定することによって、線形性のすぐれた、
パルス幅発生回路を得ろことができる。

〔発明の効果〕

以上説明した如く、本発明によれば、パルス幅発生回路
を含む、Ｓ分計数回路をディジタル信号処理回路と同一
の半導体基板上に集積しても、ディジタル信号処理回路
と積分計数回路との相互干渉をなくし、複数の定電流源
を制御するスイッチ信号のスイッチングジッタを少なく
できるので、直線性の良いＡ７．コンバータを低消費電
力で実現することができ、優れた機能のディジタル信号
再生装置を提供することができる。

【図面の簡単な説明】

第１図は本発明の一実施例の回路図、第２図は本発明の
他の実施例の回路図、第３図は本発明のさらに他の実施
例の回路図、第４図は第１図の実施例を半導体基板上に
集積した配置図、第５図はリニア部とロジック部の信号
遅延時間と比較レベルの関係を示す図、第６図は第５図
の動作波形図第７図は本発明の他の実施例を示す図、第
８図と第９図は第７図の動作波形を示す図、第１０図は
クロノクンツタとＳ／Ｎの関係を示す図である。

Claims (1)

1. 【特許請求の範囲】 １、容量に充電されたアナログ電圧値を、一定電流で放
   電させて、容量の電荷が一定値になるまでの時間をクロ
   ック信号で計数してＡ／Ｄ変換を行なう積分方式Ａ／Ｄ
   コンバータにおいて、アナログ電圧値に対応した積分時
   間をクロック信号で計数する計数手段を構成する第１の
   回路と、少なくとも、積分時間に応じて電流源の電流を
   オン、オフする電流スイッチ回路と電流源回路からなる
   第２の回路とを別チップの集積回路とし、かつ第１の回
   路を、相補形ＭＯＳ　ＦＥＴプロセスにより構成し、第
   ２の回路をバイポーラプロセスにより構成したことを特
   徴とする信号処理回路。 ２、特許請求の範囲第１項記載の信号処理回路において
   、該第１の回路を少なくともＰＣＭ信号の処理を行なう
   誤り訂正処理手段を構成するディジタル信号処理回路と
   同一半導体基板上に集積したことを特徴とする信号処理
   回路。 ３、特許請求の範囲第２項において、少なくとも該誤り
   訂正処理手段に、電源を供給する第１の電源供給手段を
   設け、かつ該積分時間計数手段に電源を供給する第２の
   電源供給手段を設け、積分時間計数手段と該誤り訂正処
   理手段との相互干渉を除去することを特徴とする信号処
   理回路。 ４、特許請求の範囲第１項において、該第１の回路を、
   Ａ／Ｄ変換した出力Ｘに乗数Ｙを乗じる演算Ｐ＝Ｘ・Ｙ
   を行う乗算手段と該乗算手段の該演算出力Ｐを累積加算
   する累積加算手段を構成するディジタル信号処理回路と
   同一半導体基板上に集積したことを特徴とする信号処理
   回路。 ５、特許請求の範囲第４項記載の信号処理回路において
   、該乗算手段と該累積加算手段とに電源を供給する第１
   の電源供給手段を設けかつ該積分時間計数手段に電源を
   供給する第２の電源供給手段を設け、該乗算手段、該累
   積加算手段と該積分時計数手段との相互干渉を除去する
   ことを特徴とする信号処理回路。 ６、特許請求の範囲第２項又は第４項記載の信号処理回
   路において、積分電流をオン、オフする電流スイッチの
   制御信号を発生するパルス幅発生手段に、一定時間のパ
   ルス幅を与えるパルス幅加算手段を設け、該パルス幅発
   生手段の最小パルス幅を上記一定時間のパルス幅以上に
   設定することを特徴とする信号処理回路。 ７、特許請求の範囲第１項において、該第２の回路は少
   なくとも複数の電流源と複数の電流スイッチ及び複数の
   コンパレータを具備し、該第１の回路から該第２の回路
   への信号伝達遅延時間と、該第２の回路から該第１の回
   路への信号伝達遅延時間の合計の時間に応じて、該コン
   パレータの比較レベルを変化させ得ることを特徴とする
   信号処理回路。