JPS62133823A

JPS62133823A - 信号処理回路

Info

Publication number: JPS62133823A
Application number: JP27321985A
Authority: JP
Inventors: Toshifumi Shibuya; 渋谷　敏文; Hiroshi Endo; 浩遠藤; Yoshimi Iso; 佳実磯; Takao Arai; 孝雄荒井
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-12-06
Filing date: 1985-12-06
Publication date: 1987-06-17
Anticipated expiration: 2009-03-16
Also published as: JPH0620179B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明はＤ／Ａコンバータに係り、特に、直線性と、低
消費電力に好適な、積分形Ｄ　／　Ａコンバータの積分
時間を決定するパルス幅発生回路等の信号処理回路に関
する。

〔発明の背景〕ディジタル信号再生装置等に用いられる従来の積分形１
６ビツト・ＤＡコンバーターとして４特開昭５７−９９
８２１　　号公報に記載のように、２６対１に重みづけ
された２つの定電流源の電流を、パルス幅変換手段であ
る、それぞれ上位８ピツト・下位８ビツトのカウンタに
セットしたデータに応じた期間だけ積分器の容量に充電
し、アナログ出力を得るようにしている。カウンタに必
要なりロックの周波数ｆは、例えば２０μ５ｅｃ（ｓｏ
、ＫＨ２）のサンプリング周期で、変換時間をＴ　ｗ　
１０μｓｅｃ、　　ビット数をＮ−８とすると、トナリ
、ＤＡコンバーターのモノリシックＩＣ化が実現可能で
ある。また、入力データの分割を３以上にすれば、カウ
ンタに必要なりロックの周波数をさらに低下させること
ができる。

しかし、ＤＡコンバーターを構成する積分器及び定電流
源を実現するには、バイポーラプロセスが適しているが
、モノリシックＩＣを前提とすると、カウンタを構成す
るには、　Ｉ”ＬやＥＣＬ等の消費電力が大きい論理素
子を用いざるを得ない。

また、上位電流源の電流は下位電流源の２５６倍である
ため、充電期間を制御する信号がスイッチングジッタに
よりわずかでもずれると、出力に誤差が生じる。クロッ
ク周波数を２５ＭＨ２とすると、ジッタの許容値は、である。

特に、ＩＣ化においては、カウンタクロククのジッタに
よってアナログ出力の直線性が劣化する。

第９図にクロックジッタとＳ／Ｎの関係の例を示す。ク
ロックにＦＭ変調をかけて模擬的にジッタを発生させる
と、ＤＡコンバーターのＳ／　　ＦＪ　　Ｌ−）　　　
　１ｆｆｉ　　ｒ１９ＩＤＸＸｆ、−；＃　　−Ａｄ／
？／Ａｒｅ　　−ｈ−−／’　　１．　　すＣリフロッ
クジッタによりＳ／Ｎが劣化する。ことがわかる。

〔発明の目的〕

本発明の目的は、上記従来技術の欠点を解消し、直線性
の良いＤ／Ａコンバータを用いた低消費電力の信号処理
回路を提供するにある。

〔発明の概要〕

この目的を達成するために、ＤＡコンバーターに入力を
供給する、誤り検出訂正回路と誤り補正回路が少なくと
も必要であり、これらの回路が、ＥＣＬや工！Ｌに比し
て消費電力が小さいＣＭＯ８で実現できること、さらに
パルス幅発生回路のスイッチングジッタが、カウンタの
電源を供給するラインのゆらぎに起因することの２つに
着目し、パルス幅発生回路を誤り検出訂正回路、誤り補
正回路と同一の半導体基板上に集積することと、さらに
誤り検出訂正回路と誤り補正回路に電源を供給する配線
と、パルス幅発生回路に電源を供給する配線とに分離す
ることとにより、消費電力を低下させてかつジンタ−の
ない電流スイッチ制御信号を得て、直線性の良いアナロ
グ出力を得るようにしたことにある。

〔発明の実施例〕

以下本発明の実施例を図面を用いて説明する。

第１図は本発明による信号処理回路の一実施例を示すブ
ロック図であって、９は、タイミングコントロール回路
、１０は、入力データの上位のデータをロードし、カウ
ントするカウンター、１１は、入力データの下位のデー
タをロードし、カウントするカウンター、１２．１３は
、Ｒ，Ｓ−Ｆ／Ｆで、１４は、これら、タイミングコン
トロール回路９．カウンター１０，１１．几Ｓ　−Ｆ／
Ｆ　１２゜１３より成るＣＮ０Ｓプロセスによるパルス
幅発生回路ＩＣであり、１８．１９は、アナログスイッ
チ、２０．２１は、定電流源で、２０Ａは、これら、ス
イッチ１８．１９．　　を流源２０．２１よりなる、バ
イポーラプロセスによるＩＣであり、２２は、アナログ
スイッチ、２３は容量、２４は、演算増幅器。

２５は出力端子である。

第１図の回路動作は、入力された１６ビツトのデータを
上位８ビツト、下位８ビツトに２分割し、それぞれカウ
ンター１０．１１にロードすると共に、ＲＳ　−Ｆ／Ｆ
　１２．１３はセットする。上位カウンター１０．下位
カウンター１１は、ロードされた後カウント動作を行な
い所定値になった時点で、ｋＬｓ−Ｆ／Ｆをリセットし
、入力されたデータの大きさに比例した時間幅を有する
パルス信号が１２６，１２ｂに得られる。スイッチ１８
．１９は、このパルス信号１２ａ、１２ｂにより制御さ
れ　２８対１に電流値に重み付けした定電流源２０．２
１により容量１３に電流を供給する。容量１３に電流を
供給する直前に、スイッチ２２を閉じ容量１３に蓄積し
た電荷を放電しておくことにより積分動作を行ない、出
力端子２５に入力データに対応したアナログ信号を得る
。

次に、本発明の実施例をコンパクトディスク（以下ＣＤ
と称す）プレーヤを例にとって、図面を用いて説明する
。ＣＤフオマットによるデジタル信号については、「Ｃ
Ｄプレーヤ入門」（１９８５年７月２０日コロナ社刊）
と題する書籍の矛１２９頁から矛１３６頁で論じられて
いるように、アナログ信号をサンプリング周波数４４．
ＩＮＦ］ｚでサンプリングしたデータを１６ビツトで量
子化した後、インターリーブ、誤り検出訂正用符号の付
加、ＥＦＭ変調等の処理が施されている。

第２図は、本発明によるＣＤプレーヤに用いる信号処理
回路の一実施例を示すブロック図であって、１はディス
ク、２はレーザーピックアップ、３は前置増幅器、８は
復調回路４、誤り検出訂正回路５、誤り補正回路６、第
１のタイミングコントロール回路７より成る信号処理回
路、１４は、第２のタイミングコントロール回路９、上
位カウンター１０ｉ１の下位カウンター１ｔＲ，−Ｓ　
Ｆ／　Ｆ１２．１３より成るパルス幅発生回路、１５は
半導体基板、１６ａ、１６＋は第１の電源供給手段、１
７４．１７４は第２の電源供給手段、１８．１９はスイ
ッチ、２０．２１は定電流源、２２はスイッチ、２３は
容量、２４は演算増幅器、２５は出力端子である。

同図において、ディスク１よりレーザーピックアップ２
で読み取られた信号２ａは、前置増幅器３によりディジ
タル信号３ａに変換されて、復調回路４に入力する。復
調回路４で、ディジタル信号３ａのＥＦＭ変調、インタ
ーリーブ等の変調を解いた、信号４ａを誤り検出訂正回
路５に出力する。誤り検出訂正回路５は、信号４ａの誤
りの検出と訂正を行なう。誤り補正回路６は、誤り検出
訂正回路５の出力５４を入力とし、誤りのなかったデー
タ、または、誤りの訂正されたデータはそのまま、訂正
不能であったデータには補正を行ない、１６ビツトのデ
ータ６αを出力する。誤り補正回路で得られた１６ピツ
トデータ６ａを上位８ビツトと、下位８ピツトデータと
に２分割し、それぞれを上位カウンター１０と、下位カ
ウンター１１にロードすると共にＲ，−Ｓ　Ｆ／　Ｆ　
１２．１３をセットする。上位カウンター１０、下位カ
ウンター１１はロードされた後カウント動作を行ない所
定値になった時点で、ルーＳＦ／Ｆをリセットし、誤り
補正回路出力デ−夕を分割したデータの大きさに比例し
た時間幅を有するパルス信号１２４．１２Ｊを得て、ス
イッチ１８．１９を閉じ　２８対１に電流値に重み付け
した定電流源２０．２１により容量１３に電流を供給す
る。容量１３に電流を供給する直前に、スイッチ２２を
閉じ容量１３に蓄積した電荷を放電しておく。

このようにすることによって、積分器２４の出力端子２
５にアナログ信号を得る。第１のタイミングコントロー
ル回路は、復調回路４、誤り検出訂正回路５、誤り補正
回路６と、第２のタイミングコントロール回路９のタイ
ミングを制御し、第２のタイミングコントロール回路９
は、第１のタイミングコントロール回路７からデータ確
定信号７−６を受けて上位カウンター１０と、下位カウ
ンターｔ１．　Ｒ−８Ｆ／Ｆ’　１２．ｔ３と、スイッ
チ２２のタイミングをコントロールする。

ここに、信号処理回路８と、パルス幅発生回路１４は、
同一の半導体基板１５上に集積すると共に、第１の電源
供給配線１６ａ、１６＋により、信号処理回路８に、第
２の電源供給配線１７’ｅ　１７４　Ｋよりパルス幅発
生回路１４にそれぞれ電源を供給する。

、従って信号処理回路８が動作することによってパルス
幅発生回路１４が受ける相互干渉を除去し、スイッチ１
８．１９を制御するパルス信号１２α。

１３４のスイッチングジッターを少な（でき、直線性の
良いアナログ信号を得ることができる。

また、信号処理回路８、パルス幅発生回路１４を０ＭＯ
８で実現すれば、消費電力を低下させることができる。

第３図（ｔＬ）は、第１図の信号処理回路８、パルス幅
発生回路１４を半導体基板５上に配置した一実施例であ
り、第２図と同一の番号を付した構成要素は、第２図と
同一の構成要素を示す。半導体基板１５上に集積された
信号処理回路８と、パルス幅発生回路１４は、第１の電
源供給配線１６ａと１６善、第２の電源供給配線１７ａ
、１７４によりそれぞれ独立して配線し、それぞれの電
源の共通インピーダンスを低下させると共に、パルス幅
発生回路１４の出力９　ａ、　　１２ａ、　　１３ａの
配線を、第２の電源供給配線１７ａ、１７４の中間に配
置し、信号処理回路８が動作することによる影響を除去
している。第１と第２の電源供給配線は必ずしも独立に
集積回路のビンに出さなくとも第３図１ｂ）の如（共通
インピーダンスを少なくして１０１、１０２の如くビン
に出しても効果はある。

第４図は、本発明による他のＣＤプレーヤにおける実施
例を示し、第２図と同一の番号を付した構成要素は、第
２図と同一の構成要素を示す。同図３２は、２６の第３
のタイミングコントロール回路、２７のＲＯＭ、２８の
几ＡＭ、２９の乗算回路、３ａの＊＆ｍ算回路、３１の
ラッチより成るデジタルフィルター回路である。信号処
理回路８０１６ビツトデータ出力６ａは、ＲＡ　Ｍ２Ｓ
に書き込まれ、ＲＡＭ２８から順次読み出されるデータ
２８４と、）Ｌ　ＯＭ２７から読み出される係数データ
２７ａとの乗算を、乗算回Ｗ＆２９ａで行ない乗算結果
を２９４に得る。累積加算回路３０は、その出力３０ａ
と、乗算回路２９０乗算結果２９ａとの加算を行なう。

累積加算を行なう直前に、累積加算回路３０の出力５０
ａをラッチ３１に保持すると共に累積加算回路３０をリ
セットしておけば、ラッチ３１の出力に１６ビツトのフ
ィルター出力３１ａが得られる。以下第２図と同様に、
パルス幅発生回路１４は、フィルター出力３１＆を上位
と、下位８ビツトずつ（分割したデータの大きさに比例
した時間幅を有するパルス１２６．１５ａを出力し、出
力端子２５にアナログ信号を得る。第３のタイミングコ
ントロール回路２６は、データ確定信号７善を入力とし
て、ＲＡＭ２も乗算回路２９、ＲＯＭ２７、累積加算回
路３０、ラッチ３１を制−すると共に、フィルター出力
確定信号２６４をパルス幅発生回路１４に出力する。

ここに、デジタルフィルター回路３２とパルス幅発生回
路１４を、同一の半導体基板１５上に集積すると共に、
第一の電源供給配線１６α、１６４によりデジタルフィ
ルター回路３２に、第２の電源供給配線１７ａ、　１７
４により、パルス幅発生回路１４にそれぞれ電源を供給
する。

第５図は、本発明によるさらに別の実施例であり、第２
図、第４図と同一の番号を付した構成要素は、同一の構
成要素を示す。本例では、信号処理回路８、デジタルフ
ィルター回路３人パルス幅発生回路１４を同一の半導体
基板上に集積し、第１の電源供給配、１ｉｉ１６ａ、１
５７により、信号処理回路８とデジタルフィルター回路
３２に、第２の電源供給配線１７ａ、１７ｋによりパル
ス幅発生回路１４に、それぞれ電源を供給する。

従って、信号処理回路８、ディジタルフィルター回路３
２とが動作することによって、パルス幅変換回路１４が
受ける相互干渉を除去し、スイッチ１８．１９を制御す
るパルス信号１２α、１３ａのスイッチングジッターを
少なくでき、直線性の良いアナログ信号を得ることがで
きる。また、信号処理回路８、デジタルフィルター回路
３４パルス幅変換回路１４とをＣＭＯ８で実現すれば、
消費電力を低下させることができる。

なお、第１図、第２図、第４図、第５図の各実施例では
データの分割を上位８ビツトと下位８ビツトの２分割と
しているが、これを３分割以上、例えば、１６ビツトデ
ータに対して、下位側から、５ピツト、５ピツト、６ビ
ツトの分割でも同様の効果が得られる。その時定電流源
の数は３個になり、その電流値の比は、下位側から１対
２！１対２１°とすれば良い。

第２図、第４図、第５図で示した、本発明の実施例のオ
ーディオ性能をさらに向上させる。

パルス幅発生回路の実施例を第６図に示す。第６図は、
本発明のパルス幅発生回路の構成図で、第７図は、第６
図の各部の動作波形を示したものである。

第６図で、４０は、１６段のシフトレジスタ、４０ＣＫ
はパルス幅変換を行なうためのクロック入力端子、４０
Ｄは、データの確定信号入力端子、４１、４２はインバ
ータ回路、４３．４４はアンド回路。

４５はオア回路、４６．４７はロードカウンタ、４６ａ
４７Ｄは、１６ピツトのデータの入力端子、４８．４９
はアンド回路、５０，５１は、フリップ・フロップ回路
、５２〜Ｉは、ノア回路、、５６．５７はバッファ回路
である。又、第７図の各部の動作波形の左側の符号は、
第６図の符号に対応するもので、第６図の符号の信号波
形を示すものである。

第６図の動作を第７図の動作波形を用いて説明する。

パルス幅変換を行なう基本クロック入力端子４０ＣＫに
は、（１）式から、約２５　ＷＪｋＪ　ｚのり０７りが
加わる。データ確定信号及びデータは、第７図４０ハ４
６Ｄ、４７Ｄで示すように、４００にの立下りエツジに
同期してそれぞれの端子に加わる。シフトレジスタ４０
は、クロック４０ＣＫにより、データ確定信号をシフト
し、シフトレジスタ４００１段目、２段目、１５段目、
１６段目の各出力４゜Ｑｌ、　４０Ｑ２．４０Ｑ１５．
４０Ｑ１６に、第７図で示すタイミングを出力する。又
、これらの信号を、インバータ回路４１．４２．アンド
回路４へ４４でデコードし、第７図で示すようにデータ
が確定した、４０Ｄの立下りエツジから、遅延し、パル
ス幅変換する。このパルス４３Ｃ，４５Ｃツバ／Ｌ／　
ｘ　幅は、シフトレジスタ４００段数で決定される。ア
ンド回路４３の出力４３Ｃは、カウンタ４６，４７のデ
ータをロードするパルスとして供給されると共に、７１
Ｊツブフロップ回路５０．５１のリセットパルス及び、
ノア回路５２．５３で構成されるＲＳフリップ７０ツブ
、ノア回路５４．５５で構成されるＲ、Ｓフリップフロ
ップに供給される。又、アンド回路４４の出力は、オア
回路４５でクロック４０ＣＫをゲートし、その出力４５
Ｃは、第７図で示す波形となる。

データ４６１１４７Ｄ　、それぞれ８ビツトは、アンド
回路４５の出力４３Ｃにより、カウンタ４６．４７にロ
ードされ、オア回路４５の出力４５Ｃのクロックでカウ
ント動作を行なう。カウンタ４６の出力が全てルベルと
なったことを、アンド回路４８が検出し、７リツプ・７
０ツブ５０でハザードを除去しノア回路５３にパルスを
加える。ノア回路５２゜５５は、　Ｒ，Ｓフリップ・フ
ロップを構成していることから、アンド回路４３の出力
パルスから、フリップ拳フロップ５０の出力５０Ｑのパ
ルスまでのパルス幅を、ノア回路５２の出５２Ｃに得る
。よって、４６Ｄに加わるデータによって、カウンタ４
６が全て１となるまでの時間が制御され、出力端子５６
Ｃに、パルス幅発生出力が得られるわけである。出力端
子５７Ｃに関しても、５６Ｃと同様な動作により、デー
タ４７Ｄ　Ｋ制御されたノ（ルス幅が得られる。ここで
、データ４６Ｄが、全て１のデータが加わると、第７図
で示すようにカウンタ４６のロードパルスであるアンド
回路４３の出力４３Ｃがルベルとなると、カウンタ４６
の出力をデコードするアンド回路４８の出力、ａｓｃ　
４）　ルベルとなる。しかし、カウンタ４６及びフリッ
プ７０ツブ５０のクロック４５Ｃが変可していないこと
から、ノア回路５３にパルスが加わらず、ノア回路５２
の出力５２Ｃは、１Ｖペルを保持する。この出力５２Ｃ
は、クロック４５Ｃがつぎに立上る点まで、ルベルを保
持し、０レベルとなる。よって出力５２Ｃの最小ノ、く
ルス幅は、出力４３Ｃ／＜ルスの立上がり点から、クロ
ック４５Ｃの最初の立上り点までに規定することが出来
る。本実施例では、クロック４０ＣＫで１６クロツクの
ノくルス幅を最小パルス幅としている。これにより、ノ
（ツファ５６の出力５６Ｃで定電流源をスイッチする際
、バッファ５６の負荷容量で、第７図５６Ｃで示される
ように、波形が指数関数的に変化しても、パルス幅を維
持し定電流源をスイッチすることができる。第８図は、
パルス幅変換出力５６Ｃの最小パルス幅ヲ、バッファ５
６０波形によって、規定した場せとしない場合の定電流
源をスイッチするパルス幅の変化を示したものである。

第８図１ｄｌが、最小パルス幅を規定したもので、ｆｂ
ｌが、規定しないもので、パルスが完全に立上らない前
に、立下りを行なうものである。第８図でデータに対応
して、最小パルス幅から第６図のクロック４００にの周
期ｔで、パルス幅は、変化する。第８図１−３では、波
形が指数関数的に変化していても、パルスが完全に立上
ってから立下り動作を行なうことから、スレッショルド
レベルＶＴＨにおいても、パルスの変化幅ｔは維持され
る。一方、（ｂ）の場合、パルスの立上り途中から立下
り動作を行なうため、パルスの変化幅は、図で示すよう
に、ｔからずれて、ｊ１＊　　ｊ２＋　　ｊ３と変化す
る。このように、第６図の実施例によれば、最小パルス
幅を規定することによって、線形性のすぐれた、パルス
幅発生回路を得ることができる。

〔発明の効果〕

以上説明したように、本発明によれば、パルス幅変換手
段を、誤り検出訂正手段や、誤り補正手段と、同一の半
導体基板上に集積しても、誤り検出訂正手段及び誤り補
正手段と、パルス幅発生手段との相互干渉を除去して、
複数の定電流源を制御するスイッチングジッタを少な（
できるので、直線性の良いＤ／Ａコンバータ。

を低消費１力で実現することができ優れた機能のディジ
タル信号再生装置を提供することができる。

【図面の簡単な説明】

第１図は本発明による信号処理回路の一実施例を示すブ
ロック図、第２図は第１図の信号処理回路を用いたＣ−
ＤプＶ−ヤのブロック図、第３図［ａｌ、　（ｂ）は第
２図の実施例を半導体基板上に集積した配置図、第４図
は本発明による他の実施例を示すブロック図、第５図は
本発明によるさらに別の実施例を示す図、矛６図はパル
ス幅発生回路の実施例の回路図、第７図と第８図は第６
図の動作波形を示す図、第９図はクロックジッタと８７
Ｎの関係を示す図である。５・・・誤り検出訂正回路、６・・・誤り補正回路、１
４・・・パルス幅発生回路、１５・−半導体基板、１６
ｃＬ、　１６４−・・第１の電源供給手段、１７”ｔ　
１７４　・・・第２の鑞源供給手段、２０、２１　・・
・定電流源、２３・・・演算増幅回路、２９・・・乗算回路、５０−・・累積加算回路。

Claims

【特許請求の範囲】１、容量に一定電流を時間で積分してＤ／Ａ変換を行う
積分方式Ｄ／Ａコンバータにおいて、ディジタルデータ
に対応し積分時間を決定するパルス幅発生手段を構成す
る第１の回路と、少なくとも積分時間に応じて電流源の
電流をオン、オフする電流スイッチ回路、電流源回路か
らなる第２の回路とを別チップの集積回路とし、かつ第
１の回路は相補形ＭＯＳ　ＦＥＴトランジスタにより構
成し、第２の回路はバイポーラプロセスにより構成した
ことを特徴とする信号処理回路。２、特許請求の範囲第１項記載の信号処理回路において
、第１の回路を少なくともＰＣＭ信号を再生する誤り補
正手段を構成するディジタル信号処理回路と同一半導体
基板上に集積したことを特徴とする信号処理回路。３、特許請求の範囲第２項に記載の信号処理回路におい
て、少なくとも該誤り補正手段に電源を供給する第１の
電源供給手段を設け、かつ該パルス幅発生手段に電源を
供給する第２の電源供給手段を設け、該パルス幅発生手
段と少なくとも該誤り補正手段との相互干渉を除去する
ことを特徴とする信号処理回路。４、特許請求の範囲第２項記載の信号処理回路において
、少なくとも該誤り補正手段の出力Ｘに、乗数Ｙを乗じ
る演算Ｐ＝Ｘ・Ｙを行なう乗算手段と、該乗算手段の該
演算出力Ｐを累積加算する累積加算手段とを設け、該パ
ルス幅発生手段を、該累積加算手段の出力の大きさに比
例した時間幅のパルスを発生するように成し、該乗算手
段と該累積加算手段とを同一半導体基板上に該パルス幅
発生手段と共に集積し、該パルス幅変換手段の出力で、
該各定電流源を制御し、該各定電流源の電流を該積分器
で積分してアナログ信号を得ることを特徴とする信号処
理回路。５、特許請求の範囲第４項記載の信号処理回路において
、該乗算手段と、該累積加算手段とに電源を供給する第
１の電源供給手段を設け、かつ該パルス幅発生手段に電
源を供給する第２の電源供給手段を設け、該乗算手段、
該累静加算手段と、該パルス幅発生手段との相互干渉を
除去することを特徴とする信号処理回路。６　特許請求の範囲第２項又は第４項記載の信号処理回
路において、データの大きさに比例した時間幅のパルス
を発生する複数のパルス幅発生手段に、一定時間のパル
ス幅を与えるパルス幅加算手段を設け、該パルス幅発生
手段の最小パルス幅を上記一定時間のパルス幅以上に設
定することを特徴とする信号処理回路。