JPS61184927A - Ｄａ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、ＤＡ変換器（以下、ＤＡＣと記す）に関し、
特に高速変換動作に好適なりＡＣに関するものである。

〔発明の背景〕

計算機端末としての高精細ディスプレイ装置等に使用さ
れるビデオ信号再生用高速ＤＡＣは、従来、特開昭５８
−１５４９２５号公報に記載のものがあり、その構成は
第６図に示す通りである。

第６図において、ｌＯ５は出力電流を切替えるクロック
パルス発生回路、ｌｏｔ、１０２はそれぞれ並列に設け
られた第１と第２のＤＡＣ群、１０３．１０４は電流ス
イッチである。ここでは、各ＤＡＣＩＯＩ、１０２の入
力ディジタルレジスタの内容によりスイッチ群で切替え
、＃ｌ　１１ｊの、ときにはオン、９０″のときにはオ
フにして定電流源から出力側に電流を流すことにより、
ディジタル入力をアナログ出力に変換している。電流ス
イッチ１０３．１０４は両ＤＡＣＩＯＩ、１０２を切替
えるためのものである。第６図に示す構成のＤＡＣにお
ける第１の問題点は、同一のＤＡＣを複数個（ここでは
ｎ個（ｎ＞２））設けて、出力電流を切替える構成にな
っているため、さらに高速化を計る際に、順次ｎの値を
大きくしていくと、回路の規模が単純にｎ倍に大きくな
っていくという点である。また、第２の問題点としては
、出力電流を切替えるクロックパルス発生回路１０５が
、高速化を計るためにｎの値を順次大きくしていくと、
回路の構成が困難となる。つまり、ｎ倍番二大きくする
と、電流スイッチ１０３，１０４もｎ個必要となり、切
替えクロックパルスとして、１周期のうち（Ｌ／ｎ）Ｔ
だけ電流スイッチをオンし、残りの（（ｎ　−１）／　
ｎ　）・Ｔだけ電流スイッチをオフする機能を持つもの
が必要となるが、順次高速化していくと、これらの関係
がくずれてしまうおそれがある。この場合、高速化化す
るに際し、これらの切替えクロックパルスのオン・オフ
期間の比率は等しいことが望まれる０次に、第３の問題
としては、ＤＡＣのグリッチ（データ変更時に発生する
ヒゲ状のノイズ）、および応答性の点である。

グリッチは、ディスプレイ画面上でのノイズとなって現
われるため、ある程度小さな値に抑える必要がある。グ
リッチを有効に抑えるＤＡ変換方法として、セグメント
形ＤＡＣが知られている（例えば、１ｓｓｃｃ、１９７
９．ＴＨＰＭ１４．２参照）。上記セグメント形ＤＡＣ
の原理図を、第７図に示す、ここでは、上位３ビツトに
この方式を適用した８ビツトＤＡＣの構成を示している
。すなわち、上位３ビット群を入力するデコーダ入力回
路２０１．デコーダ２０２、フリップフロップ群２α３
、定電流源群２０４、下位入力ビツト群を入力する入力
回路２０５、ブリッププロップ群２０６および定電流源
群２０７から構成されている。グリッチを発生し易い上
位ｎビット（第７図では、ｎ＝３）に対し、デコーダ回
路２０２により１０進法に変換し、後段に設置した（２
ｎ−１）個の等しい定電流源のうち、上記のｌＯ進数の
数だけ、定電流出力用のスイッチを制御して出力電流を
取出す方法である。この方法によれば、通常、最も大き
なグリッチを発生する最上位ビットの切替時、つまりｎ
　−３の場合には、０１１と１００の切替時でも、出力
として取出される定電流数は３と４であり、１の変化し
かないため、グリッチもそれ以下となり、セグメント形
ＤＡＣ以外の方法で発生する量の１／２ｎ　”″１以下
である。この時、デコーダ出力信号の発生タイミングは
一致していることが望ましいので、デコーダ２０２の出
力側にフリップフロップ（Ｆ１１〜Ｆ１７）を設置する
。

次に、ＤＡＣの応答性も問題である。特に、デコーダや
ラッチを２ＧＨｚ（変換周波数）で動作させることは、
既存のＩＣ技術では実現が困難である。また、実現が可
能であるとしても、高速性を発揮させるため１回路系の
インピーダンスを下げる必要性から大電流を流さなけれ
ばならず、従って消費電力が大きくなり、ＩＣとしては
現実性がない。

〔発明の目的〕

本発明の目的は、従来の問題点を改善し、既存のＩＣ技
術で実現可能であり、低消費電力化、グリッチの発生の
抑止等が可能な高速ＤＡ変換器を提供することにある。

〔発明の概要〕

上記目的を達成するため、本発明のＤＡ変換器は、第１
のディジタルデータを入力する入力回路と、該入力回路
の出力信号により制御されるスイッチ回路群と、該スイ
ッチ回路群の開閉に対応してアナログ出力を発生する手
段とを有するＤＡ変換器において、第１から第ｎ（ｎ≧
２）のディジタルデータ入力回路の出力側にデータ切替
え用のスイッチ回路群を複数段階設け、かつ上記入力回
路の出力を所定の順序で取出して、上記スイッチ回路群
に入力するための切替え信号発生手段を設けることに特
徴がある。

〔発明の実施例〕

以下１本発明の実施例を１図面により詳細に説明する。

第１図は、本発明の一実施例を示すＤＡＣの概略構成図
であり、第２図は第１図の入力信号のタイミングチャー
トである。

本発明においては、第１図に示すように、デイジタル入
力データとして４系統（データ１，２，３゜４）を用意
し、それぞれ上位入力ビツト群（Ｎ１゜Ｎ２　、　Ｎ３
　、およびＮ４）と下位入力ビツト群（Ｍｌ　、Ｎ２　
、ＭａおよびＮ４）に分け、上位ビット群はデコーダ入
力回路（３０１，３０２，３０３，３０４）に入力され
、下位ビット群は入力回路１（３０５，３０６，３０７
，３０８）に入力される。デコーダ入力回路３０１と３
０２、および３０３と３０４は、第２図に示すクロック
φｌにより切替えられる。また、入力回路■の３０５と
３０６、および３０７と３０８は、第２図に示すクロッ
クφ２により切替えられる。また、デコーダ３０９と３
１０．および入力回路■の３１１と３１２は、第２図に
示すクロックφ３により切替えられる。ここで、４系統
のデータ発生タイミングおよびディジタルスイッチの切
替えタイミングを第２図のようにすると、次のような利
点がある。

第１の利点は、アナログ出力のデータ変換周波数ｆに対
して、データｌから４までのデータ変換周波数はｆ／４
でよいため、転送時間ばらつきの許容値を、従来の４倍
以上にすることができる。

第２の利点は、ディジタルスイッチの切替えは、データ
更新の過渡時を避け、データが十分に落着いた時点で、
全信号に対して同時にできるため。

信号遅延ばらつきによるグリッチを除くことができると
同時に、フリッププロップ群も不要となる。

第３の利点は、データ発生部、デコーダ入力回路３０１
〜３０４．デコーダ３０９，３１０．および下位ビット
用入力回路３０５〜３０８に入力される信号周波数はｆ
／４．すなわち従来の単一セグメントＤＡＣの半分でよ
いため２これらの回路を既存のＩＣ技術により十分に実
現できるとともに、使用インピーダンスが比較的高くて
もよいため、消費電力も小さくてすむ。

第２図に示すように、各データ１〜４は４倍の周期４／
ｆで位相をずらせて入力することにより、クロックφｌ
でデータ１とデータ３とを交互に取込み、クロックφ２
でデータ２とデータ４とを交互に取込み、最後にクロッ
クφ３でデータ１〜データ４を１／ｆの周期で取込む。

このように、第１図に示すＤＡＣでは、入力回路の入力
部分のトランジスタ数が４倍、デコーダのデコード部分
のトランジスタ数が２倍となって。

回路規模が若干増大するが、比較的低速の回路を使用し
てグリッチのない高速ＤＡＣを実現することができる。

なお、第１図においては、デコーダ３０９，３１０、入
力回路ＩＩ（３１１，３１２）、スイッチ３２０〜３２
５、定電流源群３１３，３１４は、別々のブロックとし
て図示しているが、実際には、後述の実施例のように、
デコーダ３０９，３１０とスイッチ３２０〜３２５が一
体化されたものや、デコーダ３０９，３１０．スイッチ
３２０〜３２５、および定電流源３１３，３１４が一体
化されたものがある。また、下位ビットに関しては、入
力回路Ｉとスイッチ３２２，３２３とを一体化した構造
、あるいは入力回路■、スイッチ３２５、および定電流
源３１４のすべてを一体化した構造がある。

さらに、第１図においては、上位ビットにセグメント形
、下位ビットに２進化荷重形ＤＡＣを使用したが、全ビ
ットをセグメント形あるいは２進化荷重形にすることも
可能である。

また、データを２０系統（ｎ≧３）に拡張することによ
り、データ発生および転送系、ＤＡＣ入力部のデータ遅
延に対する許容値をさらに緩和することができる。

第３図は１本発明の具体例を示す上位ビットのＤＡＣの
詳細構成図である。

第３［は、上位２ビツトのセグメントＤＡＣを示したも
ので、データｌとしてＤｉ　ｌ　＋　ＤＡ　２−データ
２としてＤ２１　ｔ　Ｄ２２を入力するものである。デ
コーダ入力回路５１１，５１２，５２１゜５２２の各出
力電圧レベルは以下の関係を持つように、内部抵抗を設
定している。　Ａ、　Ａ−ｏ、　’７５″の論理゛′１
”の電圧レベルをそれぞれｖＡ　ＨＩ　Ｖ　７：。

Ｈ”ＶｏＨ＋Ｖ’ＦｔＨとし、論理ＲＯ＃＃の電圧レベ
ルをそれぞれＶ　Ａ　Ｌ　ｅ　Ｖ　Ｘ　Ｌ　””　Ｖ　
Ｄ　Ｌ、　ｙ　Ｖ　Ｄ　Ｌとすると２次式が成立する。

ＶＡＨ＝ＶＡＨ＝ＶＢＨ＝ＶＢＨ＞ＶＣＨ＝ＶＥＨ＝Ｖ
ｎＨ＝ＶｏＨ＞ＶＲ＞ＶＡｔ、＝ＶＭ　Ｌ　＝・・・・
＝ＶＤＬツＶ百Ｌ・・・・・・・（１）これらのデコー
ダ入力回路５１１〜５２２の出力は、後段のデコーダ５
８１〜５８３に入力される。データｌとデータ２の両経
路に対するデコーダは、Ａ、Ｂ、Ｃ，Ｄまたはその逆極
性とＶＲを入力とする６個のトランジスタで構成されて
おり。

切替え信号φ３およびＴ３を入力とする電流スイッチ回
路で両経路の切替えを行っている。デコーダ出力は負荷
抵抗部に現われ、次段の定電流スイッチ回路５１〜５３
に入力される。

いま、データｌとして、Ｄ　１１＝ＩＪ　Ｑ”、Ｄ１２
＝″ｌ”、データ２として、Ｄ２　Ｌ　−”ｌ”ｔ　Ｄ
２２＝１１１　＃＃を入力したとする。先ずφ１＋　”
　Ｉ　ＩＩ、φ２＝＃　Ｉ　ＩＩ、φ３冨″１ｎの場合
、すなわち、データｌの経路を選択している場合を考え
る。この場合、Ａ＝ＶＡ　Ｈ＊Ａ＝ＶｒＬ、ｃ＝Ｖｃｔ
、、ｆｆ１＝ｖｃＨであるため、各デコーダ出力Ｐ１〜
Ｐ３は前式（１）の関係よりそれぞれ＃＃　ＯＨ、ｄｉ
　Ｏｌ＃　、　１４１　＃ｔとなり、アナログ出力とし
てはＩＯが流れる１次に、φ＝”Ｏ”トＬ、テ、データ
２を選択すると、Ｂ＝　Ｖ　Ｂ　Ｌ　ｔＢ−ＶｆｆＨｔ
　Ｄ＝ＶＤＬＩ　Ｄ＝ＶｆｆＨであるため。

Ｐ１〜Ｐ３はそれぞれｔｇ　１″ｔ、　ＩＩ　Ｉ　ＩＩ
、　ＩＩ　Ｉ　ＩＴとなり、アナログ出力として３１．
が得られる。

第４図は１本発明の具体例を示す下位ビット部分のＤＡ
Ｃの構成図である。

ここでは、下位２ビット分について示されている。２ビ
ット分の入力回路Ｔ（６１１〜６１４）は、それぞれ内
部に電流切替え回路を備えており、データ１からデータ
４に対する出力を、φｌ、φ２の切替えにより順番に出
力し、入力回路■（６３１，６３２）に入力される。入
力回路ＩＩ（６３１゜６３２）も、それぞれ内部に電流
切替え回路を備えており、データｌあるいはデータ３と
データ２あるいはデータ４に対する出力を交互に出力し
。

定電流源のスイッチ６４．６５を制御する。定電流源の
値は、上位のセグメントＤＡＣの定電流値をｒｏとする
と、上位から駿次Ｉｏ／２．ＩＯ／２２のように２進化
荷重電流値を持つ。出力電流は、それぞれ定電流源出力
に並列に接続され、アナログ出力として、上位セグメン
トＤＡＣのアナログ出力に接続される。

第５図は、本発明の他の具体例を示す上位ＤＡＣの構成
図である。

第３図に示す上位ＤＡＣは、デコーダとデータ切替えス
イッチが一体となった構造であるが、第５図は、さらに
定電流スイッチ部をも一体化した実施例である。なお、
第５図では、デコーダ入力回路は第３図と全く同じであ
るため、記載を省略している。第５図においては、デコ
ーダ部分の定電流源を、セグメントＤＡＣの定電流とし
て利用するもので、回路の簡単化と低電力化を図ること
ができるという利点がある。

このように、本発明においては、ＤＡＣのアナログ電流
発生部の定電流スイッチ回路を除く入力回路系の動作速
度をＤＡＣ変換周波数の１／２１以下にすることができ
る。これによって１次のような利点が生じる。（ａ）デ
ジイタル・データ発生系およびデータ転送系の信号遅延
ばらつきの許容値を　２ｎ倍以上に緩和することができ
ること。

（ｂ）入力回路の回路インピーダンスを上げることによ
り、低消費電力化が可能となること、（ｃ）既存のＩＣ
技術により容易に実現できること、（ｄ）データ切替え
の制御を行うクロック信号は正弦波でよいため、簡単に
発生させることができること等である。さらに１本発明
においては、内部スイッチによるデータ切替えであるた
め、定電流スイッチ回路へのデータ印加タイミングが簡
単に揃い、次のような利点を生じる。（ｅ）信号遅延ば
らつきによるグリッチを発生しないこと、（ｆ）ラッチ
回路を必要としないこと１等である。

〔発明の効果〕 以上、説明したように５本発明によれば、高速ＤＡ変換
器を既存のＩＣ技術で容易に実現できるとともに、低消
費電力化を可能にし、かつ、信号遅延ばらつきによるグ
リッチが発生しないようにすることができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すＤＡ変換器の概略構成
図、第２図は第１図の信号タイミングチヤード、第３図
は本発明の具体例を示す上位ビットのＤＡ変換器の構成
図、第４図は本発明の具体例を示す下位ビットのＤＡ変
換器の構成図、第５図は本発明の他の具体例を示す上位
ビットのＤＡ変換器の構成図、第６図は従来のデュプレ
ックス形ＤＡ変換器の構成図、第７図は従来のセグメン
ト形ＤＡ変換器の構成図である。 ３０１〜３０４，５１１，５１２，５２１，５２２：デ
コーダ入力回路、３０５〜３０８．６１１〜６１４：入
力回路Ｉ、３０９，３１０：デコーダ、３１１，３１２
，６３１，６３２：入力回路■、３１３，３１４．５１
〜５３．６４．６５：定電流源、３２０〜３２５：切替
えスイッチ、５８１〜５８３：デコーダおよびスイッチ
。 代　理　人　弁理士　磯　村　雅　俊’、；、＋’、、
、；’、３ｉ）第３図 １ト　　　　　　　１ト　　　　　　１ト　　　　　　
１ト　　　　　　１８第牛図 第５図 第　　　６　　　図 第　　　７　　　図

Claims (2)

【特許請求の範囲】
1. （１）第１のデイジタルデータを入力する入力回路と、
   該入力回路の出力信号により制御されるスイツチ回路群
   と、該スイツチ回路群の開閉に対応してアナログ出力を
   発生する手段とを有するＤＡ変換器において、第１から
   第ｎ（ｎ≧２）のデイジタルデータ入力回路の出力側に
   データ切替え用のスイツチ回路群を複数段階設け、かつ
   上記入力回路の出力を所定の順序で取出して、上記スイ
   ツチ回路群に入力するための切替え信号発生手段を設け
   ることを特徴とするＤＡ変換器。
2. （２）上記スイツチ回路群は、第１から第２＾ｎ（ｎ≧
   ２）の入力回路の出力側に、２＾ｎ＾−＾１、２＾ｎ＾
   −＾２、・・・・・・２、１個とトリー状に配置される
   ことを特徴とする特許請求の範囲第１項記載のＤＡ変換
   器。