JPH0595289A - 電流スイツチセルとそれを用いたｄａ変換器 - Google Patents

Abstract

(57)【要約】 【目的】 ＤＡ変換器用野電流セルおよびこの電流セル
を用いたＤＡ変換器に関し、新規な構成のセルアレイマ
トリクス方式ＤＡ変換器を提供することを目的とする。 【構成】 ＤＡ変換器用の電流スイッチセルであって、
１つの電流源と、前記電流源に直列に接続され、制御端
子に基準電圧を受ける第１能動素子と、前記電流源に直
列に、かつ前記第１能動素子と並列に接続され、それぞ
れの制御端子にそれぞれの入力信号を受ける第２能動素
子と第３能動素子と、アドレス信号を受け、前記第２能
動素子と第３能動素子を制御する制御信号を形成する論
理回路とを含み、前記第２能動素子ないし第３能動素子
が導通すると前記第１能動素子に実質的な電流は流れな
いように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＤＡ変換器に関し、特
にＤＡ変換器用の電流セルおよびこの電流セルを用いた
ＤＡ変換器に関する。

【０００２】

【従来の技術】最近、セルアレイ方式のＤＡ変換器が提
案されている。均一な電流セルをアレイないしマトリク
ス状に配置し、入力デジタル信号をデコードしてアドレ
ス信号を形成し、デジタル信号の大きさ分の電流セルを
オンさせる。オンした電流セルからの電流信号を加算
し、負荷抵抗に流すことによって入力デジタル信号に対
応したアナログ電圧を得る。

【０００３】電流セルは、定電流源と電流スイッチとを
含み、電流スイッチは差動トランジスタ対で構成され
る。各電流セルは、さらにアドレス信号を受ける論理回
路を含み、アドレス信号に基づいて電流スイッチを制御
する入力信号を形成して、電流スイッチを駆動する。

【０００４】図３３に、このような従来技術による電流
スイッチセルの例を示す。図３３（Ａ）は、オア回路と
ナンド回路を用いて２段の論理回路を構成した場合、図
３３（Ｂ）はアンド回路とオア回路を用いて２段の論理
回路を構成した場合を示す。電流スイッチは共に１つの
入力によって制御されている。

【０００５】図３３（Ａ）においては、電流スイッチセ
ル１００にＸ方向アドレス信号としてＸ_i が印加され、
Ｙ方向アドレス信号としてＹ_ajとＹ_bjが印加されてい
る。これらのアドレス信号のうち、Ｘ_i とＹ_ajとはオア
回路１０１に印加されてＸ_i ＋Ｙ_ajを形成する。

【０００６】この信号と他のＹ方向アドレス信号Ｙ_bjと
がナンド回路１０２に印加され、電流スイッチ１０３の
入力信号となる信号（−Ｘ_i ）・（−Ｙ_aj）＋（−
Ｙ_bj）を形成しいる。

【０００７】また、この信号はインバータ１０５を介し
て反転され、電流スイッチ１０３に対する他の入力Ｙ信
号を形成している。電流スイッチ１０３は、定電流源１
０４に直列に接続され、定電流源１０４からの電流を２
つの電流路に振り分けることにより、出力電圧Ｖ_out を
形成する。

【０００８】アドレス信号から電流スイッチの駆動信号
を得るまでの論理回路の段数は２段であり、１段当たり
の論理ゲートの遅れ時間をｔ_pdとすると、論理回路の遅
れ時間は２ｔ_pdとなる。

【０００９】また、１つの電流スイッチセルの占める面
積は、１つのゲートの占める面積をＡとすると、３Ａ＋
ＣＳとなる。ただし、ＣＳは電流スイッチ５３と定電流
源５４の占める面積である。

【００１０】図３３（Ｂ）においては、電流スイッチセ
ル１００に図３３（Ａ）と同様のアドレス信号Ｘ_i およ
びＹ_ajとＹ_bjとが印加されている。アドレス信号Ｘ_i と
Ｙ_ajとはアンド回路１０６に印加され、信号Ｘ_i ・Ｙ_aj
を形成する。

【００１１】この信号と他のアドレス信号Ｙ_bjとがオア
回路１０７に印加され、Ｘ_i ・Ｙ_aj＋Ｙ_bjを形成する。
この信号が電流スイッチ１０８の入力信号として印加さ
れ、定電流源１０９の供給する電流をスイッチする。

【００１２】なお、電流スイッチ１０８には、基準電圧
Ｖ_ref １１０も印加されている。電流スイッチ１０８
は、これらの制御信号に基づいて定電流源１０９からの
電流を振り分け、出力電圧Ｖ_out を形成する。

【００１３】図３３（Ｂ）の構成においても、アドレス
信号が電流スイッチ１０８の入力信号を形成するまでに
２段の論理回路が挿入されている。したがって、論理回
路の遅れ時間は２ｔ_pdである。また、１つの電流スイッ
チセルに必要な面積は、２Ａ＋ＣＳである。

【００１４】このようなセルアレイマトリクス方式のＤ
Ａ変換器をより高速で動作することが望まれている。ま
た、ビット数の大きなＤＡ変換器を構成することも望ま
れる。

【００１５】このような要求に対処するためには、１つ
の電流スイッチセルの占める面積をなるべく小さく、か
つ遅れ時間をなるべく短くすることが必要である。

【００１６】

【発明が解決しようとする課題】従来のセルアレイマト
リクス方式ＤＡ変換器においては、各電流スイッチセル
における論理段数は２であり、論理回路における遅れ時
間は２ｔ_pdであった。

【００１７】より高速、高集積度のＤＡ変換器を実検す
るには、論理回路における遅れ時間を短縮し、セル当た
りの必要面積を減少させることが望まれる。

【００１８】本発明の目的は、新規な構成のセルアレイ
マトリクス方式ＤＡ変換器を提供することである。

【００１９】本発明の他の目的は、より高速動作の可能
なセルアレイマトリクス方式ＤＡ変換器を提供すること
である。

【００２０】本発明の他の目的は、セル当たり必要面積
をより減少させることのできるセルアレイマトリクス方
式ＤＡ変換器を提供することである。

【００２１】本発明の他の目的は、このようなセルアレ
イマトリクス方式ＤＡ変換器を実現することのできる電
流スイッチセルを提供することである。

【００２２】

【課題を解決するための手段】本発明の電流スイッチセ
ルは、ＤＡ変換器用の電流スイッチセルであって、１つ
の電流源と、前記電流源に直列に接続され、制御端子に
基準電圧を受ける第１能動素子と、前記電流源に直列
に、かつ前記第１能動素子と並列に接続され、それぞれ
の制御端子にそれぞれの入力信号を受ける第２能動素子
と第３能動素子と、アドレス信号を受け、前記第２能動
素子と第３能動素子を制御する制御信号を形成する論理
回路とを含み、前記第２能動素子ないし第３能動素子が
導通すると前記第１能動素子に実質的な電流は流れな
い。

【００２３】論理回路は、好ましくは論理段数が１段で
ある。

【００２４】

【作用】電流スイッチセルの電流スイッチ部分が３つの
能動素子を含むので、そのうちの１つの能動素子に流す
電流を他の２つの能動素子のいずれを制御することによ
っても変化させることができる。

【００２５】このため、アドレス信号から電流スイッチ
を制御する制御信号を作成するための論理回路の構成を
簡単にすることができる。

【００２６】論理回路の構成を簡単にすることにより、
１つの電流スイッチセルが占める占有面積を減少させる
ことが可能となる。

【００２７】論理回路の論理段数を１段とすれば、論理
回路内での遅れ時間を減少させることが可能となる。

【００２８】

【実施例】図１は、２入力電流スイッチセルの構成を示
す。図１（Ａ）は基本構成を示し、図１（Ｂ）はその一
形態を示す。

【００２９】図１（Ａ）において、電流スイッチ１は電
流源２と直列に接続され、電流をスイッチングすること
によって出力電圧Ｖ_out を供給する。電流スイッチ１
は、２つの入力信号を受けて電流をスイッチングさせ
る。この２つの入力信号は、１段の論理回路３と、１つ
のアドレス信号によって構成されている。

【００３０】１段の論理回路３は、Ｘアドレス信号Ｘ_i
と１つのＹアドレス信号Ｙ_ajとを受け、１つの出力信号
を発する。この出力信号が電流スイッチ１の１つの入力
信号となる。

【００３１】また、他のＹアドレス信号Ｙ_bjは、直接電
流スイッチ１の他の入力信号を構成する。なお、１段の
論理回路３を破線のように拡大して考えると、論理回路
３が電流スイッチ１の２つの駆動信号を形成すると考え
ることもできる。電流スイッチ１は、２つの入力信号の
他、基準電圧信号Ｖ_refも受ける。

【００３２】たとえば、基準電圧と２つの入力信号によ
って３つの電流路を制御することができる。

【００３３】図１（Ｂ）は、図１（Ａ）の基本構成にし
たがう一形態を示す。Ｘアドレス信号Ｘ_i と１つのＹア
ドレス信号Ｙ_ajが、ノア回路ＮＯＲ１に印加され、−
（Ｘ_i ＋Ｙ_aj）を形成する。他のＹアドレス信号Ｙ_bjは
そのまま電流スイッチ１に印加される。

【００３４】また、基準電圧Ｖ_ref も電流スイッチ１に
印加されている。これら３つの制御信号によって、電流
スイッチ１内の電流通路が制御される。出力信号Ｖ_out
を発生する電流経路にスイッチが付勢されているとき、
電流源２の供給する電流は出力回路に流れ、出力電圧を
形成する。

【００３５】このような電流スイッチ１は、たとえば３
つのトランジスタを並列に接続することによって形成す
ることができる。

【００３６】１つのトランジスタには基準電圧Ｖ_ref を
印加し、残り２つのトランジスタが付勢されないときは
このトランジスタに電流が流れるように制御する。残り
２つのトランジスタのいずれか一方が付勢されると、こ
の電流路はより低インピーダンスを実現し、電流をこの
低インピーダンス通路に流す。このため、出力電圧を形
成すべき電流路に電流が流れなくなる．２つのトランジ
スタのうちいずれに電流が流れるようになっても、出力
トランジスタの電流は消滅する。

【００３７】このような電流スイッチを制御する論理回
路は、１段の構成で実現されている。このため、アドレ
ス信号から電流スイッチを制御する制御信号にを作成す
る論理段数が最小で済み、論理演算による遅延時間が最
小にできる。

【００３８】図２は、図１に示すような電流スイッチセ
ルをＣＭＯＳ回路で構成した例を示す。図２（Ａ）は構
成を示し、図２（Ｂ）はその真理値表を示す。

【００３９】図２（Ａ）において、電流スイッチ１は３
つのｎチャネルＭＯＳトランジスタＭＮ３、ＭＮ４、Ｍ
Ｎ５で構成されている。これら３つのＭＯＳトランジス
タは、ソースを共通に接続され、電流源２となるｎチャ
ネルＭＯＳトランジスタＭＮ６のドレインに接続されて
いる。

【００４０】なお、ＭＯＳトランジスタＭＮ６のソース
は接地されている。電流源となるＭＯＳトランジスタＭ
Ｎ６のゲートには、定電流源を規定するためのバイアス
電圧Ｖ_CSが印加され、電流スイッチの１つのＭＯＳトラ
ンジスタＭＮ５のゲートには基準電圧Ｖ_ref が接続され
ている。

【００４１】また、このＭＯＳトランジスタＭＮ５のド
レインは、電流スイッチセル外の負荷抵抗Ｒ_L に接続さ
れ、出力電圧Ｖ_out を形成するように出力端子に接続さ
れている。

【００４２】他の２つのＭＯＳトランジスタＭＮ３とＭ
Ｎ４のドレインは、それぞれ電流スイッチセル外の電源
電圧Ｖｃｃに接続される。電流スイッチセル５には、Ｘ
アドレス信号Ｘ_i と２つのＹアドレス信号Ｙ_ajとＹ_bjと
が印加されている。１つのＹアドレス信号Ｙ_bjは、直接
１つのＭＯＳトランジスタＭＮ４のゲート電極に接続さ
れている。

【００４３】論理回路３においては、一対のｐチャネル
ＭＯＳトランジスタＭＰ１とＭＰ２とは直列に接続さ
れ、そのゲート電極にそれぞれＸアドレス信号Ｘ_i とＹ
アドレス信号Ｙ_ajとを受ける。

【００４４】また、一対のｎチャネルＭＯＳトランジス
タＭＮ１とＭＮ２は並列に接続され、そのドレインは共
通にｐチャネルＭＯＳトランジスタＭＰ２のドレインに
接続され、そのソースは共通に接地に接続されている。

【００４５】また、これらのｎチャネルＭＯＳトランジ
スタＭＮ１とＭＮ２のゲート電極には、それぞれＸアド
レス信号Ｘ_i およびＹアドレス信号Ｙ_ajが印加されてい
る。

【００４６】アドレス信号Ｘ_i とＹ_ajとが共にローの状
態のとき、ｐチャネルＭＯＳトランジスタＭＰ１とＭＰ
２とは共にオンの状態となる。したがって、論理回路３
はハイの出力信号を与える。

【００４７】一方、Ｘアドレス信号Ｘ_i またはＹアドレ
ス信号Ｙ_ajのいずれかがハイとなると、ｎチャネルＭＯ
ＳトランジスタＭＮ１かＭＮ２のいずれかはオンとな
り、ｐチャネルＭＯＳトランジスタＭＰ１かＭＰ２のい
ずれかはオフとなる。このため、ＭＯＳトランジスタＭ
Ｎ３のゲート電極にはローの信号が印加され、ＭＯＳト
ランジスタＭＮ３はオフとなる。

【００４８】すなわち、論理回路３はノア（ＮＯＲ）回
路を構成する。このようにして、２つのｐチャネルＭＯ
ＳトランジスタＭＰ１とＭＰ２および２つのｎチャネル
ＭＯＳトランジスタＭＮ１とＭＮ２とが、１段構成の論
理回路３を構成し、ｐチャネルＭＯＳトランジスタＭＰ
２のドレインとｎチャネルＭＯＳトランジスタＭＮ１、
ＭＮ２のドレインとの相互接続点から出力信号を発生
し、電流スイッチ１のｎチャネルＭＯＳトランジスタＭ
Ｎ３のゲート電極に印加している。

【００４９】次に、電流スイッチ１の出力トランジスタ
ＭＮ５がオンのとき、電流スイッチセル５がオンである
とし、出力トランジスタＭＮ５がオフのとき、電流スイ
ッチセル５がオフであるとして、図２（Ｂ）の真理値表
を参照して、図２（Ａ）の電流スイッチセルの動作を説
明する。

【００５０】今、Ｙアドレス信号Ｙ_bjがハイの状態にあ
るとする。すなわち、電流スイッチ１に印加される２入
力の一方Ｙ_bjがハイの状態にあると、ＭＯＳトランジス
タＭＮ４はオンとなり、電流源ＭＮ６の電流はＭＯＳト
ランジスタＭＮ４に流れる。

【００５１】このため、出力トランジスタＭＮ５には電
流が流れず、電流スイッチセル５の状態はオフとなる。
この状態は、Ｘアドレス信号Ｘ_i および他のＹアドレス
信号Ｙ_ajの状態によらない。この論理状態を図２（Ｂ）
の表最下段に示す。

【００５２】次に、Ｙアドレス信号Ｙ_bjがロー（０）の
ときを考える。したがって、ＭＯＳトランジスタＭＮ４
はオフとなる。この時、他のＹアドレス信号Ｙ_ajがハイ
（１）とすると、トランジスタＭＰ２がオフとなり、ト
ランジスタＭＮ２がオンとなる。

【００５３】したがって、論理回路３の出力はローとな
り、電流スイッチ１内のトランジスタＭＮ３はオフとな
る。トランジスタＭＮ３とＭＮ４とがオフとなるため、
電流源ＭＮ６の電流は出力トランジスタＭＮ５に流れ
る。

【００５４】このため、出力端子Ｖ_out に電流が流れ、
電流スイッチセル５の状態はオンとなる。この状態は、
Ｘアドレス信号Ｘ_i の状態によらない。この論理状態
を、図２（Ｂ）の真理値表の最上段に示す。

【００５５】次に、２つのＹアドレス信号Ｙ_ajとＹ_bjと
が共にロー（０）のときを考える。この時、論理回路３
内のトランジスタＭＰ２はオン、ＭＮ２はオフとなり、
電流スイッチ１内のトランジスタＭＮ４はオフとなる。

【００５６】電流スイッチ１内の他のトランジスタＭＮ
３の状態は、Ｘアドレス信号Ｘ_i の状態に依存する。

【００５７】Ｘアドレス信号Ｘ_i がハイ（１）のとき
は、論理回路３内のトランジスタＭＰ１がオフ、ＭＮ１
がオンとなる。このため、論理回路３の出力信号はロー
（０）となり、電流スイッチ１内のトランジスタＭＮ３
はオフとなる。このため、電流源ＭＮ６の電流は出力ト
ランジスタＭＮ５に流れ、出力端子Ｖ_out に電流が流
れ、電流スイッチセル５の状態はオンとなる。

【００５８】Ｘアドレス信号Ｘ_i がロー（０）のとき
は、論理回路３内のトランジスタＭＰ１がオン、ＭＮ１
がオフとなる。このため、論理回路３の出力信号はハイ
（１）となり、電流スイッチ１内のトランジスタＭＮ３
がオンとなる。

【００５９】したがって、電流源ＭＮ６の電流はトラン
ジスタＭＮ３を流れ、出力トランジスタＭＮ５には流れ
ない。このため、出力端子Ｖ_out に電流が流れず、電流
スイッチセル５の状態はオフとなる。これらの論理状態
が図２（Ｂ）の中段に示されている。

【００６０】図２に示すようなＣＭＯＳ２入力電流スイ
ッチセルの構成によれば、論理回路の構成が簡単であ
り、必要とする素子数が減少する。このため、電流スイ
ッチセル５に必要なチップ占有面積が減少する。

【００６１】また、ＣＭＯＳ回路を用いるため、消費電
力が低減する。また、アドレス信号によって電流スイッ
チを駆動する論理回路の段数が１段であるため、論理演
算に必要な遅延時間が短くなる。このような電流スイッ
チセルを用いて電流スイッチセルアレイを構成し、高速
動作できるＤＡ変換器を構成することができる。

【００６２】図３は、上述のような電流スイッチセルを
用いた４ビットＤＡ変換器の構成を示す。４ビットデジ
タル入力信号Ａ₀ 〜Ａ₃ は、（Ａ₀ 、Ａ₁ ）と（Ａ₂ 、
Ａ₃ ）の２組に分けられ、デコーダ回路１２、１４に印
加される。

【００６３】なお、ここではＡ₀ が最上位ビットを示
し、Ａ₃ が最下位ビットを示すとする。デコーダ回路１
２は、入力信号Ａ₀ とＡ₁ とをデコードし、Ｘアドレス
信号を形成してラッチ回路１３に供給する。

【００６４】また、デコーダ回路１４は、入力信号Ａ₂
とＡ₃ をデコードし、Ｙアドレス信号を形成してラッチ
回路１５に供給する。なお、Ｙアドレス信号はラッチ回
路１５内でＸアドレス信号の２倍の数の信号とされる。

【００６５】すなわち、ラッチ回路１３は３つのＸアド
レス信号を発生し、直流電源Ｖｃｃの発生する信号と合
わせ、４つのＸアドレス信号を２入力電流スイッチセル
アレイ１１に供給する。

【００６６】また、ラッチ回路１５は、６個のＹアドレ
ス信号を形成し、２つの接地電位と共に８個のＹアドレ
ス信号を２入力電流スイッチセルアレイ１１に供給す
る。

【００６７】図４は、デコーダ回路１２、１４の構成例
を示す。図４（Ａ）はデコーダ回路１２の構成例を示
し、図４（Ｂ）はデコーダ回路１４の構成例を示す。

【００６８】図４（Ａ）において、オア回路ＯＲ１は、
入力信号Ａ₀ とＡ₁ のオアを形成し、出力信号Ａ₀ ＋Ａ
₁ を供給する。また、入力信号Ａ₁ はそのまま出力信号
の１つを構成する。アンド回路ＡＮＤ１は、入力信号Ａ
₀ とＡ₁ のアンドを形成し、出力信号Ａ₀ ・Ａ₁ を供給
する。

【００６９】図４（Ｂ）においては、図４（Ａ）と同
様、オア回路ＯＲ２が入力信号Ａ₂ とＡ₃ のオアＡ₂ ＋
Ａ₃ を形成し、アンド回路ＡＮＤ２が入力信号Ａ₂ とＡ
₃ のアンドＡ₂ ・Ａ₃ を形成する。また、１つの入力信
号Ａ₃はそのまま直接１つの出力信号を形成する。

【００７０】図５は、図３に示すラッチ回路１３、１５
の構成例を示す。図５（Ａ）はラッチ回路１３の構成例
を示し、図５（Ｂ）はラッチ回路１５の構成例を示す。
なお、ラッチ回路と共に、アドレス信号を形成するため
の電圧源も併せて示す。

【００７１】図示の構成においては、ラッチ回路は複数
のフリップフロップ回路ＦＦ１〜ＦＦ３およびＦＦ４〜
ＦＦ６で構成される。ラッチ回路１３においては、フリ
ップフロップＦＦの−Ｑ出力が反転出力信号を形成し、
Ｘアドレス信号Ｘ₀ 、Ｘ₁ 、Ｘ₂ を供給する。また、Ｘ
アドレス信号Ｘ₃ は電圧源Ｖｃｃから供給される。

【００７２】ラッチ回路１５においては、フリップフロ
ップ回路ＦＦのＱ出力と−Ｑ出力とが相補型Ｙアドレス
信号を供給する。

【００７３】また、接地電位から２つのＹアドレス信号
Ｙ_a0とＹ_b3を形成する。このようにして、４つのＸアド
レス信号と８つのＹアドレス信号が形成される。

【００７４】図６は、図３に示す２入力電流スイッチセ
ルアレイ１１の構成を概略的に示す。２入力電流スイッ
チセルアレイ１１は、４×４のセル構成を有し、各セル
には図２（Ａ）に示すような電流スイッチセルが配置さ
れる。このように構成された電流スイッチセルアレイ
に、図５で示すようなＸアドレス信号Ｘ₀ 〜Ｘ₃ および
Ｙアドレス信号Ｙ₀ 〜Ｙ₃ が印加される。

【００７５】Ｘアドレス信号およびＹアドレス信号にし
たがって、電流スイッチセルアレイ１１内の電流スイッ
チセルは選択的にオンとなり、その電流値の総和に対応
するアナログ出力信号を形成する。

【００７６】図７は、４ビットデジタル入力信号によっ
てどのようなアドレス信号が形成されるかを示す。図７
（Ａ）は、上位２ビットＡ₀ 、Ａ₁ によって形成される
Ｘアドレス信号を示し、図７（Ｂ）は下位２ビット
Ａ₂ 、Ａ₃ によってどのようなＹアドレス信号が形成さ
れるかを示す。

【００７７】図７（Ａ）においては、入力信号Ａ₀ 、Ａ
₁ が共にローのとき、アドレス信号Ｘ₀ 〜Ｘ₃ は全てハ
イとなり、Ａ₀ がハイ、Ａ₁ がローのときはＸ₀ がロ
ー、Ｘ ₁ 、Ｘ₂ 、Ｘ₃ はハイとなる。Ａ₀ がロー、Ａ₁
がハイのとき、Ｘ₀ とＸ₁ がロー、Ｘ₂ とＸ₃ がハイと
なる。Ａ₀ 、Ａ₁ が共にハイのとき、Ｘ₀ 、Ｘ₁ 、Ｘ₂
はロー、Ｘ₃ はハイとなる。

【００７８】下位ビットＡ₂ 、Ａ₃ については、図７
（Ｂ）に示すようにデコードされる。Ａ₂ 、Ａ₃ が共に
ローのときは、Ｙ_a0、Ｙ_b0は共にローとなり、Ｙ_a1はハ
イ、Ｙ _b1はロー、Ｙ_a2はハイ、Ｙ_b2はロー、Ｙ_a3はハ
イ、Ｙ_b3はローとなる。

【００７９】Ａ₂ がハイ、Ａ₃ がローのときは、Ｙ_a0は
ロー、Ｙ_b0はハイ、Ｙ_a1、Ｙ_b1は共にロー、Ｙ_a2はハ
イ、Ｙ_b2はロー、Ｙ_a3はハイ、Ｙ_b3はローとなる。

【００８０】Ａ₂ がロー、Ａ₃ がハイのときは、Ｙ_a0は
ロー、Ｙ_b0はハイ、Ｙ_a1はロー、Ｙ _b1はハイ、Ｙ_a2、Ｙ
_b2は共にロー、Ｙ_a3はハイ、Ｙ_b3はローとなる。

【００８１】Ａ₂ 、Ａ₃ が共にハイのときは、Ｙ_a0はロ
ー、Ｙ_b0はハイとなり、Ｙ_a1はロー、Ｙ_b1はハイ、Ｙ_a2
はロー、Ｙ_b2はハイ、Ｙ_a3、Ｙ_b3は共にローとなる。

【００８２】このように、入力デジタル信号の４ビット
Ａ₀ 〜Ａ₃ に基づき、Ｘアドレス信号Ｘ₀ 〜Ｘ₃ および
Ｙアドレス信号Ｙ_a0、Ｙ_b0〜Ｙ_a3、Ｙ_b3が発生する。こ
れらのアドレス信号に基づき、図６に示すような電流ス
イッチセルアレイの電流スイッチセルが選択的にオンと
され、出力端子Ｖ_out に出力電圧が発生する。

【００８３】図８は、入力信号の各ビットＡ₀ 〜Ａ₃ の
組に対する出力電圧Ｖ_out の関係を示すグラフである。
入力信号のビットＡ₀ 〜Ａ₃ が全て０のとき、１６個の
電流スイッチセルは全てオンとなり、出力端子Ｖ_out の
電位はＶｃｃ−１６Ｒ_L Ｉとなる。

【００８４】また、入力信号の各ビットＡ₀ 〜Ａ₃ が全
てハイのときは、電流スイッチセルの１つのみがオンと
なり、他の電流スイッチセルはオフとなる。このため、
出力電位Ｖ_out はＶｃｃ−Ｒ_L Ｉとなる。入力信号がこ
れらの中間の値の場合は、出力電位もこれらの値の中間
の値となる。このように、４ビットのＤＡ変換が実行さ
れる。

【００８５】なお、上述のＤＡ変換器においては、図２
に示すＣＭＯＳ２入力電流スイッチセルを用いるとした
が、電流スイッチセルは図２に示すものに限らない。

【００８６】図９は、ｐチャネルＭＯＳトランジスタの
みで電流スイッチセルを構成する場合を示す。図９
（Ａ）は、ＰＭＯＳ電流スイッチセルの回路構成を示
し、図９（Ｂ）は入力アドレス信号による真理値表を示
す。

【００８７】図９（Ａ）において、電流スイッチセル５
が電流源２、電流源２に直列接続された複数のトランジ
スタからなる電流スイッチ１および電流スイッチ１に制
御信号を供給する論理回路３から構成されることは図２
の場合と同様である。

【００８８】本構成においては、電流スイッチセル５内
のトランジスタは、全てｐチャネルＭＯＳトランジスタ
から構成される。電流源２となるＭＯＳトランジスタＭ
Ｐ３は、そのソースが電源ラインＶｃｃに接続され、ゲ
ートにバイアス電圧Ｖ_CSが印加され、ドレインが電流ス
イッチ１に接続される。

【００８９】電流スイッチ１内では３つのＭＯＳトラン
ジスタＭＰ４、ＭＰ５、ＭＰ６が並列に接続され、その
ソースは共通に電流源トランジスタＭＰ３のドレインに
接続される。

【００９０】ＭＯＳトランジスタＭＰ６は出力信号を形
成する出力トランジスタとなり、他の２つのＭＯＳトラ
ンジスタＭＰ４とＭＰ５は電流バイパス用のトランジス
タを構成する。出力トランジスタＭＰ６のゲートには基
準電圧Ｖ_ref が印加され、トランジスタＭＰ４とＭＰ５
には電流スイッチ１に対する２つの入力信号が印加され
る。

【００９１】また、トランジスタＭＰ４とＭＰ５のドレ
インは共通に電源ラインＶ_EEに接続される。なお、出力
トランジスタＭＰ６のドレインは、出力端子Ｖ_out に接
続され、電流スイッチセル外で負荷抵抗Ｒ_Lを介して電
源電圧Ｖ_EEに接続される。

【００９２】１つのＹアドレス信号Ｙ_bjは直接ＭＯＳト
ランジスタＭＰ５のゲート電極に接続される。また、Ｘ
アドレス信号Ｘ_i と１つのＹアドレス信号Ｙ_ajは、ノア
回路ＮＯＲ１に印加され、出力信号（−Ｘ_i ）・（−Ｙ
_aj）を発生し、電流スイッチ１のＭＯＳトランジスタＭ
Ｐ４のゲートに印加する。

【００９３】図９（Ａ）の構成によれば、入力するアド
レス信号Ｘ_i 、Ｙ_aj、Ｙ_bjによって、図９（Ｂ）に示す
ような論理動作が行われる。

【００９４】トランジスタのタイプおよびそれに伴う回
路形式の相違により、図９（Ｂ）の真理値表は図２
（Ｂ）の真理値表と異なるが、図２（Ｂ）の真理値表と
同様に、アドレス信号の状態により、セルの状態として
２つのオン状態と２つのオフ状態が得られることは、図
２（Ｂ）と同等である。

【００９５】すなわち、Ｘアドレス信号Ｘ_i の状態によ
らず、一組のオン状態とオフ状態が得られ、Ｘアドレス
信号Ｘ_i に依存してもう一組のオン状態とオフ状態が得
られる。

【００９６】図１０は、ＢＩＣＭＯＳを用いた電流スイ
ッチセルを示す。本実施例においては、電流源および電
流スイッチをバイポーラ接合トランジスタで構成し、論
理回路はＣＭＯＳ回路で構成している。バイポーラ接合
トランジスタのベース・エミッタ間電圧の閾値Ｖ_BE特性
のばらつきは、ＭＯＳトランジスタのゲート電圧の閾値
Ｖ_TH特性のばらつきより小さいため、電流源の電流値の
ばらつきを小さくできる。

【００９７】本構成においては、電流スイッチ１はｎｐ
ｎバイポーラ接合トランジスタＱ１、Ｑ２、Ｑ３で構成
され、電流源２はｎｐｎバイポーラ接合トランジスタＱ
４と抵抗Ｒ１で構成されている。

【００９８】論理回路３は、図２の構成と同様、直列接
続されたｐチャネルＭＯＳトランジスタＭＰ１、ＭＰ２
と、それに直列に接続された並列接続ｎチャネルＭＯＳ
トランジスタＭＮ１とＭＮ２で構成されている。この電
流スイッチセルは、図２の電流スイッチセルと同等の論
理動作を行う。

【００９９】図１０（Ｂ）に、図１０（Ａ）の電流スイ
ッチセルのオン／オフ真理値表を示すが、この真理値表
は図２（Ｂ）の真理値表と同等である。

【０１００】したがって、図３に示す４ビットＤＡ変換
器の電流スイッチセルアレイ１１の各電流スイッチセル
に、図１０（Ａ）に示す電流スイッチセルを用いること
により、ＢＩＣＭＯＳを用いた４ビットＤＡ変換器が構
成される。

【０１０１】図１１は、バイポーラ接合トランジスタを
用いた電流スイッチセルの他の構成を示す。図１１
（Ａ）は電流スイッチセルの回路構成を示し、図１１
（Ｂ）はそのオン／オフ真理値表を示す。

【０１０２】図１１（Ａ）において、電流スイッチ１が
ｎｐｎバイポーラ接合トランジスタＱ１、Ｑ２、Ｑ３で
構成され、電流源２がｎｐｎバイポーラ接合トランジス
タＱ４と抵抗Ｒ１で構成される点は、図１０の電流スイ
ッチセルと同様である。

【０１０３】本構成の論理回路３は、２つのダイオード
Ｄ１、Ｄ２と、抵抗Ｒ２によって構成されている。すな
わち、Ｘアドレス信号Ｘ_i とＹアドレス信号Ｙ_ajは、逆
方向接続されたダイオードＤ１とＤ２を介して電流スイ
ッチセルのトランジスタＱ１のベースに接続され、トラ
ンジスタＱ１のベースはさらに抵抗Ｒ２を介して電源電
圧Ｖｃｃに接続されている。

【０１０４】図１１（Ａ）に示す電流スイッチセルの構
成により、図１１（Ｂ）に示すオン／オフ真理値表が得
られる。

【０１０５】Ｙアドレス信号Ｙ_ajとＹ_bjが共にローのと
きは、トランジスタＱ１とＱ２とは共にオフとなり、電
流源２の供給する電流は出力トランジスタＱ３を流れ、
電流スイッチセル５はオンとなる。

【０１０６】Ｙアドレス信号Ｙ_bjがローで、他のＹアド
レス信号Ｙ_ajがハイのときは、トランジスタＱ２はオフ
となり、トランジスタＱ１のオン／オフは、Ｘアドレス
信号Ｘ_i の状態によって定まる。すなわち、Ｘアドレス
信号Ｘ_i がローであれば、トランジスタＱ１はオフとな
り、電流源２の電流は出力トランジスタＱ３に流れ、電
流スイッチセル５はオンとなる。

【０１０７】一方、Ｘアドレス信号Ｘ_i がハイの状態の
ときは、トランジスタＱ１のベースは抵抗Ｒ２を介して
電源電圧Ｖｃｃに接続されるため、トランジスタＱ１が
オンとなり、電流スイッチセル５はオフとなる。

【０１０８】また、Ｙアドレス信号Ｙ_bjがハイのとき
は、トランジスタＱ２がオンとなるため、電流源２の供
給する電流はトランジスタＱ２を流れ、電流スイッチセ
ル５はオフとなる。

【０１０９】このようにして、Ｘアドレス信号Ｘ_i の状
態によらないオン／オフ状態と、Ｘ _i の状態によるオン
／オフ状態が得られる。

【０１１０】なお、図１１（Ａ）の構成は、バイポーラ
接合トランジスタ、ダイオードおよび抵抗によって構成
することができ、バイポーラトランジスタを作成するバ
イポーラプロセスで作成することができる。この構成に
よれば、図１０の実施例同様の利点が得られると共に、
構成素子数が減少する。

【０１１１】図１１に示すような電流スイッチセルを用
いて、図３に示すような４ビットＤＡ変換器を構成する
には、図１１（Ｂ）の真理値表に応じてデコーダ回路１
２、ラッチ回路１３およびデコーダ回路１４、ラッチ回
路１５を、図１２に示すように構成すればよい。

【０１１２】図１２（Ａ）は、上位ビットＡ₀ 、Ａ₁ を
デコードするデコーダ回路およびその出力をラッチする
ラッチ回路を示す。デコーダ回路は、図４（Ａ）に示す
デコーダ回路と同様である。ラッチ回路は、図５（Ａ）
に示すラッチ回路と異なり、フリップフロップＦＦ１、
ＦＦ２、ＦＦ３のＱ出力を出力として取り出す。

【０１１３】すなわち、形成されるアドレス信号は、図
５（Ａ）のアドレス信号と反転の関係にある。

【０１１４】図１２（Ｂ）は、下位ビットＡ₂ 、Ａ₃ に
対するデコーダ回路およびラッチ回路の構成を示す。デ
コーダ回路は、図４（Ｂ）に示すデコーダ回路と同様で
ある。

【０１１５】ラッチ回路は、フリップフロップＦＦ４、
ＦＦ５、ＦＦ６のＱ出力と、電源電圧Ｖｃｃおよび接地
電圧を用いて、Ｙアドレス信号Ｙ_a0、Ｙ_b0〜Ｙ_a3、Ｙ_b3
を形成している。

【０１１６】このようなデコーダ回路とラッチ回路によ
り、図１３に示すようなアドレス信号が得られる。図１
３（Ａ）は上位２ビットＡ₀ 、Ａ₁ によって得られるＸ
アドレス信号Ｘ₀ 〜Ｘ₃ を示し、図１３（Ｂ）は下位ビ
ットＡ₂ 、Ａ₃ によって得られるＹアドレス信号Ｙ_a0、
Ｙ_b0〜Ｙ_a3、Ｙ_b3を示す。

【０１１７】このようなアドレス信号により、図８のグ
ラフに示す関係と同様の入力信号に対する出力信号の関
係が得られる。

【０１１８】本構成においては、デコーダ回路およびラ
ッチ回路もバイポーラトランジスタを用いて構成するこ
とができる。この場合、ＤＡ変換器回路全体をバイポー
ラプロセスで形成することができる。電流駆動部にバイ
ポーラ接合トランジスタを用いることにより、電流値の
ばらつきを小さくすることができ、また高速動作させる
ことができる。

【０１１９】図１４は、電流スイッチセルアレイが分割
されているＤＡ変換器の回路構成を概略的に示す。６ビ
ットのＤＡ変換器を、２ビットの２入力電流スイッチセ
ルアレイと４ビットの２入力電流スイッチセルアレイを
用いて構成する場合を示す。

【０１２０】６ビットの入力信号Ａ₀ 〜Ａ₅ が与えら
れ、最下位ビットがＡ₀ 、最上位ビットがＡ₅ であると
する。Ｘ方向のデコーダ回路２２には、最下位ビットＡ
₀ と２ビット信号Ａ₂ 、Ａ₃ が与えられ、Ｙ方向デコー
ダ回路２４には最下位ビットの次に小さなビットＡ₁ と
２ビット信号Ａ₄ 、Ａ₅ が与えられる。デコーダ回路２
２、２４は、それぞれ入力信号をデコードし、アドレス
信号をラッチ回路２３、２５に供給する。

【０１２１】ここで、デコーダ回路２２は３つの入力信
号をＡ₀ とＡ₂ 、Ａ₃ に分け、それぞれ独立にデコード
する。デコーダ回路２４は、同様に３つの入力信号のう
ち、Ａ₁ とＡ₄ 、Ａ₅ とを独立にデコードする。

【０１２２】ラッチ回路２３、２５はそれぞれＸアドレ
ス信号およびＹアドレス信号を２入力電流スイッチセル
アレイ２１に供給する。電流スイッチセルアレイ２１
は、２×２構成の第１電流スイッチセルアレイ２６と、
４×４構成の第２電流スイッチセルアレイ２７とを含
む。

【０１２３】ここで、第１電流スイッチセルアレイ２６
の各電流スイッチが流す電流は、第２電流スイッチセル
アレイ２７の各セルが流す電流の１／４の大きさである
とする。

【０１２４】すなわち、第１電流スイッチセルアレイ２
６の４つの電流スイッチが全てオンになったとき、第２
電流スイッチセルアレイ２７の１つのセルが流す電流と
等しい電流が供給される。

【０１２５】したがって、６ビットＤＡ変換器を構成す
るのに、第２電流スイッチセルアレイ２７は４ビット構
成をもてば足りる。電流スイッチセルアレイ２１の各電
流スイッチセルには、図２に示す構成を用いるとする。

【０１２６】図１５は、図１４における第１電流スイッ
チセルアレイの構成および動作を説明する。図１５
（Ａ）はセルアレイの回路図を示し、図１５（Ｂ）は入
力信号Ａ ₀ 、Ａ₁ に基づくＸアドレス信号Ｘ₀ 、Ｘ₁ 、
およびＹアドレス信号Ｙ₀ 、Ｙ₁を示し、図１５（Ｃ）
は、入力信号に基づくアナログ出力信号の変化を示す。

【０１２７】図１５（Ａ）においては、入力信号の最下
位ビットＡ₀ に応じて、反転信号であるＸアドレス信号
Ｘ₀ と、一定値を有するもう１つのＸ₁ が形成され、次
に下位のビットＡ₁ に応じて接地電位であるＹ_a0、Ａ₁
と等しいＹ_b0、Ａ₁ の反転信号であるＹ_a1、接地電位で
あるＹ_b1の４つのＹアドレス信号が形成される。

【０１２８】このようにして形成されたＸアドレス信号
およびＹアドレス信号は、４つの電流スイッチセルアレ
イを含む第１電流スイッチセルアレイ２６に印加されて
いる。

【０１２９】図１５（Ｂ）は、入力信号のＡ₀ ビットの
ハイ／ロー状態に対応するＸアドレス信号Ｘ₀ 、Ｘ₁ の
状態を示す表と、入力信号のＡ₁ ビットのハイ／ロー状
態に対するＹアドレス信号Ｙ_a0、Ｙ_b0、Ｙ_a1、Ｙ_b1の状
態を示す。

【０１３０】このようなアドレス信号により、入力信号
Ａ₀ 、Ａ₁ に対応して、図１５（Ｃ）に示すような出力
電圧の変化が得られる。

【０１３１】第２電流スイッチセルアレイ２７に対応す
るデコーダ回路２２、２４およびラッチ回路２３、２５
は、図１６に示すようなアドレス信号を発生する。

【０１３２】図１６（Ａ）は、入力信号の２つのビット
Ａ₂ 、Ａ₃ の状態に応じたＸアドレス信号Ｘ₂ 〜Ｘ₅ の
状態を示す。また、図１６（Ｂ）は他の２つの入力ビッ
トＡ ₄ 、Ａ₅ の状態に対応するＹアドレス信号Ｙ_a2、Ｙ
_b2〜Ｙ_a5、Ｙ_b5の状態を示す。このようなアドレス信号
により、図１４に示す第２電流スイッチセルアレイ２７
は、その構成各セルの電流を制御し、出力電圧を与え
る。

【０１３３】本構成によれば、電流スイッチセルアレイ
を構成するチップ面積を大幅に減少させることができ
る。６ビットＤＡ変換器を均等な電流スイッチセルを用
いて構成する場合、電流スイッチセルアレイは８×８構
成となる。

【０１３４】本構成のように、６ビットＤＡ変換器を２
ビットと４ビットの部分に分け、電流値の異なる電流ス
イッチセルで構成する場合、電流スイッチセルアレイは
２×２構成と４×４構成で足りる。

【０１３５】この場合、４×４構成の電流スイッチセル
アレイの電流源トランジスタは２×２構成の電流スイッ
チセルアレイの電流源トランジスタよりも大きな素子と
する必要があるが、これはエミッタサイズ（面積）の調
整等によって行える。一方、セル数は８×８構成の６４
個に対し、２０個で足りる。

【０１３６】さらに、第２電流スイッチセルアレイ２７
の１つの電流スイッチセルがオンした状態は、第１電流
スイッチセルアレイの４つの電流スイッチセルがオンし
た状態と同一であり、第２電流スイッチセルアレイのセ
ル数をさらに１減じることができる。

【０１３７】図１７は、６ビットＤＡ変換器のデジタル
入力に対するアナログ出力の変化を示す。図中、破線で
示した区分は第１電流スイッチセルアレイによる変化の
１サイクルを示す。

【０１３８】図１８は、新たな回路形式を有するセルア
レイマトリクス方式８ビットＤＡ変換器の回路構成を示
す。入力信号のビット数が多くなると、入力信号の各ビ
ット間にタイミングずれが生じる可能性が増加する。こ
のような入力信号のビット間タイミングずれによって誤
動作が生じることを入力信号用のラッチ回路３２、３５
を用いて防止する。

【０１３９】２入力電流スイッチセルアレイ３１は、１
６×１６のセル構成を有する。８ビット入力信号のう
ち、４ビットＡ₀ 〜Ａ₃ は、ラッチ回路３２に供給さ
れ、残り４ビットＡ₄ 〜Ａ₇ は、ラッチ回路３５に供給
される。

【０１４０】これらのラッチ回路３２、３５は全入力信
号を受けた後、各４ビットの入力信号をデコーダ回路３
３、３６に供給し、入力信号をデコードしてＸアドレス
信号およびＹアドレス信号を形成する。これらのアドレ
ス信号は、ラッチ回路３４、３７を介して２入力電流ス
イッチセルアレイ３１に供給される。

【０１４１】２入力電流スイッチセルアレイ３１は、図
２に示す電流スイッチセルを用いて構成するものとす
る。

【０１４２】図１９は、図１８に示すラッチ回路３２、
デコーダ回路３３、ラッチ回路３４の構成をより詳細に
示す。入力信号Ａ₀ 〜Ａ₃ がフリップフロップで構成さ
れるラッチ回路３２に入力し、その出力がオア回路、ア
ンド回路で構成されるデコーダ回路３３によってデコー
ドされ、フリップフロップで構成されるラッチ回路３４
に供給されている。このラッチ回路３４からはＸアドレ
ス信号Ｘ₀ 〜Ｘ₁₅が供給される。

【０１４３】図２０は、図１８に示すラッチ回路３５、
デコーダ回路３６、ラッチ回路３７の構成をより詳細に
示す。

【０１４４】４ビット入力信号Ａ₄ 〜Ａ₇ が、フリップ
フロップで構成されるラッチ回路３５に供給され、ラッ
チ回路３５の出力がオア回路、アンド回路で構成される
デコーダ回路３６に供給されてアドレス信号を形成す
る。これらのアドレス信号は、フリップフロップで構成
されるラッチ回路３７に供給され、定電位信号と共にＹ
アドレス信号Ｙ_a0、Ｙ_b0、…Ｙ_a15 、Ｙ_b15 を形成し、
２入力電流スイッチセルアレイ３１に供給する。

【０１４５】図２１は、図１９に示す回路によって入力
信号Ａ₀ 〜Ａ₄ がどのようにデコードされ、Ｘアドレス
信号が形成されるかを示す。また、図２２、図２３は、
図２０に示す回路によって、入力信号Ａ₄ 〜Ａ₇ がどの
ようにデコードされ、Ｙアドレス信号が形成されるかを
示す。

【０１４６】このようにして、１６×１６構成の２入力
電流スイッチセルアレイ３１を制御するＸアドレス信号
およびＹアドレス信号が得られる。

【０１４７】図２４は、セルアレイマトリクス方式の１
０ビットＤＡ変換器の回路構成を示す。１０ビットのＤ
Ａ変換器を均一な電流スイッチセルを用いて構成する
と、セルアレイは３２×３２構成となる。

【０１４８】セルアレイ構成を簡単化するため、１０ビ
ットを２ビットと８ビットに分割し、電流スイッチセル
アレイの素子数を減少させる。電流スイッチセルアレイ
の分割に関しては、図１４と同様である。各電流スイッ
チセルとしては、図２に示す構成を用いる。

【０１４９】また、入力信号が１０ビットとビット数が
多いため、入力信号間のタイミングずれを防止するた
め、入力信号用のラッチ回路４２、４５を設ける。入力
信号用ラッチ回路を設ける点は、図１８の構成と同様で
ある。

【０１５０】すなわち、入力信号のうち、Ａ₀ 、Ａ₂ 〜
Ａ₅ の５ビットはラッチ回路４２を介してデコーダ回路
４３に送られ、Ｘアドレス信号を形成する。これらＸア
ドレス信号はラッチ回路４４を介して電流スイッチセル
アレイ４１に供給される。

【０１５１】また、Ａ₁ 、Ａ₆ 〜Ａ₉ の５ビットは、ラ
ッチ回路４５を介してデコーダ回路４６に供給され、デ
コードされてＹアドレス信号を形成する。Ｙアドレス信
号は、ラッチ回路４７を介し、電流スイッチセルアレイ
４１にＹアドレス信号として供給される。

【０１５２】電流スイッチセルアレイ４１は、下位２ビ
ットＡ₀ 、Ａ₁ を処理するための第１電流スイッチセル
アレイ４８と、上位８ビットを処理するための第２電流
スイッチセルアレイ４９とを含む。

【０１５３】なお、第１電流スイッチセルアレイ４８は
２×２構成であり、第２電流スイッチセルアレイ４９は
１６×１６構成であるが、第２電流スイッチセルアレイ
のうち、１セルは図示のように省略することができる。
これは、第１電流スイッチセルアレイの４つの電流スイ
ッチセルが第２電流スイッチセルアレイの１つの電流ス
イッチセルに対応するからである。

【０１５４】図示の構成においては、第２電流スイッチ
セルアレイ４９は２５５セルによって構成されている。
各電流スイッチセルの電流の和が負荷抵抗Ｒ_L を流れ、
出力端子Ｖ_out に出力電圧を発生する点は他の構成と同
様である。

【０１５５】図２５は、図２４に示す回路のうち、第１
電流スイッチセルアレイ４８に関連する部分のみを抽出
して示す。

【０１５６】入力信号Ａ₀ は、ラッチ回路４２に供給さ
れ、他の入力信号とタイミングを合わせてデコーダ回路
４３にその出力を与える。デコーダ回路４３は、Ｘアド
レス信号を発生し、ラッチ回路４４に供給する。ラッチ
回路４４は他のアドレス信号とタイミングを合わせてＸ
アドレス信号を第１電流スイッチセルアレイ４８に供給
する。

【０１５７】同様、入力信号Ａ₁ は、ラッチ回路４５に
供給され、他の入力信号とタイミングを合わせてデコー
ダ回路４６に供給される。デコーダ回路４６は、入力信
号をデコードしてＹアドレス信号を発生させ、ラッチ回
路４７に供給する。ラッチ回路４７は、他のアドレス信
号とタイミングを合わせてＹアドレス信号を第１電流ス
イッチセルアレイ４８に供給する。

【０１５８】図２６は、入力信号からＸアドレス信号を
形成する回路の主要部を示す。なお、図２５に示した部
分は図示を省略している。

【０１５９】４ビットの入力信号Ａ₂ 〜Ａ₅ は、フリッ
プフロップで構成された入力信号用ラッチ回路４２に供
給される。入力信号用ラッチ回路４２は、クロック信号
ＣＫによりタイミングを合わせて入力信号Ａ₂〜Ａ₅ を
デコーダ回路４３に供給する。

【０１６０】デコーダ回路４３は、インバータ、ナンド
回路等によって構成され、４ビット入力信号Ａ₂ 〜Ａ₅
からＸアドレス信号Ｘ₀ 〜Ｘ₁₄を形成する。これらＸア
ドレス信号は、フリップフロップで構成されたラッチ回
路４４に供給され、クロック信号ＣＫによりタイミング
を合わせて第２電流スイッチセルアレイ４９に供給され
る。

【０１６１】図２７は、図２４に示す回路のうち、ラッ
チ回路４５、デコーダ回路４６、ラッチ回路４７の主要
部を示す。なお、図２５に示した回路部分は図示を省略
している。

【０１６２】４ビット入力信号Ａ₆ 〜Ａ₉ は、フリップ
フロップで構成された入力信号用ラッチ回路４５に供給
され、クロック信号によりタイミングを合わせてデコー
ダ回路４６に供給される。デコーダ回路４６はインバー
タ、アンド回路等によって構成され、入力信号Ａ₆ 〜Ａ
₉ からＹアドレス信号Ｙ₀ 〜Ｙ₁₄を形成する。

【０１６３】これらＹアドレス信号は、フリップフロッ
プで構成されるラッチ回路４７に供給され、クロック信
号によりタイミングを合わせて第２電流スイッチセルア
レイ４９にＹアドレス信号Ｙ_a0、Ｙ_b0、…Ｙ_a15 、Ｙ
_b15 を供給する。

【０１６４】図２８、図２９は、図２６に示す回路によ
って入力信号Ａ₂ 〜Ａ₅ がどのようにデコードされ、Ｘ
アドレス信号Ｘ₀ 〜Ｘ₁₅が形成されるかを示す表であ
る。

【０１６５】図３０、図３１は、図２７に示す回路によ
って入力信号Ａ₆ 〜Ａ₉ がどのようにデコードされ、Ｙ
アドレス信号が形成されるかを示す表である。

【０１６６】このように形成されたＸアドレス信号、Ｙ
アドレス信号によって、図２４に示す電流スイッチセル
アレイが制御される。

【０１６７】たとえば、入力信号が１００ＭＨｚ以上で
あるような場合、入力信号のタイミングのばらつきによ
る誤動作が問題になるが、入力信号用ラッチ回路４２、
４５を設けたことにより、このような誤動作を防止する
ことができる。

【０１６８】図３２は、多ビット用簡略型ＤＡ変換器の
構成を概略的に示す。入力信号のビット数が増加する
と、図１４、図２４に示すような電流スイッチセルアレ
イを分割した構成によっても電流スイッチセルの素子数
は増大する。

【０１６９】本構成は、さらに電流スイッチセルの素子
数を減少させるのに有効な構成を示す。

【０１７０】多ビット入力信号は、所定ビット数の２組
の入力信号に分離され、それぞれラッチ回路５２、５５
に供給される。ラッチ回路５２、５５は入力信号をデコ
ーダ回路５３、５６に供給し、デコードされたアドレス
信号をラッチ回路５４、５７に供給する。

【０１７１】この際、ラッチ回路５４、５７は、所定ビ
ット数の下位ビットを上位ビットとは分離して重み付き
電流源５９に供給する。２入力電流スイッチセルアレイ
５８は、所定ビット数の入力信号に対応するＸアドレス
信号、Ｙアドレス信号を受け、前述の構成と同様、入力
信号に対応した電流を供給する。

【０１７２】ここで、２入力電流スイッチセルアレイ５
８の１つの電流スイッチセルが供給する電流をｉとす
る。

【０１７３】重み付き電流源５９は、複数の下位ビット
に対応する電流を分担するもので、たとえば電流スイッ
チセルアレイ５８の電流スイッチセルが供給する電流ｉ
の１／２、１／４、１／８を単位とする電流を選択的に
供給する。すなわち、重み付き電流源５９は、入力信号
のうち下位３ビット分を３つの電流源によって表現す
る。このように、２進数に合わせて、２進的に変化する
電流源を設けると、ビット数と１：１に対応した電流源
により必要な電流を供給できる。

【０１７４】このように、重み付き電流源によって電流
スイッチセルアレイの単位電流の（１／２）ⁿ の電流を
供給することにより、電流スイッチセルアレイのセル数
を制限し、かつ多ビットの入力信号をＤＡ変換すること
が可能となる。重み付き電流源５９が３種類の電流源を
備える場合を図示したが、重み付き電流源の数は３に限
らない。

【０１７５】なお、このように重み付き電流源または分
割電流スイッチセルアレイを用いる場合は、各電流値を
正確に供給できるよう、構成素子の相対的寸法等を高精
度に制御することが好ましい。

【０１７６】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。たとえば、
種々の変更、改良、組み合わせ等が可能なことは当業者
に自明であろう。

【０１７７】

【発明の効果】以上説明したように、本発明によれば、
２入力電流スイッチセルを用いることにより、電流スイ
ッチセルアレイの構成を簡単化することができる。

【０１７８】電流スイッチセルにおける論理回路を１段
構成とすることにより、論理動作に必要な時間を短縮す
ることができる。

【０１７９】簡略化された構成で高精度、高動作速度の
ＤＡ変換器を提供することができる。

【図面の簡単な説明】

【図１】２入力電流スイッチセルを示す。図１（Ａ）は
基本構成を示し、図１（Ｂ）はその一形態を示す。

【図２】ＣＭＯＳ２入力電流スイッチセルを示す。図２
（Ａ）は構成を示す回路図、図２（Ｂ）はオン／オフ真
理値表である。

【図３】４ビットＤＡ変換器の構成を示す回路図であ
る。

【図４】図３の回路におけるデコーダ回路の構成を示す
回路図である。

【図５】図３の回路におけるラッチ回路の構成を示す回
路図である。

【図６】図３の回路における電流スイッチセルアレイの
構成を示す概略図である。

【図７】図４、図５の構成によって形成されるＸアドレ
ス信号、Ｙアドレス信号の態様を示す表である。

【図８】図３に示す４ビットＤＡ変換器の入出力特性を
示すグラフである。

【図９】ＰＭＯＳ電流スイッチセルを示す。図９（Ａ）
は構成を示す回路図、図９（Ｂ）はオン／オフ真理値表
である。

【図１０】ＢＩＣＭＯＳ電流スイッチセルを示す。図１
０（Ａ）はセル構造を示す回路図、図１０（Ｂ）はオン
／オフ真理値表である。

【図１１】バイポーラ型電流スイッチセルを示す。図１
１（Ａ）は構成を示す回路図、図１１（Ｂ）はオン／オ
フ真理値表である。

【図１２】図３の回路構成において、図１１に示す電流
スイッチセルを用いた場合のデコーダ回路とラッチ回路
の構成を示す回路図である。

【図１３】図１２に示すデコーダ回路とラッチ回路を用
いた場合に入力信号に対応して得られるアドレス信号を
示す表である。

【図１４】分割電流スイッチセルアレイを用いたＤＡ変
換器の回路図である。

【図１５】図１４の回路における第１電流スイッチセル
アレイ２６を説明する図である。図１５（Ａ）は第１電
流スイッチセルアレイの回路構成を示す回路図、図１５
（Ｂ）は入力信号に対応するアドレス信号を示す表、図
１５（Ｃ）は入力信号による出力信号の変化を示すグラ
フである。

【図１６】図１４の回路における第２電流スイッチセル
アレイ２７に対応するアドレス信号を示す表である。

【図１７】図１４に示すＤＡ変換器の入出力特性を示す
グラフである。

【図１８】８ビットＤＡ変換器の構成を示す回路図であ
る。

【図１９】図１８のラッチ回路３２、デコーダ回路３
３、ラッチ回路３４の詳細を示す回路図である。

【図２０】図１８の回路において、ラッチ回路３５、デ
コーダ回路３６、ラッチ回路３７の詳細を示す回路図で
ある。

【図２１】図１９に示す回路によって入力信号Ａ₀ 〜Ａ
₄ がＸアドレス信号にデコーダされる態様を示す表であ
る。

【図２２】図２０に示す回路によって、入力信号Ａ₄ 〜
Ａ₇ がＹアドレス信号にデコーダされる態様を示す表で
ある。

【図２３】図２０に示す回路によって、入力信号Ａ₄ 〜
Ａ₇ がＹアドレス信号にデコーダされる態様を示す表で
ある。

【図２４】１０ビットＤＡ変換器の構成を示す回路図で
ある。

【図２５】図２４の回路における第１電流スイッチセル
アレイ４８に関連した部分を示す回路図である。

【図２６】図２４の回路において、第２電流スイッチセ
ルアレイ４９に関連するラッチ回路４２、デコーダ回路
４３、ラッチ回路４４の詳細を示す回路図である。

【図２７】図２４の回路において、第２電流スイッチセ
ルアレイ４９に関連するラッチ回路４５、デコーダ回路
４６、ラッチ回路４７の詳細を示す回路図である。

【図２８】図２６の回路において、入力信号Ａ₂ 〜Ａ₅
によってＸアドレス信号が形成される態様を示す表であ
る。

【図２９】図２６の回路において、入力信号Ａ₂ 〜Ａ₅
によってＸアドレス信号が形成される態様を示す表であ
る。

【図３０】図２７に示す回路において、入力信号Ａ₆ 〜
Ａ₉ によってＹアドレス信号が形成される態様を示す表
である。

【図３１】図２７に示す回路において、入力信号Ａ₆ 〜
Ａ₉ によってＹアドレス信号が形成される態様を示す表
である。

【図３２】多ビット用簡略型ＤＡ変換器の構成を示す回
路図である。

【図３３】従来の技術による電流スイッチセルを示す回
路図である。

【符号の説明】

１ 電流スイッチ ２ 電流源 ３ １段論理回路 ５ 電流スイッチセル １１ ２入力電流スイッチセルアレイ １２ デコーダ回路 １３ ラッチ回路 １４ デコーダ回路 １５ ラッチ回路 ２１ 電流スイッチセルアレイ ２２ デコーダ回路 ２３ ラッチ回路 ２４ デコーダ回路 ２５ ラッチ回路 ２６ 第１電流スイッチセルアレイ ２７ 第２電流スイッチセルアレイ ３１ ２入力電流スイッチセルアレイ ３２ ラッチ回路 ３３ デコーダ回路 ３４ ラッチ回路 ３５ ラッチ回路 ３６ デコーダ回路 ３７ ラッチ回路 ４１ 電流スイッチセルアレイ ４２ ラッチ回路 ４３ デコーダ回路 ４４ ラッチ回路 ４５ ラッチ回路 ４６ デコーダ回路 ４７ ラッチ回路 ４８ 第１電流スイッチセルアレイ ４９ 第２電流スイッチセルアレイ ５１ 電流スイッチ手段 ５２ ラッチ回路 ５３ デコーダ回路 ５４ ラッチ回路 ５５ ラッチ回路 ５６ デコーダ回路 ５７ ラッチ回路 ５８ ２入力電流スイッチセルアレイ ５９ 重み付き電流源

Claims (10)

【特許請求の範囲】
1. 【請求項１】 ＤＡ変換器用の電流スイッチセルであっ
   て、 １つの電流源と、 前記電流源に直列に接続され、制御端子に基準電圧を受
   ける第１能動素子と、 前記電流源に直列に、かつ前記第１能動素子と並列に接
   続され、それぞれの制御端子にそれぞれの入力信号を受
   ける第２能動素子と第３能動素子と、 アドレス信号を受け、前記第２能動素子と第３能動素子
   を制御する制御信号を形成する論理回路とを含み、前記
   第２能動素子ないし第３能動素子が導通すると前記第１
   能動素子に実質的な電流は流れない電流スイッチセル。
2. 【請求項２】 前記論理回路は論理段数が１段である請
   求項１記載の電流スイッチセル。
3. 【請求項３】 前記論理回路は、１つのＸアドレス信号
   と２つのＹアドレス信号を受け、１つのＹアドレス信号
   とＸアドレス信号から前記第２能動素子を駆動する１段
   論理の部分と、他のＹアドレス信号から前記第３能動素
   子を駆動する部分を含む請求項１または２記載の電流ス
   イッチセル。
4. 【請求項４】 前記電流源、第１能動素子、第２能動素
   子、第３能動素子、論理回路がＭＯＳトランジスタで形
   成されている請求項１〜３のいずれかに記載の電流スイ
   ッチセル。
5. 【請求項５】 少なくとも前記電流源、第１能動素子第
   ２能動素子、第３能動素子がバイポーラ接合トランジス
   タで形成され、前記論理回路がＭＯＳトランジスタで形
   成されている請求項１〜３のいずれかに記載の電流スイ
   ッチセル。
6. 【請求項６】 前記電流源、第１能動素子、第２能動素
   子、第３能動素子、論理回路がバイポーラ接合トランジ
   スタで形成されている請求項１〜３のいずれかに記載の
   電流スイッチセル。
7. 【請求項７】 入力デジタル信号をデコードしてアドレ
   ス信号を形成するデコーダ回路と、 前記アドレス信号をラッチするラッチ回路と、 ラッチ回路から供給されるアドレス信号に基づき、入力
   デジタル信号に対応した量の電流を供給する電流スイッ
   チセルアレイであって、請求項１〜６のいずれかに記載
   の電流スイッチセルを複数個含む電流スイッチセルアレ
   イとを含むＤＡ変換器。
8. 【請求項８】 前記デコーダ回路と前記ラッチ回路はＣ
   ＭＯＳ回路で構成された請求項７記載のＤＡ変換器。
9. 【請求項９】 前記電流スイッチセルアレイが第１の電
   流スイッチセルアレイと第２の電流スイッチセルアレイ
   を含み、第１の電流スイッチセルアレイの１つの電流ス
   イッチセルが流す電流は第２の電流スイッチセルアレイ
   の１つの電流スイッチセルが流す電流の２ⁿ 倍（ｎは整
   数）である請求項７または８記載のＤＡ変換器。
10. 【請求項１０】 前記電流スイッチセルアレイが、均一
    な電流スイッチセルで構成された主電流スイッチセルア
    レイと、前記均一な電流スイッチセルを流れる電流の１
    ／２、１／４の電流を流す電流スイッチセルを含む請求
    項７または８記載のＤＡ変換器。