JPH0374924A - 電流スイッチ回路 - Google Patents
電流スイッチ回路Info
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- JPH0374924A JPH0374924A JP21112489A JP21112489A JPH0374924A JP H0374924 A JPH0374924 A JP H0374924A JP 21112489 A JP21112489 A JP 21112489A JP 21112489 A JP21112489 A JP 21112489A JP H0374924 A JPH0374924 A JP H0374924A
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- 230000003247 decreasing effect Effects 0.000 abstract description 2
- 239000002131 composite material Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000014509 gene expression Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 239000011159 matrix material Substances 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
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- Analogue/Digital Conversion (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、マトリクスセル方式のディジタル／アナログ
変換器に使用される電流スイッチ回路に関する。
変換器に使用される電流スイッチ回路に関する。
［従来の技術］
近年、ＨＤＴＶ及びＩＤＴＶといった新しい映像メディ
アの登場に伴って、映像機器の高画質化が進められてい
る。映像機器の高画質化において欠かせないのが、ビデ
オ信号のディジタル処理技術であるが、現在のところデ
ィジタル映像機器の価格は非常に高く、これが市場拡大
の阻害要因となっている。
アの登場に伴って、映像機器の高画質化が進められてい
る。映像機器の高画質化において欠かせないのが、ビデ
オ信号のディジタル処理技術であるが、現在のところデ
ィジタル映像機器の価格は非常に高く、これが市場拡大
の阻害要因となっている。
高価格化の大きな要因の一つとしては、ビデオ信号をＡ
／Ｄコンバータでディジタル信号に変換し、変換された
ディジタル信号をメモリに記憶し、貯えられたディジタ
ル信号を適宜読み出して演算処理プロセッサによる処理
を行い、更に処理されたディジタル信号をＤ／Ａコンバ
ータにて再びビデオ信号に変換するという大がかりな映
像信号処理回路の存在が、１チツプ化を困難にしている
ということがあげられる。とりわけ、小面積で高速及び
高精度なモノリシックビデオＤ／Ａコンバータの実現は
、この種の機器の低価格化を図るうえで重要である。
／Ｄコンバータでディジタル信号に変換し、変換された
ディジタル信号をメモリに記憶し、貯えられたディジタ
ル信号を適宜読み出して演算処理プロセッサによる処理
を行い、更に処理されたディジタル信号をＤ／Ａコンバ
ータにて再びビデオ信号に変換するという大がかりな映
像信号処理回路の存在が、１チツプ化を困難にしている
ということがあげられる。とりわけ、小面積で高速及び
高精度なモノリシックビデオＤ／Ａコンバータの実現は
、この種の機器の低価格化を図るうえで重要である。
従来、この種の機器に使用されるマトリクスセル方式の
Ｄ／Ａコンバータとしては、例えば特開昭５６−１５３
８３２号に開示されたものが知られている。
Ｄ／Ａコンバータとしては、例えば特開昭５６−１５３
８３２号に開示されたものが知られている。
このＤ／Ａコンバータは、行列状に配置された電流スイ
ッチセルを行方向及び列方向からのエンコード信号によ
り制御し、総和電流をディジタル値に応シてコントロー
ルするものである。従って、電流スイッチ姻ルのスイッ
チングスピード及び出力インピーダンス等の特性は、Ｄ
／Ａコンバータの性能を太き（左右する。また、例えば
８ビツトＤ／Ａコンバータを全て等しい重み付けの電流
スイッチセルで構成した場合、２５５個もの電流スイッ
チセルが必要であり、そのセルサイズがＤ／Ａコンバー
タ全体のサイズに与える影響は大きい。
ッチセルを行方向及び列方向からのエンコード信号によ
り制御し、総和電流をディジタル値に応シてコントロー
ルするものである。従って、電流スイッチ姻ルのスイッ
チングスピード及び出力インピーダンス等の特性は、Ｄ
／Ａコンバータの性能を太き（左右する。また、例えば
８ビツトＤ／Ａコンバータを全て等しい重み付けの電流
スイッチセルで構成した場合、２５５個もの電流スイッ
チセルが必要であり、そのセルサイズがＤ／Ａコンバー
タ全体のサイズに与える影響は大きい。
第２図は、従来の電流スイッチ回路の回路図である。ソ
ースが共通接続された電流スイッチ用ＦＥＴ（電界効果
トランジスタ）Ｑ、、Ｑ２は、ドレインが夫々電流出力
端子１．２に接続されたらのとなっている。Ｆ Ｅ Ｔ
Ｑ １のゲートにはバイアス端子３からのバイアス電
圧が与えられており、ＦＥＴＱ２のゲートには２人力Ａ
ＮＤゲート７乙３人力ＮＯＲゲート８との複合ゲート回
路框の出力が１５．えられている。複合ゲート回路はの
３つの入力端はスイッチコントロール入力端子９．１０
゜１１に接続されている。また、電流スイッチ用ＦＥＴ
ＱＩ 、Ｑ２の共通接続されたソースと電源端子５との
間には、ゲートがバイアス端子６に接続された電流源用
ＦＥＴＱ３が接続きれている。
ースが共通接続された電流スイッチ用ＦＥＴ（電界効果
トランジスタ）Ｑ、、Ｑ２は、ドレインが夫々電流出力
端子１．２に接続されたらのとなっている。Ｆ Ｅ Ｔ
Ｑ １のゲートにはバイアス端子３からのバイアス電
圧が与えられており、ＦＥＴＱ２のゲートには２人力Ａ
ＮＤゲート７乙３人力ＮＯＲゲート８との複合ゲート回
路框の出力が１５．えられている。複合ゲート回路はの
３つの入力端はスイッチコントロール入力端子９．１０
゜１１に接続されている。また、電流スイッチ用ＦＥＴ
ＱＩ 、Ｑ２の共通接続されたソースと電源端子５との
間には、ゲートがバイアス端子６に接続された電流源用
ＦＥＴＱ３が接続きれている。
いま、電源端子５の電位レベルを“Ｌ”、その反対のレ
ベルを“■”とすると、スイッチコントロール入力端子
９，１０．１１に夫々“ｈ”Ｈ”Ｈ”が入力されると、
複合ゲート回路４のｌＪｊ力は１４１．”になるので、
ＦＥＴＱ２はカットオフし、電流Ｌｂ力端子１を介して
出力電流が流れる。
ベルを“■”とすると、スイッチコントロール入力端子
９，１０．１１に夫々“ｈ”Ｈ”Ｈ”が入力されると、
複合ゲート回路４のｌＪｊ力は１４１．”になるので、
ＦＥＴＱ２はカットオフし、電流Ｌｂ力端子１を介して
出力電流が流れる。
また、スイッチコントロール入力端子９．１０゜１１に
夫々“Ｌ” ”Ｈ″ “Ｌ”が入力されると、複
合ゲート回路４の出力は“Ｈ″になるので、ＦＥＴＱ２
はオンし、電流出力端子２を介して出力電流が流れる。
夫々“Ｌ” ”Ｈ″ “Ｌ”が入力されると、複
合ゲート回路４の出力は“Ｈ″になるので、ＦＥＴＱ２
はオンし、電流出力端子２を介して出力電流が流れる。
この回路によれば、ＦＥＴＱ２のソースとゲートとの間
に、３人力ＮＯＲゲート８を介して負帰還がかかってい
るので、その帰還凰に相当する分だけ電流出力端子２に
おける出力インピーダンスが改善され、出力インピーダ
ンスを大きくすることができるという利点がある。
に、３人力ＮＯＲゲート８を介して負帰還がかかってい
るので、その帰還凰に相当する分だけ電流出力端子２に
おける出力インピーダンスが改善され、出力インピーダ
ンスを大きくすることができるという利点がある。
一方、第３図は、従来の他の電流スイッチ回路を示す図
である。なお、この図において第２図と同一部分には同
一符号を付し、重複する部分の説明は省略する。
である。なお、この図において第２図と同一部分には同
一符号を付し、重複する部分の説明は省略する。
この回路では、電流出力端子１と電流源用ＦＥＴＱ３の
ドレインとの間に、電流スイッチ用ＦＥＴＱ１１．ＱＩ
２の直列回路と、電流スイッチ用ＦＥＴＱ１．ｉとを並
列に接続することによって、複合ゲート回路４と等碩の
論理を実現しており、これらＦＥＴＱ、Ｉ Ｑ１２．Ｑ
１３の各ゲートは夫々コントロール入力端子９．１０．
１１に接続されている。
ドレインとの間に、電流スイッチ用ＦＥＴＱ１１．ＱＩ
２の直列回路と、電流スイッチ用ＦＥＴＱ１．ｉとを並
列に接続することによって、複合ゲート回路４と等碩の
論理を実現しており、これらＦＥＴＱ、Ｉ Ｑ１２．Ｑ
１３の各ゲートは夫々コントロール入力端子９．１０．
１１に接続されている。
また、電流スイッチ用ＦＥＴＱ２のゲートはバイアス端
子１２に接続されている。
子１２に接続されている。
この回路では、第２図の回路のように大きな出力インピ
ーダンスを得ることができないものの、回路規模を小さ
くすることができる。
ーダンスを得ることができないものの、回路規模を小さ
くすることができる。
［発明が解決しようとする課題］
しかしながら、第２図の回路では、出力インピーダンス
を大きくすることができるという利点があるものの、ス
イッチコントロール信号をいくつかの論理ゲートを通し
て電流スイッチ用ＦＥＴＱ２のゲートに伝えるようにし
ているため、スイッチ動作が遅く、且つその論理ゲート
部の素子数分だけ電流スイッチ回路のセルサイズが太き
く ？ｊるという欠点がある。
を大きくすることができるという利点があるものの、ス
イッチコントロール信号をいくつかの論理ゲートを通し
て電流スイッチ用ＦＥＴＱ２のゲートに伝えるようにし
ているため、スイッチ動作が遅く、且つその論理ゲート
部の素子数分だけ電流スイッチ回路のセルサイズが太き
く ？ｊるという欠点がある。
また、第３図の回路では、高速スイッチングが可能であ
るが、大きな出力インピーダンスが得られないという欠
点がある。
るが、大きな出力インピーダンスが得られないという欠
点がある。
本発明はかかる問題点に鑑みてなされたものであって、
出力インピーダンスが大きく、高速動作が可能で、しか
も回路サイズの小型化を図ることができる電流スイッチ
回路を提供することを目的とする。
出力インピーダンスが大きく、高速動作が可能で、しか
も回路サイズの小型化を図ることができる電流スイッチ
回路を提供することを目的とする。
［課題を解決するための手段］
本発明に係る電流スイッチ回路は、ソースが電源端子に
接続されゲートがバイアスされた電流源用電界効果トラ
ンジスタと、第１の電流出力端子と前記電流源用電界効
果トランジスタのドレインとの間に接続され夫々のゲー
トにスイッチコントロール信号を入力する複数の第１の
電流スイッチ用電界効果トランジスタと、第２の電流出
力端子と前記電流源用電界効果トランジスタのドレイン
との間に接続された第２の電流スイッチ用電界効果トラ
ンジスタと、入力端が前記電流源用電界効果トランジス
タのドレインに接続され出力端が前記第２の電流スイッ
チ用電界効果トランジスタのゲートに接続された反転増
幅回路とを有することを特徴とする。
接続されゲートがバイアスされた電流源用電界効果トラ
ンジスタと、第１の電流出力端子と前記電流源用電界効
果トランジスタのドレインとの間に接続され夫々のゲー
トにスイッチコントロール信号を入力する複数の第１の
電流スイッチ用電界効果トランジスタと、第２の電流出
力端子と前記電流源用電界効果トランジスタのドレイン
との間に接続された第２の電流スイッチ用電界効果トラ
ンジスタと、入力端が前記電流源用電界効果トランジス
タのドレインに接続され出力端が前記第２の電流スイッ
チ用電界効果トランジスタのゲートに接続された反転増
幅回路とを有することを特徴とする。
［作用］
本発明によれば、第２の電流スイッチ用電界効果トラン
ジスタのソースとゲートとの間の負帰還経路に反転増幅
回路を接続したので、第２の電流出力端子から見た出力
インピーダンスを、反転増幅回路の電圧利得の分だけ高
めることができる。
ジスタのソースとゲートとの間の負帰還経路に反転増幅
回路を接続したので、第２の電流出力端子から見た出力
インピーダンスを、反転増幅回路の電圧利得の分だけ高
めることができる。
また、この発明によれば、第１の電流出力端子と電流源
用電界効果トランジスタのドレインとの間に接続された
、複数の第１の電流スイッチ用電界効果トランジスタに
てスイッチコントロール信号を直接受けるようにしてい
るので、高速動作が可戦、で、しかも回路サイズの小型
化を図ることができる。
用電界効果トランジスタのドレインとの間に接続された
、複数の第１の電流スイッチ用電界効果トランジスタに
てスイッチコントロール信号を直接受けるようにしてい
るので、高速動作が可戦、で、しかも回路サイズの小型
化を図ることができる。
［実施例コ
以下、添付の図面に基づいて本発明の詳細な説明する。
第１図は本発明の実施例に係る電流スイッチ回路の構成
を示す回路図である。なお、第１図において、第３図と
同一部分には同一符号を付し、重複する部分の説明は省
略する。
を示す回路図である。なお、第１図において、第３図と
同一部分には同一符号を付し、重複する部分の説明は省
略する。
この回路が第３図に示した従来の回路と異なる点は、電
流スイッチ用Ｆ Ｅ Ｔ Ｑ ２のソートとゲートとの
間に、ソース側を入力端、ゲート側を出力端としてイン
バータ１３が介挿されている点である。
流スイッチ用Ｆ Ｅ Ｔ Ｑ ２のソートとゲートとの
間に、ソース側を入力端、ゲート側を出力端としてイン
バータ１３が介挿されている点である。
インバータ１３は、出力電流が電流出力端子２から得ら
れる状態にあるとき、つまり電流スイッチ用Ｆ Ｅ Ｔ
Ｑ １を及びＱ＋□又はＱ１３がカットオフするよう
なエンコード信号（スイッチコントロール信号）がスイ
ッチコントロール入力端子９〜１０に与えられていると
き、電圧利得（−Ａ）倍が得られる動作点にあって、電
流出力端子２からみた出力インピーダンスを高めるよう
に機能している。
れる状態にあるとき、つまり電流スイッチ用Ｆ Ｅ Ｔ
Ｑ １を及びＱ＋□又はＱ１３がカットオフするよう
なエンコード信号（スイッチコントロール信号）がスイ
ッチコントロール入力端子９〜１０に与えられていると
き、電圧利得（−Ａ）倍が得られる動作点にあって、電
流出力端子２からみた出力インピーダンスを高めるよう
に機能している。
また、出力電流が電流出力端子１から得られる状態にあ
るとき、つまり電流スイッチ用ＦＥＴＱ１１及びＱ１２
又はＱ １Ｇが飽和領域にあるようなエンフード信号が
スイッチコントロール入力端子９〜１０に与えられてい
るとき、電流スイッチ用ＦＥＴＱ２のソース電位が変化
し、インバータ１３の伝達特性に従って、ＦＥＴＱ２の
ゲート・ソース間電圧が下がる方向に変化する。それ故
、ＦＥＴ Ｑ ２はカットオフし、出力電流は電流出力
端子１に表れる。
るとき、つまり電流スイッチ用ＦＥＴＱ１１及びＱ１２
又はＱ １Ｇが飽和領域にあるようなエンフード信号が
スイッチコントロール入力端子９〜１０に与えられてい
るとき、電流スイッチ用ＦＥＴＱ２のソース電位が変化
し、インバータ１３の伝達特性に従って、ＦＥＴＱ２の
ゲート・ソース間電圧が下がる方向に変化する。それ故
、ＦＥＴ Ｑ ２はカットオフし、出力電流は電流出力
端子１に表れる。
この回路は、第２の回路と比較して、次のような利点を
有している。
有している。
第１に、本実施例の回路においては、第２図における複
合ゲート回路４に相当する回路がないので、素子数が少
ない。例えば、第２図における複合ゲート回路４を相補
形ＭＯＳ）ランジスタで構成した場合、６素子が必要で
あるが、本実施例の回路においては、その代わりにイン
バータ１３の２素子と電流スイッチ用の２素子が増えて
いるだけであるので、全体として２素子分少なくするこ
とができる。
合ゲート回路４に相当する回路がないので、素子数が少
ない。例えば、第２図における複合ゲート回路４を相補
形ＭＯＳ）ランジスタで構成した場合、６素子が必要で
あるが、本実施例の回路においては、その代わりにイン
バータ１３の２素子と電流スイッチ用の２素子が増えて
いるだけであるので、全体として２素子分少なくするこ
とができる。
第２図に、本実施例の回路はスイッチインダスピードが
速いという利点がある。つまり、行方向又は列方向のエ
ンコーダからの信号を論理回路を通さず、直接電流スイ
ッチ用Ｆ Ｅ Ｔ Ｑ ｔｔ、Ｑ １２−Ｑ１３で受け
ているため、論理回路の遅延がない分だけ動作速度を高
めることができる。
速いという利点がある。つまり、行方向又は列方向のエ
ンコーダからの信号を論理回路を通さず、直接電流スイ
ッチ用Ｆ Ｅ Ｔ Ｑ ｔｔ、Ｑ １２−Ｑ１３で受け
ているため、論理回路の遅延がない分だけ動作速度を高
めることができる。
また、本実施例の回路は、第３図の回路と比較しても、
次のような利点を有する。
次のような利点を有する。
第１に、本実施例の回路は、高出力インピーダンスであ
る。即ち、第１図においてＦ Ｅ Ｔ Ｑ ２のゲート
Φソース間に（−Ａ）倍の負帰還がかかるので、帰還が
ない場合に比してＡ倍だけ電流出力端子１における出力
インピーダンスが向上する。
る。即ち、第１図においてＦ Ｅ Ｔ Ｑ ２のゲート
Φソース間に（−Ａ）倍の負帰還がかかるので、帰還が
ない場合に比してＡ倍だけ電流出力端子１における出力
インピーダンスが向上する。
通常、相補形ＭＯＳ）ランジスタによるインバータ回路
の電圧利得は−・３０乃〒−４０であるから、この回路
によれば、１桁以上の改曽効果が得られる。
の電圧利得は−・３０乃〒−４０であるから、この回路
によれば、１桁以上の改曽効果が得られる。
第２に、個々のトランジスタのサイズを小さくすること
ができるという利点がある。以Ｆ１この理由を説明する
。
ができるという利点がある。以Ｆ１この理由を説明する
。
第３図において、スイッチコントロール入力端子８乃至
１１には、ＦＥＴＱＩｌ、Ｑ１０がカプトオフするよう
な電圧が印加され、端子ｊ、１．１２には、夫々Ｖ Ｉ
ＩＩ Ｖ １２なる電圧が印加され、更に、ＦＥＴＱ、
３．Ｑ２は同じチャネｒし長及び同じチャネル幅に設定
されたものであるとする。まず、出力電流が端子１に現
れるスイッチ状＠（これを状態Ｉとする）のとき、即ち
、ＦＥＴＱ、、が飽和領域に入るような信’Ｉｆ’Ｖ
ＩＩ（Ｉ ）が端子１１に印加され、ＦＥＴＱ２がカッ
トオフするような信号Ｖ＝２（１）が端子１２に印加さ
れているときのＦＥＴＱ３のドレイン（節点Ａ）の電位
ＶＡ （１）は、下記（」）式により表される。
１１には、ＦＥＴＱＩｌ、Ｑ１０がカプトオフするよう
な電圧が印加され、端子ｊ、１．１２には、夫々Ｖ Ｉ
ＩＩ Ｖ １２なる電圧が印加され、更に、ＦＥＴＱ、
３．Ｑ２は同じチャネｒし長及び同じチャネル幅に設定
されたものであるとする。まず、出力電流が端子１に現
れるスイッチ状＠（これを状態Ｉとする）のとき、即ち
、ＦＥＴＱ、、が飽和領域に入るような信’Ｉｆ’Ｖ
ＩＩ（Ｉ ）が端子１１に印加され、ＦＥＴＱ２がカッ
トオフするような信号Ｖ＝２（１）が端子１２に印加さ
れているときのＦＥＴＱ３のドレイン（節点Ａ）の電位
ＶＡ （１）は、下記（」）式により表される。
ＶＡ （Ｉ ） ：’Ｖ１＋ （Ｉ ） −Ｖｏｓ
・・・（１）ここで、ＶＯ８はＦ Ｅ Ｔ Ｑ ｉ
＝１．Ｑ２に一定電流を流すためのバイアス電圧で一定
の値を持つ。
・・・（１）ここで、ＶＯ８はＦ Ｅ Ｔ Ｑ ｉ
＝１．Ｑ２に一定電流を流すためのバイアス電圧で一定
の値を持つ。
更に、状態Ｉのとき、ＦＥＴＱ２はカットオフしていな
ければならないので、次の関係が心魂である。
ければならないので、次の関係が心魂である。
Ｖ、２（Ｉ）−ＶＡ （Ｉ）＜ＶＴ ・・・（２）
ここで、ＶＴはＦＥＴＱ２．Ｑ１０のスレッシ」ルド電
圧で一定の値を持つ。従って、上記（１）。
ここで、ＶＴはＦＥＴＱ２．Ｑ１０のスレッシ」ルド電
圧で一定の値を持つ。従って、上記（１）。
（２）式より、次の（３）式が得られる。
Ｖｌ２ （Ｉ ） ＝Ｖ＋ｔ （Ｉ ） ＋ＧＯＳ＜Ｖ
Ｔ・・・（３） 一方、出力電流が端子２に出力されるスイッチ状態（こ
れを状態■とする）のとき、即ち、ＦＥＴＱ１３がカッ
トオフするような信号Ｖ、、（ＩＩ）が端子１工に印加
され、ＦＥＴＱ２が飽和領域に入るような信号Ｖｌ２（
ｎ）が端子１２に印加されているときは、次の３つの式
が成り立たなければならない。
Ｔ・・・（３） 一方、出力電流が端子２に出力されるスイッチ状態（こ
れを状態■とする）のとき、即ち、ＦＥＴＱ１３がカッ
トオフするような信号Ｖ、、（ＩＩ）が端子１工に印加
され、ＦＥＴＱ２が飽和領域に入るような信号Ｖｌ２（
ｎ）が端子１２に印加されているときは、次の３つの式
が成り立たなければならない。
ＶＡ （ＩＩ） ＝ＶＩ２ （ＩＩ） Ｖｏｓ
・−（４）Ｖ＋ｉ （ＩＩ）−ＶＡ ＮＩ）＜ＶＴ
−（５）−’−Ｖｒｒ （ＩＩ） Ｖｌ２ （
ＩＩ） ＋ＶＯ８＜ＶＴ・・・ （６） なお、ここでＶＡ （ＴＩ）は状態■での節点Ａの電位
である。
・−（４）Ｖ＋ｉ （ＩＩ）−ＶＡ ＮＩ）＜ＶＴ
−（５）−’−Ｖｒｒ （ＩＩ） Ｖｌ２ （
ＩＩ） ＋ＶＯ８＜ＶＴ・・・ （６） なお、ここでＶＡ （ＴＩ）は状態■での節点Ａの電位
である。
従って、（３）式と（６）式とを満足するには、Ｖｌｌ
（Ｉ）は大きい程、またＶ、（■）は小さい程良いが、
これは電源電圧の範囲に限られる。また、Ｖｌ□（■）
は小さい程良＜、Ｖｌ２ （ＩＩ） ハ大きい程良い。
（Ｉ）は大きい程、またＶ、（■）は小さい程良いが、
これは電源電圧の範囲に限られる。また、Ｖｌ□（■）
は小さい程良＜、Ｖｌ２ （ＩＩ） ハ大きい程良い。
ところが、第３図の回路においては、Ｖｌ２は一定電圧
なので、Ｖ□２（１）及びＶｌ２（ＩＮ）は、両式のバ
ランスを考えて一定電圧に設定するしかない。結局、（
３）、（６）式をある程度のマージンをもって満足させ
るには、ｖａｓを下げるしかなく、出力電流値を保持し
たままそれを行うにはＦＥ Ｔ Ｑ２＝ ０１３のチャ
ネル幅を拡げるしかない。
なので、Ｖ□２（１）及びＶｌ２（ＩＮ）は、両式のバ
ランスを考えて一定電圧に設定するしかない。結局、（
３）、（６）式をある程度のマージンをもって満足させ
るには、ｖａｓを下げるしかなく、出力電流値を保持し
たままそれを行うにはＦＥ Ｔ Ｑ２＝ ０１３のチャ
ネル幅を拡げるしかない。
これに対し、本実施例による第１図の電流スイッチ回路
においては、ＦＥＴＱ２のゲートへの印加電圧をＶｌ３
とすれば、前記（３）、（６）式に相当する条件式は次
のようになる。
においては、ＦＥＴＱ２のゲートへの印加電圧をＶｌ３
とすれば、前記（３）、（６）式に相当する条件式は次
のようになる。
Ｖｌ３ （Ｉ ） −Ｖｌｌ （Ｉ ） ＋ＶＱＳ＜Ｖ
Ｔ（７） Ｖ、（ＩＩ）−ＶｌＧ （ＩＮ） 十Ｖ。８くＶ７・・
・ （８） （７）式は端子１に電流が出力されるスイッチ状態■の
条件式であり、（８）式は端子２に電流が出力されるス
イッチ状７５ ［の条件式である。
Ｔ（７） Ｖ、（ＩＩ）−ＶｌＧ （ＩＮ） 十Ｖ。８くＶ７・・
・ （８） （７）式は端子１に電流が出力されるスイッチ状態■の
条件式であり、（８）式は端子２に電流が出力されるス
イッチ状７５ ［の条件式である。
（７）、（８）式において、Ｖ、、（Ｉ）は大きい程良
＜、Ｖ、ｔ（ｎ）は小さい程良いが、これは電流電圧の
範囲に限られ、（３）、（６）式ど同様である。
＜、Ｖ、ｔ（ｎ）は小さい程良いが、これは電流電圧の
範囲に限られ、（３）、（６）式ど同様である。
これに対し、Ｖｌ３（Ｉ） 、Ｖｌ３（ｎ）は、（３）
（６）式のＶｌ。（Ｉ） 、Ｖ、２（ＴＩ）とは異なり
、一定バイアス電圧ではなく、インバータ１３によって
状態Ｉにおいては小さく、状態Ｈにおいては大きくなる
値である。従って、ｖａｓの設定値を大きくすることが
でき、トランジスタサイズの縮小化を図ることが可能に
なる。
（６）式のＶｌ。（Ｉ） 、Ｖ、２（ＴＩ）とは異なり
、一定バイアス電圧ではなく、インバータ１３によって
状態Ｉにおいては小さく、状態Ｈにおいては大きくなる
値である。従って、ｖａｓの設定値を大きくすることが
でき、トランジスタサイズの縮小化を図ることが可能に
なる。
第１図と第３図の回路において、同じ出力電流を得る場
合、第１図のＦＥＴＱ２ 、Ｑｓｒ、Ｑ１０゜ＱｌＧの
ゲート・ソース間電圧を第３図のＦＥＴＱ ２１ Ｑ
ｒ ｌ＋ Ｑ ｓ。ＩＱ＋３のそれの３／４に設定でき
たとすると、ドレイン電位Ｉ。は概ねチャネル幅とゲー
ト・ソース間電圧の２乗に比例することから、第１図の
Ｆ ＥＴＱ２− Ｑｌｌ、Ｑ１２． ＱＩＯのチャネル
幅は第３図のＦ Ｅ Ｔ Ｑ２ 、 Ｑ ｔｔ−Ｑ １
２゜ＱＩ＋１のそれの９７１６の大きさにすることがで
きる。
合、第１図のＦＥＴＱ２ 、Ｑｓｒ、Ｑ１０゜ＱｌＧの
ゲート・ソース間電圧を第３図のＦＥＴＱ ２１ Ｑ
ｒ ｌ＋ Ｑ ｓ。ＩＱ＋３のそれの３／４に設定でき
たとすると、ドレイン電位Ｉ。は概ねチャネル幅とゲー
ト・ソース間電圧の２乗に比例することから、第１図の
Ｆ ＥＴＱ２− Ｑｌｌ、Ｑ１２． ＱＩＯのチャネル
幅は第３図のＦ Ｅ Ｔ Ｑ２ 、 Ｑ ｔｔ−Ｑ １
２゜ＱＩ＋１のそれの９７１６の大きさにすることがで
きる。
［発明の効果コ
以上説明したように、本発明によれば、第２の電流スイ
ッチ用電界効果トランジスタのソースとゲートとの間の
負帰還経路に反転増幅回路を接続すると共に、複数の第
１の電流スイッチ用電界効果トランジスタにてスイッチ
コントロール信号を直接受けるようにしているので、出
力インピーダンスの改善と高速動作が可能で、しかも回
路サイズの小型化を図ることができる。
ッチ用電界効果トランジスタのソースとゲートとの間の
負帰還経路に反転増幅回路を接続すると共に、複数の第
１の電流スイッチ用電界効果トランジスタにてスイッチ
コントロール信号を直接受けるようにしているので、出
力インピーダンスの改善と高速動作が可能で、しかも回
路サイズの小型化を図ることができる。
よって、本発明による電流スイッチ回路をマトリクスセ
ル方式のＤ／Ａコンバータに適用した場合には、高速且
つ高精度はもとより、小チツプサイズのモノリシックＤ
／ＡコンバータとしてＬＳＩの複合化に大きく貢献する
ことができる。
ル方式のＤ／Ａコンバータに適用した場合には、高速且
つ高精度はもとより、小チツプサイズのモノリシックＤ
／ＡコンバータとしてＬＳＩの複合化に大きく貢献する
ことができる。
第１図は本発明の実施例に係る電流スイッチ回路の回路
図、第２図は従来の電流スイッチ回路の回路図、第３図
は従来の他の電流スイッチ回路の回路図である。
図、第２図は従来の電流スイッチ回路の回路図、第３図
は従来の他の電流スイッチ回路の回路図である。
Claims (1)
- （１）ソースが電源端子に接続されゲートがバイアスさ
れた電流源用電界効果トランジスタと、第１の電流出力
端子と前記電流源用電界効果トランジスタのドレインと
の間に接続され夫々のゲートにスイッチコントロール信
号を入力する複数の第１の電流スイッチ用電界効果トラ
ンジスタと、第２の電流出力端子と前記電流源用電界効
果トランジスタのドレインとの間に接続された第２の電
流スイッチ用電界効果トランジスタと、入力端が前記電
流源用電界効果トランジスタのドレインに接続され出力
端が前記第２の電流スイッチ用電界効果トランジスタの
ゲートに接続された反転増幅回路とを有することを特徴
とする電流スイッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21112489A JP2797499B2 (ja) | 1989-08-16 | 1989-08-16 | 電流スイッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21112489A JP2797499B2 (ja) | 1989-08-16 | 1989-08-16 | 電流スイッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0374924A true JPH0374924A (ja) | 1991-03-29 |
| JP2797499B2 JP2797499B2 (ja) | 1998-09-17 |
Family
ID=16600792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21112489A Expired - Lifetime JP2797499B2 (ja) | 1989-08-16 | 1989-08-16 | 電流スイッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2797499B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0595289A (ja) * | 1991-08-07 | 1993-04-16 | Fuji Photo Film Co Ltd | 電流スイツチセルとそれを用いたｄａ変換器 |
| US6072413A (en) * | 1996-11-28 | 2000-06-06 | Nec Corporation | Current output type digital-to-analog converter capable of suppressing output current fluctuation using a current mirror |
-
1989
- 1989-08-16 JP JP21112489A patent/JP2797499B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0595289A (ja) * | 1991-08-07 | 1993-04-16 | Fuji Photo Film Co Ltd | 電流スイツチセルとそれを用いたｄａ変換器 |
| US6072413A (en) * | 1996-11-28 | 2000-06-06 | Nec Corporation | Current output type digital-to-analog converter capable of suppressing output current fluctuation using a current mirror |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2797499B2 (ja) | 1998-09-17 |
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