JP2797499B2 - 電流スイッチ回路 - Google Patents
電流スイッチ回路Info
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、マトリクスセル方式のディジタル／アナロ
グ変換器に使用される電流スイッチ回路に関する。
グ変換器に使用される電流スイッチ回路に関する。
［従来の技術］ 近年、HDTV及びIDTVといった新しい映像メディアの登
場に伴って、映像機器の高画質化が進められている。映
像機器の高画質化において欠かせないのが、ビデオ信号
のディジタル処理技術であるが、現在のところディジタ
ル映像機器の価格は非常に高く、これが市場拡大の阻害
要因となっている。
場に伴って、映像機器の高画質化が進められている。映
像機器の高画質化において欠かせないのが、ビデオ信号
のディジタル処理技術であるが、現在のところディジタ
ル映像機器の価格は非常に高く、これが市場拡大の阻害
要因となっている。
高価格化の大きな要因の一つとしては、ビデオ信号を
A/Dコンバータでディジタル信号に変換し、変換された
ディジタル信号をメモリに記憶し、貯えられたディジタ
ル信号を適宜読み出して演算処理プロセッサによる処理
を行い、更に処理されたディジタル信号をD/Aコンバー
タにて再びビデオ信号に変換するという大がかりな映像
信号処理回路の存在が、１チップ化を困難にしていると
いうことがあげられる。とりわけ、小面積で高速及び高
精度なモノリシックビデオD/Aコンバータの実現は、こ
の種の機器の低価格化を図るうえで重要である。
A/Dコンバータでディジタル信号に変換し、変換された
ディジタル信号をメモリに記憶し、貯えられたディジタ
ル信号を適宜読み出して演算処理プロセッサによる処理
を行い、更に処理されたディジタル信号をD/Aコンバー
タにて再びビデオ信号に変換するという大がかりな映像
信号処理回路の存在が、１チップ化を困難にしていると
いうことがあげられる。とりわけ、小面積で高速及び高
精度なモノリシックビデオD/Aコンバータの実現は、こ
の種の機器の低価格化を図るうえで重要である。
従来、この種の機器に使用されるマトリクスセル方式
のD/Aコンバータとしては、例えば特開昭56−153832号
に開示されたものが知られている。このD/Aコンバータ
は、行列状に配置された電流スイッチセルを行方向及び
列方向からのエンコード信号により制御し、総和電流を
ディジタル値に応じてコントロールするものである。従
って、電流スイッチセルのスイッチングスピード及び出
力インピーダンス等の特性は、D/Aコンバータの性能を
大きく左右する。また、例えば８ビットD/Aコンバータ
を全て等しい重み付けの電流スイッチセルで構成した場
合、255個もの電流スイッチセルが必要であり、そのセ
ルサイズがD/Aコンバータ全体のサイズに与える影響は
大きい。
のD/Aコンバータとしては、例えば特開昭56−153832号
に開示されたものが知られている。このD/Aコンバータ
は、行列状に配置された電流スイッチセルを行方向及び
列方向からのエンコード信号により制御し、総和電流を
ディジタル値に応じてコントロールするものである。従
って、電流スイッチセルのスイッチングスピード及び出
力インピーダンス等の特性は、D/Aコンバータの性能を
大きく左右する。また、例えば８ビットD/Aコンバータ
を全て等しい重み付けの電流スイッチセルで構成した場
合、255個もの電流スイッチセルが必要であり、そのセ
ルサイズがD/Aコンバータ全体のサイズに与える影響は
大きい。
第２図は、従来の電流スイッチ回路の回路図である。
ソースが共通接続された電流スイッチ用FET（電界効果
トランジスタ）Q1,Q2は、ドレインが夫々電流出力端子
1,2に接続されたものとなっている。FETQ1のゲートには
バイアス端子３からのバイアス電圧が与えられており、
FETQ2のゲートには２入力ANDゲート７と３入力NORゲー
ト８との複合ゲート回路４の出力が与えられている。複
合ゲート回路４の３つの入力端はスイッチコントロール
入力端子9,10,11に接続されている。また、電流スイッ
チ用FETQ1,Q2の共通接続されたソースと電源端子５との
間には、ゲートがバイアス端子６に接続された電流源用
FETQ3が接続されている。
ソースが共通接続された電流スイッチ用FET（電界効果
トランジスタ）Q1,Q2は、ドレインが夫々電流出力端子
1,2に接続されたものとなっている。FETQ1のゲートには
バイアス端子３からのバイアス電圧が与えられており、
FETQ2のゲートには２入力ANDゲート７と３入力NORゲー
ト８との複合ゲート回路４の出力が与えられている。複
合ゲート回路４の３つの入力端はスイッチコントロール
入力端子9,10,11に接続されている。また、電流スイッ
チ用FETQ1,Q2の共通接続されたソースと電源端子５との
間には、ゲートがバイアス端子６に接続された電流源用
FETQ3が接続されている。
いま、電源端子５の電位レベルを“L"、その反対のレ
ベルを“H"とすると、スイッチコントロール入力端子9,
10,11に夫々“L"、“H"、“H"が入力されると、複合ゲ
ート回路４の出力は“L"になるので、FETQ2はカットオ
フし、電流出力端子１を介して出力電流が流れる。
ベルを“H"とすると、スイッチコントロール入力端子9,
10,11に夫々“L"、“H"、“H"が入力されると、複合ゲ
ート回路４の出力は“L"になるので、FETQ2はカットオ
フし、電流出力端子１を介して出力電流が流れる。
また、スイッチコントロール入力端子9,10,11に夫々
“L"、“H"、“L"が入力されると、複合ゲート回路４の
出力は“H"になるので、FETQ2はオンし、電流出力端子
２を介して出力電流が流れる。
“L"、“H"、“L"が入力されると、複合ゲート回路４の
出力は“H"になるので、FETQ2はオンし、電流出力端子
２を介して出力電流が流れる。
この回路によれば、FETQ2のソースとゲートとの間
に、３入力NORゲート８を介して負帰還がかかっている
ので、その帰還量に相当する分だけ電流出力端子２にお
ける出力インピーダンスが改善され、出力インピーダン
スを大きくすることができるという利点がある。
に、３入力NORゲート８を介して負帰還がかかっている
ので、その帰還量に相当する分だけ電流出力端子２にお
ける出力インピーダンスが改善され、出力インピーダン
スを大きくすることができるという利点がある。
一方、第３図、従来の他の電流スイッチ回路を示す図
である。なお、この図において第２図と同一部分には同
一符号を付し、重複する部分の説明は省略する。
である。なお、この図において第２図と同一部分には同
一符号を付し、重複する部分の説明は省略する。
この回路では、電流出力端子１と電流源用FETQ3のド
レインとの間に、電流スイッチ用FETQ11,Q12の直列回路
と、電流スイッチ用FETQ13とを並列に接続することによ
って、複合ゲート回路４と等価の論理を実現しており、
これらFETQ11,Q12,Q13の各ゲートは夫々コントロール入
力端子9,10,11に接続されている。また、電流スイッチ
用FETQ2のゲートはバイアス端子12に接続されている。
レインとの間に、電流スイッチ用FETQ11,Q12の直列回路
と、電流スイッチ用FETQ13とを並列に接続することによ
って、複合ゲート回路４と等価の論理を実現しており、
これらFETQ11,Q12,Q13の各ゲートは夫々コントロール入
力端子9,10,11に接続されている。また、電流スイッチ
用FETQ2のゲートはバイアス端子12に接続されている。
この回路では、第２図の回路のように大きな出力イン
ピーダンスを得ることができないものの、回路規模を小
さくすることができる。
ピーダンスを得ることができないものの、回路規模を小
さくすることができる。
［発明が解決しようとする課題］ しかしながら、第２図の回路では、出力インピーダン
スを大きくすることができるという利点があるものの、
スイッチコントロール信号をいくつかの論理ゲートを通
して電流スイッチ用FETQ2のゲートに伝えるようにして
いるため、スイッチ動作が遅く、且つその論理ゲート部
の素子数分だけ電流スイッチ回路のセルサイズが大きく
なるという欠点がある。
スを大きくすることができるという利点があるものの、
スイッチコントロール信号をいくつかの論理ゲートを通
して電流スイッチ用FETQ2のゲートに伝えるようにして
いるため、スイッチ動作が遅く、且つその論理ゲート部
の素子数分だけ電流スイッチ回路のセルサイズが大きく
なるという欠点がある。
また、第３図の回路では、高速スイッチングが可能で
あるが、大きな出力インピーダンスが得られないという
欠点がある。
あるが、大きな出力インピーダンスが得られないという
欠点がある。
本発明はかかる問題点に鑑みてなされたものであっ
て、出力インピーダンスが大きく、高速動作が可能で、
しかも回路サイズの小型化を図ることができる電流スイ
ッチ回路を提供することを目的とする。
て、出力インピーダンスが大きく、高速動作が可能で、
しかも回路サイズの小型化を図ることができる電流スイ
ッチ回路を提供することを目的とする。
［課題を解決するための手段］ 本発明に係る電流スイッチ回路は、ソースが電源端子
に接続されたゲートがバイアスされた電流源用電界効果
トランジスタと、第１の電流出力端子と前記電流源用電
界効果トランジスタのドレインとの間に接続され夫々の
ゲートにスイッチコントロール信号を入力する複数の第
１の電流スイッチ用電界効果トランジスタと、第２の電
流出力端子と前記電流源用電界効果トランジスタのドレ
インとの間に接続された第２の電流スイッチ用電界効果
トランジスタと、入力端が前記電流源用電界効果トラン
ジスタのドレインに接続され出力端が前記第２の電流ス
イッチ用電界効果トランジスタのゲートに接続された反
転増幅回路とを有することを特徴とする。
に接続されたゲートがバイアスされた電流源用電界効果
トランジスタと、第１の電流出力端子と前記電流源用電
界効果トランジスタのドレインとの間に接続され夫々の
ゲートにスイッチコントロール信号を入力する複数の第
１の電流スイッチ用電界効果トランジスタと、第２の電
流出力端子と前記電流源用電界効果トランジスタのドレ
インとの間に接続された第２の電流スイッチ用電界効果
トランジスタと、入力端が前記電流源用電界効果トラン
ジスタのドレインに接続され出力端が前記第２の電流ス
イッチ用電界効果トランジスタのゲートに接続された反
転増幅回路とを有することを特徴とする。
［作用］ 本発明によれば、第２の電流スイッチ用電界効果トラ
ンジスタのソースとゲートとの間の負帰還経路に反転増
幅回路を接続したので、第２の電流出力端子から見た出
力インピーダンスを、反転増幅回路の電圧利得の分だけ
高めることができる。
ンジスタのソースとゲートとの間の負帰還経路に反転増
幅回路を接続したので、第２の電流出力端子から見た出
力インピーダンスを、反転増幅回路の電圧利得の分だけ
高めることができる。
また、この発明によれば、第１の電流出力端子と電流
源用電界効果トランジスタのドレインとの間に接続され
た、複数の第１の電流スイッチ用電界効果トランジスタ
にてスイッチコントロール信号を直接受けるようにして
いるので、高速動作が可能で、しかも回路サイズの小型
化を図ることができる。
源用電界効果トランジスタのドレインとの間に接続され
た、複数の第１の電流スイッチ用電界効果トランジスタ
にてスイッチコントロール信号を直接受けるようにして
いるので、高速動作が可能で、しかも回路サイズの小型
化を図ることができる。
［実施例］ 以下、添付の図面に基づいて本発明の実施例を説明す
る。
る。
第１図は本発明の実施例に係る電流スイッチ回路の構
成を示す回路図である。なお、第１図において、第３図
と同一部分には同一符号を付し、重複する部分の説明は
省略する。
成を示す回路図である。なお、第１図において、第３図
と同一部分には同一符号を付し、重複する部分の説明は
省略する。
この回路が第３図に示した従来の回路と異なる点は、
電流スイッチ用FETQ2のソースとゲートとの間に、ソー
ス側を入力端、ゲート側を出力端としてインバータ13が
介挿されている点である。
電流スイッチ用FETQ2のソースとゲートとの間に、ソー
ス側を入力端、ゲート側を出力端としてインバータ13が
介挿されている点である。
インバータ13は、出力電流が電流出力端子２から得ら
れる状態にあるとき、つまり電流スイッチ用FETQ11及び
Q12又はQ13がカットオフするようなエンコード信号（ス
イッチコントロール信号）がスイッチコントロール入力
端子９〜10に与えられているとき、電圧利得（−Ａ）倍
が得られる動作点にあって、電流出力端子２からみた出
力インピーダンスを高めるように機能している。
れる状態にあるとき、つまり電流スイッチ用FETQ11及び
Q12又はQ13がカットオフするようなエンコード信号（ス
イッチコントロール信号）がスイッチコントロール入力
端子９〜10に与えられているとき、電圧利得（−Ａ）倍
が得られる動作点にあって、電流出力端子２からみた出
力インピーダンスを高めるように機能している。
また、出力電流が電流出力端子１から得られる状態に
あるとき、つまり電流スイッチ用FETQ11及びQ12又はQ13
が飽和領域にあるようなエンコード信号がスイッチコン
トロール入力端子９〜10に与えられているとき、電流ス
イッチ用FETQ2のソース電位が変化し、インバータ13の
伝達特性に従って、FETQ2のゲート・ソース間電圧が下
がる方向に変化する。それ故、FETQ2はカットオフし、
出力電流は電流出力端子１に表れる。
あるとき、つまり電流スイッチ用FETQ11及びQ12又はQ13
が飽和領域にあるようなエンコード信号がスイッチコン
トロール入力端子９〜10に与えられているとき、電流ス
イッチ用FETQ2のソース電位が変化し、インバータ13の
伝達特性に従って、FETQ2のゲート・ソース間電圧が下
がる方向に変化する。それ故、FETQ2はカットオフし、
出力電流は電流出力端子１に表れる。
この回路は、第２の回路と比較して、次のような利点
を有している。
を有している。
第１に、本実施例の回路においては、第２図における
複合ゲート回路４に相当する回路がないので、素子数が
少ない。例えば、第２図における複合ゲート回路４を相
補形MOSトランジスタで構成した場合、６素子が必要で
あるが、本実施例の回路においては、その代わりにイン
バータ13の２素子と電流スイッチ用の２素子が増えてい
るだけであるので、全体として２素子分少なくすること
ができる。
複合ゲート回路４に相当する回路がないので、素子数が
少ない。例えば、第２図における複合ゲート回路４を相
補形MOSトランジスタで構成した場合、６素子が必要で
あるが、本実施例の回路においては、その代わりにイン
バータ13の２素子と電流スイッチ用の２素子が増えてい
るだけであるので、全体として２素子分少なくすること
ができる。
第２図に、本実施例の回路はスイッチングスピードが
速いという利点がある。つまり、行方向又は列方向のエ
ンコーダからの信号を論理回路を通さず、直接電流スイ
ッチ用FETQ11,Q12,Q13で受けているため、論理回路の遅
延がない分だけ動作速度を高めることができる。
速いという利点がある。つまり、行方向又は列方向のエ
ンコーダからの信号を論理回路を通さず、直接電流スイ
ッチ用FETQ11,Q12,Q13で受けているため、論理回路の遅
延がない分だけ動作速度を高めることができる。
また、本実施例の回路は、第３図の回路と比較して
も、次のような利点を有する。
も、次のような利点を有する。
第１に、本実施例の回路は、高出力インピーダンスで
ある。即ち、第１図においてFETQ2のゲート・ソース間
に（−Ａ）倍の負帰還がかかるので、帰還がない場合に
比してＡ倍だけ電流出力端子１における出力インピーダ
ンスが向上する。通常、相補形MOSトランジスタによる
インバータ回路の電圧利得は−30乃至−40であるから、
この回路によれば、１桁以上の改善効果が得られる。
ある。即ち、第１図においてFETQ2のゲート・ソース間
に（−Ａ）倍の負帰還がかかるので、帰還がない場合に
比してＡ倍だけ電流出力端子１における出力インピーダ
ンスが向上する。通常、相補形MOSトランジスタによる
インバータ回路の電圧利得は−30乃至−40であるから、
この回路によれば、１桁以上の改善効果が得られる。
第２に、個々のトランジスタのサイズを小さくするこ
とができるという利点がある。以下、この理由を説明す
る。
とができるという利点がある。以下、この理由を説明す
る。
第３図において、スイッチコントロール入力端子９乃
至11には、FETQ11,Q12がカットオフするような電圧が印
加され、端子11,12には、夫々V11,V12なる電圧が印加さ
れ、更に、FETQ13,Q2は同じチャネル長及び同じチャネ
ル幅に設定されたものであるとする。まず、出力電流が
端子１に現れるスイッチ状態（これを状態Ｉとする）の
とき、即ち、FETQ13が飽和領域に入るような信号V
11（Ｉ）が端子11に印加され、FETQ2がカットオフする
ような信号V12（Ｉ）が端子12に印加されているときのF
ETQ3のドレイン（節点Ａ）の電位VA（Ｉ）は、下記
（１）式により表される。
至11には、FETQ11,Q12がカットオフするような電圧が印
加され、端子11,12には、夫々V11,V12なる電圧が印加さ
れ、更に、FETQ13,Q2は同じチャネル長及び同じチャネ
ル幅に設定されたものであるとする。まず、出力電流が
端子１に現れるスイッチ状態（これを状態Ｉとする）の
とき、即ち、FETQ13が飽和領域に入るような信号V
11（Ｉ）が端子11に印加され、FETQ2がカットオフする
ような信号V12（Ｉ）が端子12に印加されているときのF
ETQ3のドレイン（節点Ａ）の電位VA（Ｉ）は、下記
（１）式により表される。
VA（Ｉ）＝V11（Ｉ）−VGS …（１） ここで、VGSはFETQ13,Q2に一定電流を流すためのバイ
アス電圧で一定の値を持つ。
アス電圧で一定の値を持つ。
更に、状態Ｉのとき、FETQ2はカットオフしていなけ
ればならないので、次の関係が必要である。
ればならないので、次の関係が必要である。
V12（Ｉ）−VA（Ｉ）＜VT …（２） ここで、VTはFETQ2,Q13のスレッショルド電圧で一定
の値を持つ。従って、上記（１），（２）式より、次の
（３）式が得られる。
の値を持つ。従って、上記（１），（２）式より、次の
（３）式が得られる。
V12（Ｉ）−V11（Ｉ）＋GGS＜VT …（３） 一方、出力電流が端子２に出力されるスイッチ状態
（これを状態IIとする）のとき、即ち、FETQ13がカット
オフするような信号V11（II）が端子11に印加され、FET
Q2が飽和領域に入るような信号V12（II）が端子12に印
加されているときは、次の３つの式が成り立たなければ
ならない。
（これを状態IIとする）のとき、即ち、FETQ13がカット
オフするような信号V11（II）が端子11に印加され、FET
Q2が飽和領域に入るような信号V12（II）が端子12に印
加されているときは、次の３つの式が成り立たなければ
ならない。
VA（II）＝V12（II）−VGS …（４） V11（II）−VA（II）＜VT …（５） ∴V11（II）−V12（II）＋VGS＜VT …（６） なお、ここでVA（II）は状態IIでの節点Ａの電位であ
る。
る。
従って、（３）式と（６）式とを満足するには、V11
（Ｉ）は大きい程、またV11（II）は小さい程良いが、
これは電源電圧の範囲に限られる。また、V12（Ｉ）は
小さい程良く、V12（II）は大きい程良い。
（Ｉ）は大きい程、またV11（II）は小さい程良いが、
これは電源電圧の範囲に限られる。また、V12（Ｉ）は
小さい程良く、V12（II）は大きい程良い。
ところが、第３図の回路においては、V12は一定電圧
なので、V12（Ｉ）及びV12（II）は、両式のバランスを
考えて一定電圧に設定するしかない。結局、（３），
（６）式をある程度のマージンをもって満足させるに
は、VGSを下げるしかなく、出力電流値を保持したまま
それを行うにはFETQ2,Q13のチャネル幅を拡げるしかな
い。
なので、V12（Ｉ）及びV12（II）は、両式のバランスを
考えて一定電圧に設定するしかない。結局、（３），
（６）式をある程度のマージンをもって満足させるに
は、VGSを下げるしかなく、出力電流値を保持したまま
それを行うにはFETQ2,Q13のチャネル幅を拡げるしかな
い。
これに対し、本実施例による第１図の電流スイッチ回
路においては、FETQ2のゲートへの印加電圧をV13とすれ
ば、前記（３），（６）式に相当する条件式は次のよう
になる。
路においては、FETQ2のゲートへの印加電圧をV13とすれ
ば、前記（３），（６）式に相当する条件式は次のよう
になる。
V13（Ｉ）−V11（Ｉ）＋VGS＜VT …（７） V11（II）−V13（II）＋VGS＜VT …（８） （７）式は端子１に電流が出力されるスイッチ状態Ｉ
の条件式であり、（８）式は端子２に電流が出力される
スイッチ状態IIの条件式である。
の条件式であり、（８）式は端子２に電流が出力される
スイッチ状態IIの条件式である。
（７），（８）式において、V11（Ｉ）は大きい程良
く、V11（II）は小さい程良いが、これは電流電圧の範
囲に限られ、（３），（６）式と同様である。
く、V11（II）は小さい程良いが、これは電流電圧の範
囲に限られ、（３），（６）式と同様である。
これに対し、V13（Ｉ）、V13（II）は、（３），
（６）式のV12（Ｉ）、V12（II）とは異なり、一定バイ
アス電圧ではなく、インバータ13によって状態Ｉにおい
ては小さく、状態IIにおいては大きくなる値である。従
って、VGSの設定値を大きくすることができ、トランジ
スタサイズの縮小化を図ることが可能になる。
（６）式のV12（Ｉ）、V12（II）とは異なり、一定バイ
アス電圧ではなく、インバータ13によって状態Ｉにおい
ては小さく、状態IIにおいては大きくなる値である。従
って、VGSの設定値を大きくすることができ、トランジ
スタサイズの縮小化を図ることが可能になる。
第１図と第３図の回路において、同じ出力電流を得る
場合、第１図のFETQ2,Q11,Q12,Q13のゲート・ソース間
電圧を第３図のFETQ2,Q11,Q12,Q13のそれの3/4に設定で
きたとすると、ドレイン電位IDは概ねチャネル幅とゲー
ト・ソース間電圧の２乗に比例することから、第１図の
FETQ2,Q11,Q12,Q13のチャネル幅は第３図のFETQ2,Q11,Q
12,Q13のそれの9/16の大きさにすることができる。
場合、第１図のFETQ2,Q11,Q12,Q13のゲート・ソース間
電圧を第３図のFETQ2,Q11,Q12,Q13のそれの3/4に設定で
きたとすると、ドレイン電位IDは概ねチャネル幅とゲー
ト・ソース間電圧の２乗に比例することから、第１図の
FETQ2,Q11,Q12,Q13のチャネル幅は第３図のFETQ2,Q11,Q
12,Q13のそれの9/16の大きさにすることができる。
［発明の効果］ 以上説明したように、本発明によれば、第２の電流ス
イッチ用電界効果トランジスタのソースとゲートとの間
の負帰還経路に反転増幅回路を接続すると共に、複数の
第１の電流スイッチ用電界効果トランジスタにてスイッ
チコントロール信号を直接受けるようにしているので、
出力インピーダンスの改善と高速動作が可能で、しかも
回路サイズの小型化を図ることができる。
イッチ用電界効果トランジスタのソースとゲートとの間
の負帰還経路に反転増幅回路を接続すると共に、複数の
第１の電流スイッチ用電界効果トランジスタにてスイッ
チコントロール信号を直接受けるようにしているので、
出力インピーダンスの改善と高速動作が可能で、しかも
回路サイズの小型化を図ることができる。
よって、本発明による電流スイッチ回路をマトリクス
セル方式のD/Aコンバータに適用した場合には、高速且
つ高精度はもとより、小チップサイズのモノリシックD/
AコンバータとしてLSIの複合化に大きく貢献することが
できる。
セル方式のD/Aコンバータに適用した場合には、高速且
つ高精度はもとより、小チップサイズのモノリシックD/
AコンバータとしてLSIの複合化に大きく貢献することが
できる。
第１図は本発明の実施例に係る電流スイッチ回路の回路
図、第２図は従来の電流スイッチ回路の回路図、第３図
は従来の他の電流スイッチ回路の回路図である。 1,2;電流出力端子、3,6,12;バイアス端子、4;複合ゲー
ト回路、5;電源端子、９〜11;スイッチコントロール入
力端子、13;インバータ、Q1,Q2,Q11,Q12,Q13;電流スイ
ッチ用FET、Q3;電流源用FET
図、第２図は従来の電流スイッチ回路の回路図、第３図
は従来の他の電流スイッチ回路の回路図である。 1,2;電流出力端子、3,6,12;バイアス端子、4;複合ゲー
ト回路、5;電源端子、９〜11;スイッチコントロール入
力端子、13;インバータ、Q1,Q2,Q11,Q12,Q13;電流スイ
ッチ用FET、Q3;電流源用FET
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03K 17/687
Claims (1)
- 【請求項１】ソースが電源端子に接続されゲートがバイ
アスされた電流源用電界効果トランジスタと、第１の電
流出力端子と前記電流源用電界効果トランジスタのドレ
インとの間に接続され夫々のゲートにスイッチコントロ
ール信号を入力する複数の第１の電流スイッチ用電界効
果トランジスタと、第２の電流出力端子と前記電流源用
電界効果トランジスタのドレインとの間に接続された第
２の電流スイッチ用電界効果トランジスタと、入力端が
前記電流源用電界効果トランジスタのドレインに接続さ
れ出力端が前記第２の電流スイッチ用電界効果トランジ
スタのゲートに接続された反転増幅回路とを有すること
を特徴とする電流スイッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21112489A JP2797499B2 (ja) | 1989-08-16 | 1989-08-16 | 電流スイッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21112489A JP2797499B2 (ja) | 1989-08-16 | 1989-08-16 | 電流スイッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0374924A JPH0374924A (ja) | 1991-03-29 |
| JP2797499B2 true JP2797499B2 (ja) | 1998-09-17 |
Family
ID=16600792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21112489A Expired - Lifetime JP2797499B2 (ja) | 1989-08-16 | 1989-08-16 | 電流スイッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2797499B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3033618B2 (ja) * | 1991-08-07 | 2000-04-17 | 富士写真フイルム株式会社 | 電流スイッチセルとそれを用いたｄａ変換器 |
| JPH10163876A (ja) * | 1996-11-28 | 1998-06-19 | Nec Yamagata Ltd | Ｄａ変換回路 |
-
1989
- 1989-08-16 JP JP21112489A patent/JP2797499B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0374924A (ja) | 1991-03-29 |
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