KR910005598B1 - 레벨변환기를 구비한 반도체 메모리 장치 - Google Patents

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KR910005598B1 KR1019880014125A KR880014125A KR910005598B1 KR 910005598 B1 KR910005598 B1 KR 910005598B1 KR 1019880014125 A KR1019880014125 A KR 1019880014125A KR 880014125 A KR880014125 A KR 880014125A KR 910005598 B1 KR910005598 B1 KR 910005598B1
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Abstract

내용 없음.

Description

레벨변환기를 구비한 반도체 메모리 장치
제1도는 반도체 메모리 장치의 전구성의 일예를 도시한 도면.
제2a 및 2b도는 제1도의 일부(1-0)에 대응하는 종래회로의 일예를 도시한 회로도.
제3도는 본 발명에 따른 상기 부분(1-0)에 대응하는 회로의 일실시예를 도시한 회로도.
제4a 및 4b도는 제3도에 도시된 회로의 등가회로가 어드레스 비트신호의 반전 혹은 비반전을 제어하기 위한 회로로부터 공급된 제어신호의 전위 레벨에 따라 어떻게 변화하는가를 설명하는 회로도.
본 발명은 레벨 변환기를 구비한 반도체 메모리 장치에 관한 것이다. 특히, 그안에 기억된 데이터에 따라 어드레스 비트신호의 반전 혹은 비반전을 제어하기 위하여 회로에서 공급된 제어신호의 전위레벨(예를들어, 결함 메모리 셀을 갖는 표준 메모리 셀 어레이의 일부분에 대응하는 어드레스 비트의 논리레벨)에 따라서 레벨 변환기로부터 공급된 서로 상보하는 한쌍의 출력신호의 전위레벨의 변화(즉, 반전)되는 레벨 변환기를 구비한 반도체 메모리 장치에 관한 것이다.
최근에 상보 MOS(CMOS)회로로 구성되는 반도체 메모리 장치에서, 반도체 메모리 장치의 일부분(예를들면, 대응 어드레스 비트신호가 입력되는 어드레스 버퍼회로)은 메모리 장치의 동작속도를 향상시키기 위하여 바이폴라 트랜지스터로 구성된 회로(예를들면, 에미터 결합 논리 게이트를 포함하는 회로)에 의해 구성된다, 이러한 형태의 반도체 메모리 장치는 통상＂BiCOMS＂메모리 장치로 불리운다.
이러한 형태의 반도체 메모리 장치에서, 레벨 변환기는 예를들어 각 어드레스 버퍼회로에서 공급된 출력 신호의 논리진폭(즉, 하이 논리레벨과 로우 논리레벨 간의 전위차)을 상기 출력신호의 논리진폭과는 다른 값(즉, MOS트랜지스터로 구성된 디코더회로를 동작시키기 위해 요구되는 더 큰 값)으로 변환시키기 위하여 NPN 바이폴라 트랜지스터로 구성된 에미터 결합 논리게이트 및 MOS 트랜지스터로 구성된 디코더회로를 포함하는 각각의 어드레스 버퍼회로 사이에 제공되어야 한다.
더욱이, 이러한 형태의 반도체 메모리 장치에서, 제어회로는 그안에 기억된 데이터에 따라 대응 어드레스 비트신호(예를들어, 결함 메모리 셀을 갖는 표준 메모리 셀 어레이의 일부분에 대응하는 대응 어드레스 비트의 논리레벨)의 반전 혹은 비반전을 제어하기 위해 구비된다.
따라서, 소정의 어드레스(예를들어, 소정의 행어드레스)에 대응하는 표준 메모리 셀 어레이의 일부분은 각각의 레벨 변환기로부터 공급된 어드레스 비트신호의 전위레벨에 따라서 디코더 회로를 통하여 선택되며, 이때 입력 어드레스 비트신호의 적어도 일 논리레벨은 대응 제어회로에 기억된 데이터와 일치하지 않는다. 더욱이, 용장도 메모리 셀 어레이는 결함 메모리 셀을 갖는 표준 메모리 셀 어레이의 일부분 대신에 표준 메모리 셀 어레이로부터 용장도 메모리 셀 어레이로의 스위치를 제어하기 위한 회로를 통하여 선택되며, 이때 입력 어드레스 비트신호의 각 논리레벨은 대응 제어회로에 기억된 데이터와 일치한다.
전술한 바와같이 동작하게 하기 위하여, 이러한 형태의 반도체 메모리 장치에 사용되는 종래의 어드레스 버퍼회로에서, 직렬 접속된 에미터 결합 논리게이트로 구성되는 회로 구성이 채택되며, 그 게이트로 대응 어드레스 비트 신호 및 기억된 데이터에 따라 어드레스 비트신호의 반전 혹은 비반전을 제어하기 의한 회로로부터 공급된 제어신호가 입력되므로, 어드레스 버퍼회로에서의 한쌍의 신호출력의 전위레벨은 상기 어드레스 비트신호 및 상기 제어신호의 전위 레벨에 따라 변화(즉 반전)될 수 있다.
그럼에도 불구하고, 직렬 접속된 에미터 결합 논리게이트로 구성된 어드레스 버퍼회로에서는, 어드레스 버퍼회로에 가해진 전원 전위에 대한 마진이 감소되며, 따라서 어드레스 버퍼회로로부터 공급된 출력신호를 위한 충분한 논리진폭(즉, 하이 논리레벨과 로우 논리레벨간의 충분한 전위차)을 얻기가 불가능하며, 더욱이 대응 어드레스 버퍼회로뒤에 접속된 레벨 변환기의 동작속도가 감소된다는 문제점이 있다.
본 발명은 상기 문제점을 해결하기 위한 것이며, 따라서 본 발명의 주목적은 어드레스 버퍼회로에 가해진 전원전위에 대한 마진을 증가시키고, 어드레스 버퍼회로로부터 레벨 변환기에 공급된 출력신호의 로우 전위레벨을 낮게 하여, 따라서 상기 제어신호에 근거한 어드레스 비트신호의 반전 혹은 비반전이 레벨 변환기내에서 제어될 수 있는 회로로써 레벨 변환기를 구성함에 의하여 더욱이 이러한 형태의 메모리 장치에 사용되는 어드레스 버퍼회로가 어드레스 비트신호 및 기준신호가 입력되는 에미터 결합 논리게이트만을 포함하는 통상의 현재 스위치 구성을 가질 수 있게함에 의하여 레벨 변환기의 레벨 변환속도를 향상시키는 것이다.
상기 목적을 실현시키기 위하여, 본 발명에 따르면 서로 대향하는 4트랜지스터중의 한쌍의 게이트는 제1신호를 수신하며, 서로 대향하는 상기 4트랜지스터중의 다른 쌍의 게이트는 상기 제1신호에 상보인 신호를 수신하는 한 형태의 전도성을 갖는 4MOS 트랜지스터에 의해 구성되는 브릿지회로 : 제2신호 및 상기 제2신호에 상보인 신호가 각각 입력되며, 출력이 각각 상기 브릿지 회로에 교대로 위치된 제1쌍의 접속점에 접속되는 한쌍의 상보 MOS인버터회로 : 및 제2쌍의 접속점으로부터 제3신호 및 상기 제3신호에 상보인 신호를 각각 출력하기 위하여 상기 브릿지 회로에 교대로 위치된 제2쌍의 접속점 사이에 접속된 플립플롭회로로 각각 구성된 다수의 레벨 변횐기를 구비한 반도체 메모리 장치가 제안되었다.
상기 구성에 따르면, 제1쌍의 접속점의 전위레벨은 제2신호 및 한쌍의 인버터 회로에 공급된 제2신호의 전위 레벨에 각각 따라서 로우레벨에서 하이레벨 및 그 역으로(즉, 반전) 변화되며, 제1쌍의 접속점의 상기 전위레벨은 제1신호 및 제1신호에 상보인 신호의 전위레벨에 따라서, 온되는 4트랜지스터의 쌍을 통하여 각각 제3신호 및 제3신호에 상보인 신호로써 출력된다.
본 발명의 배경을 명확히 하기 위하여 이러한 형태의 반도체 메모리 장치의 전구성의 일예가 제1도에 개략적으로 도시되었다.
제1도에서, 부재번호(11')는 행어드레스 비트신호(A0) 및 기준신호(제1도에 도시되지 않음)가 입력되는 어드레스 버퍼회로를 나타내며, 신호(e) 및 소정의 전위레벨을 갖는 신호(e)에 상보인 신호(f)는 각각 입력 어드레스 비트 신호(A0)의 전위레벨에 따라서 회로(11')로부터 출력된다. 부재번호(13')는 어드레스 비트신호의 반전혹은 비반전을 제어하기 위한 회로이며, 신호(R) 및 소정의 전위레벨을 갖는 신호(R)에 상보인 신호(
Figure kpo00002
)는 각각 상기 회로(13')에 기억된 데이터(즉, 결함 메모리 셀을 포함하고 있는 표준 메모리 셀 어레이의 일부분에 대응하는 행 어드레스 비트의 논리레벨)에 따라 회로(13')로부터 출력된다. 상기 신호(e 및 f)의 전위레벨은 입력 어드레스 비트신호(A0)의 전위레벨뿐만 아니라 상기 신호(R 및
Figure kpo00003
)의 전위레벨에 따라 변화(즉, 반전)된다. 어드레스 버퍼회로(11')는 통상 직렬 접속된 에미터 결합 논리게이트(즉, NPN 바이폴라 트랜지스터로 형성된 ECL회로 구성)로 구성되며, 따라서 어드레스 버퍼회로(11')에서 출력된 신호(e 및 f)의 논리진폭(즉, 하이 논리레벨과 로우 논리레벨간의 전위차)은 직렬 접속된 상기 ECL회로 구성에 의하여 결정된 소정치가 된다.
부재번호(12')는 상기 신호(e 및 f)가 회로(11')에서 출력되는 레벨 변환기를 나타내며, 신호(j) 및 신호(j)에 상호인 신호(g)는 레벨 변환기(12')에서 행디코더(2)로 공급된다. 이러한 접속에서, 레벨 변환기(12')는 상기 신호(j 및 g)의 논리진폭(즉, 하이 논리레벨과 로우 논리레벨간의 전위차)을 상기 신호(e 및 f)의 논리진폭과 다른 값(즉, 통상 MOS트랜지스터에 의해 구성된 행디코더를 동작하게 하는데 요구되는 더 큰 값)으로 변환시킨다.
제1도에 도시된 바와같이, 점선으로 둘러싸인 부분(1-0)은 상기 회로(11',13') 및 레벨 변환기(12')를 포함하며, 어드레스 비트신호(A1내지 An)가 각각 입력되는 부분(1-1 내지 1-n)은 부분(1-0)과 유사한 구성을 갖는다. 부분(1-1 내지 1-n)에 구비된 레벨 변환기의 각각으로부터의 신호출력(부분(1-10)에서 출력된 신호(j,g)에 대응)은 표준 메모리 셀 어레이용 워드 드라이버가 접속되는 행디코더(2)에도 접속된다.
표준 메모리 셀 어레이(5)는 각각 할당된 분리된 행어드레스를 갖는 표준 메모리 셀 어레이(5-0 내지 5-m)의 일부의 소정수에 의해 구성된다. 또한, 용장도 메모리 셀 어레이(6)는 결합 메모리 셀을 포함하는 표준 메모리 셀 어레이의 일부분 대신 용장도 메모리 셀 어레이용 워드 드라이버(8)를 통해 선택될 수 있다.
따라서, 소정의 행 어드레스(예를들어, 5-0)에 대응하는 표준 메모리 셀 어레이의 일부분은 상기 각 레벨 변환기로부터 공급된 행 어드레스 비트신호의 전위레벨에 따라 행디코더 및 표준 메모리 셀 어레이용 워드 드라이버(2)를 통해 선택되며, 이때 입력 행어드레스 비트 신호(A0내지 An)의 적어도 일 논리레벨은 대응회로(13')에 기억된 데이터와 일치하지 않는다, 더욱이, 용장도 메모리 셀 어레이(6)는 입력 어드레스 비트신호(A0내지 An)의 각 논리레벨이 대응회로(13')에 기억된 데이터와 일치할 때 결함 메모리 셀을 포함하는 표준 메모리 셀 어레이의 일부분 대신에 표준 메모리 셀 어레이로부터 용장도 메모리 셀 어레이로의 스위치를 제어하기 위한 회로(7)(이 경우, OR게이트(7)) 및 용장도 메모리 셀 어레이용 워드 드라이버(8)를 통하여 선택된다.
예를들면, 여기서 입력 행 어드레스 비트신호는 A0내지 A3로 구성되며, 행 어드레스 ＂0,1,1,0＂에 대응하는 표준 메모리 셀 어레이의 부분은 결함 메모리 셀을 포함하며, 더욱이 상기 어드레스 비트신호(A0내지 A3)중 제2및 제3어드레스 비트신호(A1및 A2)는 대응부분(즉, 1-1 및 1-2)에 구비된 상기 제어회로(13')에 기억된 데이터에 의해 반전되며, 그다음에 행어드레스 비트신호＂0,1,1,0＂의 각각이 외부 소스로부터 대응 어드레스 버퍼회로로 입력되면, 각 부분(1-0 내지 1-3)에서 행디코더(2)에 공급된 행어드레스 비트신호는 제2및 제3어드레스 비트신호(A1및 A2)의 반전으로 인하여＂0,0,0,0＂가 된다. 따라서, 행어드레스＂0,0,0,0＂에 대응하는 표준 메모리 셀 어레이의 부분은 행디코더(2)를 통해 선택된다.
한편, 각 행어드레스 비트신호＂0,0,0,0＂가 외부 소스로부터 대응 어드레스 버퍼회로에 입력되면, 각 부분(1-0 내지1-3)에서 행디코더(2)에 공급된 행어드레스 비트신호는 상기 신호(A1및 A2)의 반전 때문에 ＂0,1,1,0＂(즉 결함메모리 셀을 포함하는 표준 메모리 셀 어레이의 부분에 대응하는 행어드레스)가 된다. 그러나, 이 경우에 각 어드레스 비트신호 ＂0,0,0,0＂가 입력되는 제어회로(7)(즉, OR게이트(7))의 출력전위는 로우레벨이 되며, 따라서 용장도 메모리 셀 어레이(6)가 워드 드라이버(8)를 통해 선택되며, 동시에 상기 결함 메모리 셀을 포함하는 표준 메모리 셀 어레이의 부분은 제어회로(7)에서 행디코더(2)로의 상기 로우 레벨신호 출력의 공급으로 인하여 선택되지 않는다.
또한, 제1도에서 부재번호(3)는 그것에 구비한 멀티플랙서를 갖는 열디코더를 나타낸다. 열 어드레스 비트신호(A0' 내지 An')는 외부소스에서 열디코더(3)로 입력되며, 행디코더 및 워드 드라이버(2)를 통해 선택된 표준 메모리 셀 어레이의 부분(예를들어 5-0)에 구비되거나 용장도 메모리 셀 어레이(6)에 구비된 소정의 메모리 셀은 입력 열어드레스 비트신호(A0' 내지 An')의 전위레벨에 따라 상기 선택된 메모리 셀에 데이터(Din)를 기입하거나 상기 선택된 메모리 셀로부터 데이터(Dout)를 판독하기 위해 선택된다. 이러한 접속에서, 데이터 기입 혹은 데이터 판독 동작용 제어회로(4)가 구비되어서 멀티플랙서를 하여금 선택된 메모리셀을 위한 데이터(Din)의 데이터 기입 동작 및 선택된 메모리 셀로 부터의 데이터(Dout)의 데이터 판독동작을 선택하게 한다. 또한, 기입 인에이블 신호 및 칩선택 신호등은 통상 외부 소스로부터 상기 제어회로(4)에 공급된다.
상기 제1도에서, 각각 어드레스 버퍼회로(11'), 상기 제어 회로(13') 및 레벨 변환기(12')를 포함하는 부분(1-0 내지 1-n)이 구비되어 소정의 전위레벨을 갖는 행어드레스 비트 신호를 외부소스로부터 행디코더(2)에 공급하며, 상기와 유사한 부분은 소정의 열어드레스 비트신호를 외부소스에서 열디코더(3)에 공급하도록 구비될 수 있다.
제2a 및 2b도는 제1도의 부분(1-0)에 대응하는 종래의 회로의 일예를 도시한 회로도이다.
제2a도의 어드레스 버퍼회로(11')에서, 부재번호(T1,T2,T2',T3,T3' 및 T4내지 T7)는 NPN바이폴라 트랜지스터이며, 부재번호(R1내지 R2)는 저항이며, 부재번호(I1내지 I4)는 정전류원이다.
한쌍의 트랜지스터(T2,T3)의 에미터 및 한쌍의 트랜지스터(T2',T3')의 에미터는 공통접속되며, 따라서 2에미터 결합 논리게이트(ECL게이트)는 트랜지스터쌍(T2,T3및 T2',T3')의 각각에 의해 구성된다.
어드레스 비트신호(A0)는 트랜지스터(T1)의 베이스에 입력되며, 따라서, 트랜지스터(T1)의 에미터의 전위는 트랜지스터(T2,T3')의 베이스에 각각 공급된다. 더욱이 기준신호(Vref)의 전위는 트랜지스터(T3,T2')의 베이스에 각각 공급된다.
더욱이, 한쌍의 트랜지스터(T6,T7)의 에미터가 공통접속되며, 트랜지스터(T6,T7)의 골렉터는 상기 트랜지스터(T2,T3및 T2',T3')의 에미터의 접속점에 각각 접속된다. 따라서 트랜지스터(T6,T7)에 의해 구성된 ECL게이트는 트랜지스터(T2,T3및 T2',T3')로 구성된 상기 2ECL게이트에 직렬 접속된다. 신호(R) 및 신호(R)에 상호인 신호(
Figure kpo00004
)는 어드레스 비트신호의 반전 혹은 비반전을 제어하기 위하여 회로(13')에서 트랜지스터(T6,T7)의 베이스에 각각 공급된다. 참고기호(VCC,VEE)는 하이레벨측 및 로우레벨측 전원전위를 각각 나타낸다.
상기 어드레스 버퍼회로(11')에서, 하이전위(예를들어, -0.8볼트)를 갖는 어드레스 비트신호(A0)가 트랜지스터(T1)의 베이스에 입력될 때, 상기 어드레스 비트신호(A0)에 근거한 소정의 하이전위가 기호＂H＂로 나타난 바와같이 트랜지스터(T2,T3')의 베이스에 공급된다. 또한, 기준신호(Vref)의 전위는 전술한 바와같이 트랜지스터(T3,T2')의 베이스에 공급되며, 따라서 트랜지스터(T2,T3')은 온되며 트랜지스터(T3,T2')는 오프된다.
더욱이, 회로(13')에 기억된 데이터에 따라 회로(13')로부터 출력된 상기 신호(R,
Figure kpo00005
)의 전위가 기호(＂H＂ 및 ＂L＂)로 나타난 바와같이 각각 하이 및 로우라고 가정하면, 트랜지스터(T6)는 온되며, 트랜지스터(T7)는 오프된다.
따라서, 소정전류는 저항(R1), 직렬 접속된 온된 트랜지스터(T2,T6) 및 정전류원(I2)을 통하여 VCC에서 VEE로 흐르며, 따라서 트랜지스터(T4)의 베이스 전위는 저항(R1)을 통하여 발생된 전압강하로 인하여 로우레벨이 되며, 따라서 트랜지스터(T4)의 에미터 전위(즉, 신호(e)의 전위)는 로우레벨(즉, -2.4볼트)이 된다. 한편 트랜지스터(T5)의 베이스 전위는 트랜지스터(T3,T7)의 컷오프로 인하여 하이레벨(이 경우 0볼트)로 유지되며, 따라서 트랜지스터(T5)의 에미터전위(신호(f)의 전위)는 하이레벨(즉, -0.8볼트)이 된다.
이 접속에서, 상기 어드레스 비트신호(A0)의 전위가 로우(예를들어, -1.6볼트)일 때, 트랜지스터(T3,T2')는 온되지만 트랜지스터(T2,T3')는 오프된다. 또한 신호(R,
Figure kpo00006
)의 전위가 회로(13')에 기억된 데이터에 따라서 각각 로우 및 하이라고 가정하면, 트랜지스터(T6)는 오프되며, 트랜지스터(T7)는 온된다.
따라서, 어드레스 버퍼회로(11')로부터 출력된 상기 신호(e,f)의 전위는 입력 어드레스 비트신호(A0)의 전위레벨뿐만 아니라 회로(13')에서 공급된 신호(R,)의 전위레벨이 따라서 로우레벨에서 하이레벨로 및 그역으로 변화(즉 반전)된다.
어드레스 버퍼회로(11')에서 출력된 신호(e,f)는 레벨 변환기(12')에 공급되며, 레벨 변환기에서 서로 상보인 신호(e,f)의 소정의 논리진폭(이 경우, [-0.8-(-2.4)]=1.6볼트)은 MOS트랜지스터로 구성된 디코더 회로를 동작하는데 필요한 더큰 값으로 변환된다.
레벨 변환기(12')는 기호(＂P＂)로 나타난4P채널형 MOS트랜지스터(T11내지 T14) 및 2N채널형 MOS트랜지스터(T19및 T20)로 구성된 플립플롭 회로롤 구성된다. 이 접속에서, 상기 4트랜지스터 (T11내지 T14)는 연속적으로 접속되어서 제4a도에 도시된 브릿지회로가 구성된다. 신호(e) 는 한쌍의 MOS트랜지스터(T11, T12)(즉, 상기 브릿지 회로에서 대향하는 한쌍의 MOS트랜지스터)의 게이트에 공급되며, 신호(f)는 다른 한쌍의 MOS트랜지스터(T13,T14)(즉, 상기 브릿지회로에서 대향하는 다른 한쌍의 MOS트랜지스터)의 게이트에 공급된다.
따라서, 상기 신호(e,f)의 전위가 기호 ＂L＂ 및 ＂H＂로 나타낸 바와같이 각각 로우 및 하이일 때, P채널형 MOS트랜지스터(T11,T12)는 온되며, 다른 쌍의 트랜지스터(T13,T14)는 오프된다.
따라서, 트랜지스터(T11,T19)의 접속점의 전위는 온된 트랜지스터(T11) 및 스트레이 커패시티를 통하여 흐르는 충전전위(i)에 의해 VCC레벨(예를들어, 0볼트)로 풀업되며, 역으로 트랜지스터(T13,T20)의 접속점의 전위는 온된 트랜지스터(T12)를 통해 충전된 스트레이 커패시티로부터 흐르는 방전전류(it)에 의하여 VEE레벨(예를들어, -5.2볼트)로 풀다운된다. 결과적으로 플립플롭 회로를 구성하는 N채널형 MOS트랜지스터(T19,T20)는 각각 오프, 온되며, 따라서 각 접속점의 상기 풀업, 풀다운된 전위는 래치된다. 따라서, 트랜지스터(T11,T19)의 접속점에서 출력된 신호(g)의 전위는 하이레벨(예를들어, 0볼트)로 유지되며, 트랜지스터(T13,T20)의 접속점으로 부터의 출력신호(j)의 전위는 로우레벨(예를들어 -5.2볼트)로 유지되며, 상기 신호(g)와 신호(g)에 상보인 신호(j)는 레벨 변환기에서 MOS트랜지스터로 구성된 디코더 회로에 공급된다.
상기 경우에, 신호(c,f)의 전위는 각각 로우 및 하이라고 가정된다. 그러나, 신호(e,f)의 전위가 각각 하이 및 로우일 때 트랜지스터의 쌍(T13,T14)은 온되며, 역으로 트랜지스터쌍(T11,T12)은 오프되며, 따라서 트랜지스터(T19,T20)는 각각 온 및 오프된다. 따라서, 신호(g,j)의 전위는 각각 로우레벨 및 하이레벨로 변화된다.
즉, 레벨 변환기(12')로부터 출력된 신호(g,j)의 전위는 입력 어드레스 비트신호(A0)의 전위레벨뿐만 아니라 회로(13')에서 공급된 신호(R,
Figure kpo00008
)의 전위레벨에 따라서 변화(즉, 반전)된다.
제2b도는 신호(R,
Figure kpo00009
)를 한쌍의 바이풀라 트랜지스터(T6,T7)의 베이스에 공급하기 위한 상기 회로(13')의 일예를 도시한 회로도이다.
제2b도에 도시된 회로(13')에서, 참고기호(PROM)는 소정의 테이타를 프로그램하기 위한 다이오드이며, 바이폴라 트랜지스터로 통상 구성된다. PROM을 포함하는 회로가 통상 오픈되어 있지만, 소정의 전위가 단자(패드)(T1,T2)를 통해 인가되고 소정 값을 갖는 전류가 다이오드에 형성된 PN접합을 통해 흐르면, PN접합은 파괴되며, 결과적으로 쇼트회로가 단자(T1,T2)사이에 형성되며 따라서 소정데이터가 프로그램 된다.
PROM을 포함하는 회로가 오픈될때(즉, 상기 쇼트회로가 저항(R6)간에 형성되지 않을 때), 저항(R5,R6)을 통하여 흐르는 전류로 인한 전압강하는 저항(R7)을 통하여 흐르는 전류로 인한 것보다 크며, 따라서 바이폴라 트랜지스터(T21)의 베이스에 공급된 전위는 바이폴라 트랜지스터(T22)의 베이스에 공급된 것보다 작게된다. 따라서, 트랜지스터(T21)의 에미터에 출력된 신호(
Figure kpo00010
)의 전위는 로우레벨이 되지만, 트랜지스터(T22)의 에미터에서 출력된 신호(R)의 전위는 하이레벨이 된다.
역으로, 상기 쇼트회로가 PROM의 상기 PN접합의 파괴로 인하여 형성될때(즉, 쇼트회로가 저항(R6)과 병렬로 형성될 때), 저항(R5)을 통해 흐르는 전류로 인한 전압강하는 저항(R7)을 통해 흐르는 전류로 인한 것보다 작게되며, 따라서 트랜지스터(T21)의 베이스에 공급된 전위는 트랜지스터(T22)의 베이스에 공급된 것보다 크게된다. 따라서 트랜지스터(T21)의 에미터에 출력된 신호(
Figure kpo00011
)의 전위는 하이레벨이 되지만 트랜지스터(T22)의 에미터에서 출력된 신호(R)의 전위는 로우레벨이 된다. 이 접속에서, 참고문자(I5내지 I8)는 정전류원을 나타낸다.
따라서, 회로(13')에서 출력된 신호(R,
Figure kpo00012
)의 전위는 PROM에 프로그램된 데이터에 따라서 변화(즉, 반전)된다.
전술한 바와같이, 제2a도에 도시된 상기 종래 회로에서, 직렬 접속되어 있으며, 대응 어드레스 비트신호 및 회로(13')에 구비된 RPOM에 기억된 데이터에 대응하는 신호(R,
Figure kpo00013
)가 입력되는 에미터 결합 논리게이트로 구성된 회로구성이 어드레스 버퍼회로로서 채택되었다. 그러나, 직렬 접속된 에미터 결합 논리게이트로 구성된 어드레스 버퍼회로에서는, 어드레스 버퍼회로에 가해지는 전원전위용 마진이 감소되며, 따라서 어드레스 버퍼회로에서 출력된 신호를 위한 충분한 논리진폭 (즉, 하이와 로우레벨간의 충분한 전위차)을 얻기가 불가능하며, 따라서 어드레스 버퍼회로뒤에 접속되는 레벨 변환기의 동작속도가 감소된다는 문제점이 발생된다.
본 발명은 상기 문제를 해결하기 위한 것이며, 본 발명의 주목적은 어드레스 버퍼회로에 가해진 전원전위를 위한 마진을 증가시키고, 어드레스 버퍼회로에서 레벨 변환기에 가해지는 신호의 로우 전위레벨을 더 낮게하며(예를들어, 상기 종래회로에 도시된 바와 같이 이 레벨을(-2.4볼트)에서 예를들어 (-3.2볼트)까지 저하시킴), 따라서 상기 신호(R,
Figure kpo00014
)에 근거한 어드레스 비트신호의 반전 혹은 비반전이 레벨 변환기내에서 제어될 수 있으며 따라서 어드레스 버퍼회로가 어드레스 비트 신호가 입력되는 에미터 결합 논리게이트만을 포함하는(즉, 상기 신호(R,
Figure kpo00015
)가 입력되는 에미터 결합 논리게이트를 포함하지 않는)통상적인 전류 스위치로서 구성될 수 있도록 한 회로구성으로서 레벨 변환기를 구성하여 레벨 변환기의 레벨 변환속도를 증가시키는 것이다.
제3도는 본 발명에 따라서 상기 부분(1-0)에 대응하는 회로의 일실시에를 설명하는 회로도이다. 제2a도와 동일한 부재번호 혹은 문자가 제3도에 도시된 대응회로 부분의 각각에 주어진다.
제3도에서, 부재번호(11)는 어드레스 비트신호(A0)와 기준신호(Vref)가 입력되는 통상의 전류 스위치로서 구성된 ECL형 어드레스 버퍼회로를 나타낸다. 부재번호(13)는 상기 회로에 기억된 데이타(예를들면, 결합 메모리 셀을 포함하는 표준 메모리 셀 어레이의 부분에 대응하는 행 어드레스 비트의 논리레벨)에 따라서 어드레스 비트신호의 반전 혹은 비반전을 제어하기 위한 회로이다. 서로 상보인 회로(13)의 단자(a,b)에서 출력된 제어신호는 하기에 언급되는 바와같이 상보 MOS인버터 회로의 입력단자(a,b)에 각각 공급된다.
부재번호(12)는 본 발명에 따른 레벨 변환기이다. 레벨 변환기(12)는 브릿지회로를 구성하는 P채널형 MOS트랜지스터(T11내지 T14), 제2a도에 도시된 플립플롭회로를 구성하는 N채널형 MOS트랜지스터(T19,T20), 및 전원전위(VCC혹은 VEE)를 브릿지회로의 접속점(c)(즉, 트랜지스터(T11,T13)사이의 접속점) 및 접속점(d)(즉, 트랜지스터(T12,T14)사이의 접속점)에 상기 회로(13)에 공급된 제어신호의 전위 레벨에 따라서 각각 공급하기 위한 한쌍의 상보 MOS(COMS)인버터회로로 구성된다. 즉 상기 CMOS인버터회로의 하나는 각각 제어신호가 회로(13)의 단자(a)에서 공급되는 게이트를 갖는 P채널형 MOS트랜지스터(T15) 및 N채널형 MOS트랜지스터(T16)로 구성되며, 단자(a)에서 공급된 제어신호의 전위레벨에 따라 전원전위(VCC혹은 VEE)를 접속점(c)에 공급한다. 다른 CMOS인버터회로는 각각 제어신호가 회로(13)의 단자(b)로부터 공급되는 게이트를 갖는 P채널형 MOS트랜지스터(T17) 및 N채널형 MOS트랜지스터(T18)로 구성되며, 단자(b)에서 공급된 제어신호의 전위레벨에 따라 전원전위(VCC혹은 VEE)를 접속점(d)에 공급한다. 제3도에 도시된 바와같이, 접속점(c,d)은 트랜지스터(T11내지 T14)로 구성된 브릿지회로에 구비된 4접속점중에 교호로 위치된다.
이 접속에서, 상기 CMOS인버터 회로를 구성하는 트랜지스터(T15내지 T18) 각각의 크기는 온될때의 저항값이 무시될 수 있을 정도로 충분히 크다. 결과적으로, 회로는 CMOS인버터 회로의 입력단자(a,b)에서 공급된 제어신호의 전위레벨에 따라서, 전원전위(VCC혹은 VEE)가 각각 접속점(c,d)에 실제로 직접 공급되거나(제4a도에 도시), 전원전위(VEE혹은 VCC)가 각각 접속점(c,d)에 실제로 직접 공급됨에 의하여 실현될 수 있다. 즉, 접속점(c,d)에 가해진 전원전위는 제4a 및 4b도에 도시된 바와같이, CMOS인버터회로의 입력단자(a,b)에서 공급된 제어신호의 전위레벨에 따라서VCC에서 VEE또는 그 역으로 변화될 수 있다.
어드레스 비트신호의 반전 혹은 비반전을 제어하는 회로(13)는 예를들어 레이저에 의해 분리될 수 있는 폴리실리콘층, 소정 전류에 의해 분리될 수 있는 퓨즈 혹은 다이오드에 의해 구성된 상기 PROM으로 구성된 데이터 기억부(ROM부)(M)로 구성된다. 데이터(예를들어, 결함 메모리 셀을 포함하는 표준 메모리 셀어레이의 부분에 대응하는 행 어드레스 비트의 논리레벨)는 부분(M)을 포함하는 회로의 접속 혹은 분리여부를 선택함에 의하여 부분(M)에 기억된다.
따라서, 여기서 ROM부(M)를 포함하는 회로는 접속되며, 저항(R3)과 P채널형 MOS트랜지스터(T21) 및 N채널형 MOS트랜지스터(T22)의 게이트 사이의 접속점의 전위레벨은 하이레벨이 되며, 따라서 트랜지스터(T21)는 오프되며, 트랜지스터(T22)는 온된다. 결과적으로, 단자(a)에서 출력된 제어신호의 전위는 기호＂L＂로 나타내어진 로우레벨로 반전되며, 로우레벨 신호는 P채널형 MOS트랜지스터(T23) 및 N채널형 MOS트랜지스터(T24)의 게이트에 공급되며, 따라서 트랜지스터(T23)는 온되며, 트랜지스터(T24)는 오프된다. 결국, 단자(b)에서 출력된 제어신호의 전위는 기호＂H＂로 나타내어진 하이레벨로 다시 반전된다.
따라서, 레벨 변환기(12)에서 P채널형 트랜지스터(T15)는 단자(a)에서 공급된 상기 로우레벨 신호에 의해 온되며, 따라서 하이레벨 전위(VCC)는 온된 트랜지스터(T15)를 통하여 접속점(c)에 공급된다. 또한 N채널형 트랜지스터(T18)는 단자(b)에서 공급된 상기 하이레벨신호에 의해 온되며, 따라서 로우레벨 전위(VEE)는 온된 트랜지스터(T18)를 통하여 접속점(d)에 공급되며, 따라서 레벨 변환기(12)의 회로 구성은 제4a도와 동일하다.
상기 조건하에, NPN 트랜지스터(T1)의 베이스에 공급된 어드레스 비트신호(A0)의 전위레벨이 하이(예를들어, -0.8볼트)이면, 베이스에서 트랜지스터(T1)의 에미터에 접속된 트랜지스터(T2)는 온되며, 기준신호(Vref)가 공급되는 베이스를 갖는 트랜지스터(T3)는 오프된다. 결과적으로, 트랜지스터(T4)의 베이스 전위는 저항(R1)에서 발생된 전압강하로 인해 로우레벨이 되며, 따라서 트랜지스터(T4)의 에미터에서 한 쌍의 MOS트랜지스터(T11및 T12)의 게이트로 공급된 신호(e)의 전위레벨을 로우레벨(예를 들어, -3.2볼트)이 된다. 한편, 트랜지스터(T5)의 베이스 전위는 하이레벨(VCC레벨)이 되며, 따라서 트랜지스터(T5)의 에미터에서 다른 쌍의 MOS트랜지스터(T13,T14)의 게이트에 공급된 신호(f)의 전위레벨은 하이레벨(예를들어,-0.8볼트)이 된다.
결과적으로 한쌍의 MOS트랜지스터(T11,T12)는 온되지만 다른쌍의 MOS트랜지스터(T13,T14)는 오프된다. 따라서, 온된 트랜지스터(T11)와 오프된 트랜지스터(T19)간의 접속점에서 출력된 신호(g)의 전위레벨은 하이레벨(VCC레벨, 예를들어 0볼트)이 되며, 온된 트랜지스터(T12,T20)간의 접속점에서 출력된 신호(j)의 전위레벨은 로우레벨(VEE레벨, 예를들어-5.2볼트)이 된다. 이 신호(g,j)는 레벨 변환기에서 MOS트랜지스터에 의하여 구성된 디코더회로에 공급된다.
이 접속에서, 트랜지스터(T1)의 베이스에 공급된 어드레스 비트신호(A0)의 전위레벨이 로우(예를들어,-1.6볼트)이면, 트랜지스터(T2)는 오프되며, 트랜지스터(T3)는 온되며, 결과적으로 신호(e)의 전위레벨은 하이레벨이 되지만 신호(f)의 전위레벨은 로우레벨이 된다. 따라서, 한쌍의 MOS트랜지스터(T11,T12)는 오프되지만, 다른쌍의 MOS트랜지스터(T13,T14)는 온되며, 따라서 신호(g,j)의 전위레벨은 각각 로우 및 하이가 된다. 즉, 레벨 변환기에서 출력된 신호(g,i)의 전위레벨은 어드레스 버퍼회로를 통하여 레벨 변환기에 공급된 어드레스 비트신호의 전위레벨에 따라 변화(즉 반전)된다.
또한, ROM부(M)를 포함하는 회로가 분리된 곳에서, 단자(a,b)에서 공급된 제어신호의 전위레벨은 각각 하이 및 로우가 된다.
따라서, 레벨 변환기(12)에서, N채널 트랜지스터(T16)는 단자(a)에서 공급된 상기 하이레벨 신호에 의하여 온되며, 따라서 로우레벨 전위(VEE)는 온된 트랜지스터(T16)를 통하여 접속점(c)에 공급된다. 또한 P채널형 트랜지스터(T17)는 단자(b)에서 공급된 상기 로우레벨 신호에 의해 온되며, 따라서 하이레벨 전위(VCC)는 온된 트랜지스터(T17)를 통하여 접속점(d)에 공급된다. 따라서 레벨 변환기(12)의 회로구성은 제4b도에 도시된 것과 동일하게 된다.
따라서, 트랜지스터(T1)의 베이스에 공급된 어드레스 비트신호(A0)의 전위레벨이 하이이고, 한쌍의 MOS트랜지스터(T11,T12)가 신호(e)의 로우전위 레벨로 인하여 온될지라도, 신호(g)의 전위레벨은 로우레벨(VEE레벨)이 되며 신호(j)의 전위레벨은 제4b도에 도시된 바와같이 하이레벨(VCC레벨)이 된다.
따라서, 레벨 변환기에서 출력된 신호(g,j)의 전위레벨은 상기 회로(13)에서 레벨 변환기로 공급되 제어 신호의 전위레벨에 따라서, 제4a 및 제4b도에 도시된 바와같이, 역시 변화(즉, 반전)된다.
이 접속에서, 제4a 및 4b도에 있어서, 참고기호(i)는 제2a도에 기술된 충전전류에 대응하며, N채널 트랜지스터(T19,T20)를 구성하는 플립플롭회로는 상기 충전전류에 의해 구동된다. 또한, 참고기호(it)는 제2a도에 기술된 방전전류에 대응하며, 대응부분의 전위는 상기 방전전류에 의해 급히 풀다운된다.
전술한 바와같이, 본 발명에 따른 레벨 변환기(12)를 사용함에 의하여, 레벨 변환기(12)에서 출력된 신호의 전위레벨은 기억된 데이터에 따라 어드레스 비트신호의 반전 혹은 비반전을 제어하기 위해 회로(13)에서 공급된 제어신호의 전위레벨에 따라서, 레벨 변환기(12)내에서 변화(즉, 반전)될 수 있다.
즉, 본 발명에 따른 레벨 변환기(12)를 사용함에 의하여, 직렬로 접속되어 있으며, 게이트에 어드레스 비트신호 및 회로(13)에서 출력된 제어신호(R,
Figure kpo00016
)가 제2a도에 도시된 바와같이 공급되는 에미터 결합 논리게이트를 포함하는 어드레스 버퍼회로를 제공하는 것은 필요하지 않다. 따라서, 본 발명에 따라 레벨 변환기(12)에 접속된 어드레스 버퍼회로(11)는 어드레스 비트신호 및 기준신호만이 입력되는 통상의 전류스위치로서 구성될 수 있다.
상기 실시 예에서, P채널형 MOS트랜지스터(T11,T14) 및 N채널형 MOS트랜지스터(T19,T20)는 브릿지회로를 구성하는 4MOS트랜지스터 및 플립플롭 회로를 구성하는2MOS트랜지스터로서 각각 채택되지만, 어드레스 버퍼회로가 제3도에 도시된 ECL게이트를 구성하는 NPN형 바이폴라 트랜지스터 대신 PNP형 바이폴라 트랜지스터에 의해 구성되면, N채널형 MOS트랜지스터(T11내지 T14) 및 P채널형 MOS트랜지스터(T19,T20)를 사용하는 것도 가능하다.
전술한 바와같이, 본 발명에 따르면, 어드레스 버퍼회로에 가해진 전원전위를 위한 마진을 증가시키고, 어드레스 버퍼 회로에서 레벨 변환기로 공급된 신호의 논리진폭(즉, 하이레벨과 로우레벨간의 전위차)을 증가시키고(예를들어, 로우전위레벨을(-3.2)볼트로 낮아지게 하고), 따라서 레벨 변환기의 동작을 고속으로 하는 것이 가능하다.

Claims (5)

  1. 서로 대향하는 4트랜지스터중 한쌍의 게이트는 제1신호를 수신하며, 서로 대향하는 상기 4트랜지스터중 다른쌍의 게이트는 상기 제1신호에 상보인 신호를 수신하는 한 형태의 전도성을 갖는 4MOS트랜지스터로 구성된 브릿지회로 : 제2신호 및 상기 제2신호에 상보인 신호가 각각 입력되며, 출력은 상기 브릿지회로에 교호로 위치된 제1쌍의 접속점에 각각 접속되는 한쌍의 상보 MOS인버터 회로 : 및 상기 브릿지 회로에 교호로 위치된 제2쌍의 접속점 사이에 접속되며, 이것에 의하여 제3신호 및 상기 제3신호에 상보인 신호를 상기 제2쌍의 접속점으로부터 각각 출력시키는 플립플롭 회로로 각각 구성되는 다수의 레벨 변환기를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 플립플롭회로는 상기 4트랜지스터의 전도성과 반대형태의 전도성을 가지며, 게이트가 상기 제2쌍의 접속점에 접속되는 한쌍의 MOS트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 하나의 어드레스 비트신호 및 기준신호가 입력되는 에미터 결합 논리게이트에 의해 각각 구성되는 다수의 어드레스 버퍼회로로 더 구성되며, 상기 어드레스 버퍼회로의 각각에서 출력되는 상기 제1신호 및 상기 제1신호에 상보인 상기 신호의 전위레벨은 대응 어드레스 비트신호의 전위레벨에 따라서 변화되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 대응 어드레스 비트신호의 반전 혹은 비반전을 제어하기 위한 다수의 제어회로로 더구성되며, 상기 제어회로의 각각에서 출력된 상기 제2신호 및 상기 제2신호에 상보인 상기 신호의 전위레벨은 대응 제어회로에 기억된 데이터에 따라서 변화되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 디코더회로, 표준 메모리 셀 어레이, 용장도 메모리 셀 어레이, 및 상기 표준 메모리 셀 어레이로부터 상기 용장도 메모리 셀 어레이로의 스위치를 제어하는 회로로 더 구성되며, 상기 제3신호 및 상기 제3신호에 상보인 상기 신호는 상기 레벨 변환기의 각각에서 상기 디코더 회로에 공급되며, 소정의 어드레스에 대응하는 상기 표준 메모리 셀 어레이의 부분은 상기 입력어드레스 비트신호의 적어도 일 논리레벨이 대응 제어회로에 기억된 상기 데이터의 논리레벨과 일치하지 않을 때 상기 레벨 변환기의 각각에서 공급된 제3신호 및 대응 제3신호에 상보인 신호의 전위레벨에 따라서 상기 디코더 회로를 통하여 선택되며, 상기 용장도 메모리 셀 어레이는 상기 입력 어드레스 비트신호의 각 논리레벨이 대응 제어회로에 기억된 상기 데이터의 논리레벨과 일치할 때 표준 메모리 셀 어레이의 상기 부분 대신에 상기 스위칭 제어회로에 의해 선택되는 것을 특징으로 하는 반도체 메모리 장치.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0355914A (ja) * 1989-07-25 1991-03-11 Fujitsu Ltd 半導体装置
JP2556208B2 (ja) * 1991-03-19 1996-11-20 富士通株式会社 レベル変換回路
FR2961978B1 (fr) * 2010-06-25 2013-11-22 St Microelectronics Sa Circuit bistable en logique cml

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2840329C2 (de) * 1978-09-15 1981-10-15 Siemens AG, 1000 Berlin und 8000 München Adreßpuffer in MOS-Technik
DE2962107D1 (en) * 1978-12-23 1982-03-18 Fujitsu Ltd Semiconductor integrated circuit device including a reference voltage generator feeding a plurality of loads
JPS57150190A (en) * 1981-02-27 1982-09-16 Hitachi Ltd Monolithic storage device
JPS585029A (ja) * 1981-06-30 1983-01-12 Fujitsu Ltd レベル変換回路

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