KR900004633B1 - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

Info

Publication number
KR900004633B1
KR900004633B1 KR1019850005763A KR850005763A KR900004633B1 KR 900004633 B1 KR900004633 B1 KR 900004633B1 KR 1019850005763 A KR1019850005763 A KR 1019850005763A KR 850005763 A KR850005763 A KR 850005763A KR 900004633 B1 KR900004633 B1 KR 900004633B1
Authority
KR
South Korea
Prior art keywords
commissioner
driver
word line
low
load resistor
Prior art date
Application number
KR1019850005763A
Other languages
English (en)
Other versions
KR870002584A (ko
Inventor
요시노리 오까지마
도모하루 아와야
Original Assignee
후지쓰 가부시끼가이샤
야마모도 다꾸마
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쓰 가부시끼가이샤, 야마모도 다꾸마 filed Critical 후지쓰 가부시끼가이샤
Publication of KR870002584A publication Critical patent/KR870002584A/ko
Application granted granted Critical
Publication of KR900004633B1 publication Critical patent/KR900004633B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
    • G11C11/415—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Logic Circuits (AREA)

Abstract

내용 없음.

Description

반도체 메모리 장치
제1도는 본 발명에 따른 ECL 메모리 장치의 개략적 회로도.
제2a도 내지 2d도는 본 발명 실시예의 주요부의 다이어그램과 그의 레벨 다이어그램.
제3도는 ECL 회로에서 온도 계수를 설명하기 위한 접속 다이어그램.
제4도는 ECL 회로에서 온도 계수를 설명하는 그래프.
제5도는 종래기술과 본원에서 전원 마아진의 차이를 설명하는 다이어그램.
* 도면의 주요부분에 대한 부호의 설명
WD : 워드선 드라이버부 6 : 메모리 셀
본 발명은 마스터 슬라이스 방식에 의하여 제조되는 에미터 결합논리(ECL)형 반도체 메모리 장치 특히 최적수의 워드선 드라이버 단을 갖춘 ECL 형 반도체 메모리장치에 관한 것이다.
바이폴러 트랜지스터를 사용하는 ECL 메모리장치는 최근 증가된 대용량을 갖도록 제조되고 있다. 이것은 워드선 부하의 증가를 수반한다. 이와같이 증가된 부하를 처리하기 위하여 2단 에미터 폴로워(emitter follower)(EF)구조 또는 다링톤 접속에서 워드선의 드라이버를 형성하여 구동능력을 향상시키는 것이 효율적이다. 이것은 고속동작과 저전원소비를 가능하게 한다.
ECL 메모리장치는 2형태, 즉"10K"와 "100K"로 되어 있다. 이들의 입력과 출력 레벨은 거의 동일하지만 그들의 온도특성은 상위이다. 즉 10K형은 다이오드의 순방향전압(VF)의 것과 동일한 온도 계수를 가지는 반면 100K형은 내부적으로 계수 제로의 온도계수를 이룩하기 위하여 온도특성을 개선한다. 이들중 어느 것을 사용할지는 장치의 특정 응용에 따라 다르다.
양 형태의 다른 차이는 전원 전압에 있다. ECL 메모리장치는 접지전원(VCC)과 부전원(VEE)사이에서 동작한다. 부전원(VEE)은 10K형에서 통상 -5.2V이고 100K형에서 -4.5V이다. 즉 10K형은 100K형보다 0.7V 더 낮은 전원으로서 동작한다. 다시 말하여 10K형의 전원 마아진은 100K보다 더 크다. 상기 양형은 동일한 잠복적 전원마아진을 갖는다. 100K와 10K형의 종래회로 구성에서 유일한 차이는 100K형이 출력전압의 온도 특성을 보상하는 출력 버퍼 게이트내의 다이오드와 정전압 스윙을 수신함으로 인하여 입력 버퍼 게이트의 드레시 호울드 레벨을 조정하기 위한 다른 다이오드를 가지고 있다는 것이다. 그러므로 100K와 10K형은 거의 동일한 웨이퍼 공정에 의하여 제조되며 추가 다이오드가 항상 준비되며 100형을 제조하기 위하여 배선공정은 이들 회로에 다이오드를 추가하도록 변화된다. 이런 방법을 마스터 슬라이스라 부른다.
워드선 드라이버가 2단으로 제조될 때 워드선 전압은 로우가 되고 워드선과 비트선에 공급되는 전체 레벨은 워드선의 전압강하에 대응하여 로우가 된다. 이것은 100K형에서 전원 마아진을 줄여서 더 낮은 공급 전압인 약 -4.5V에서 동작한다. 실제로 2단 워드 드라이버를 갖는 대부분의 메모리 장치는 -4.5V에서 동작할 수 없다.
이것은 100K형에서 워드선 드라이버가 1단으로 제조되어야 한다는 것을 의미한다. 그러므로 마스터 슬라이스 방식과 종래 회로 기술을 사용할 때 10%형에서 조차도 1단으로 제조되는 워드 드라이버를 가져야만 한다. 그러나 이것은 고속 동작이 그의 충분한 전원 마아진에도 불구하고 10K형에서 조차 얻을 수 없다는 것을 의미한다.
본 발명의 목적은 마스터 슬라이스 방식으로 제조되며 충분한 전원 마아진을 가질 때 급히 동작하도록 2단 워드선 구동기로서 형성될 수 있으며 충분한 전원 마아진을 확보할 필요가 있을 때 1단 워드선 드라이버로서 형성되는 ECL 메모리장치를 제공하는데 있다.
본 발명에 따라 고전위원(VCC); 저전원(VEE); 고전위원에 접속되고 어드레스 신호를 수신하여 선택된 워드선의 전위를 고전위원보다 소정전위만큼 더 낮은 선택레벨이 되도록 하는 워드선 드라이버부; 및 워드선에 접속되는 다수의 메모리셀을 포함하는 반도체 메모리장치가 제공된다. 저전위원은 제1저전위원 또는 더 낮은 제2저전위원과 접속될 수도 있다. 다수의 드라이버 트랜지스터가 워드선 드라이버부내에 제공되어 다수의 단을 구성할 수 있다. 제1전위원이 저전위원에 접속될 때의 드라이버 트랜지스터의 단수는 제2전위원이 접속될 때보다 더 적게 된다. 제1전위원이 접속되었을 때 워드선들의 선택레벨은 제2저전위원이 접속되었을 때보다 더 높게 만들어진다.
더욱이 본 발명의 특징과 장점은 첨부된 도면을 참고로 한 다음의 설명으로부터 더욱 명백해질 것이나 본 발명의 사상이 일예에 불과한 기술된 실시예나 도면에 한정되는 것은 아니다.
제1도는 ECL 메모리장치의 개략적 회로도이다. 제1도에서 1은 워드선(WL)을 선택하는 X 어드레스 디코더를, 2는 비트선(BL)을 선택하는 Y 어드레스 디코더를, 3은 하강을 가속하도록 워드선(WL)을 방전하는 워드선 방전회로를, 4는 선택된 셀 정보를 증폭하는 감지회로롤, 5는 읽기(R), 쓰기(W)의 칩선택(CS)동작을 제어하는 회로를, 6은 매트릭스에 배열된 메모리셀을, 및 WD는 워드선 드라이버를 각각 나타낸다.
칩선택바(
Figure kpo00001
)가 L(저)이 될 때 ECL 메모리칩이 동작가능하다. 기입허용바(bar)(
Figure kpo00002
)가 로우일 때 데이터(Din)가 디코더(1,2)에 의하여 선택된 셀(6)에 기입된다. 기입 허용바(
Figure kpo00003
)가 H(하이)일 때 데이터(Dout)가 디코더(1,2)에 의하여 선택되는 셀(6)로부터 독출된다. 제1도에서 워드선 드라이버(WD)가 1트랜지스터로 형성되어 "1단"구성이다.
제2a도 및 2c도는 본 발명 실시예의 주요부 즉 제1도의 X 어드레스 디코더(1)로부터 워드선 드라이버(WD)까지의 회로도이다. 제2b도와 2d도는 각각 제2a도 및 2c도에 도시된 회로의 레벨 다이어그램이다. 2단 또는 1단 구조를 선택적으로 형성하도록 워드선 드라이버(WD)는 2EF 트랜지스터(T2,T3)를 갖추고 있다. 고전위원(VEE) 즉 -4.5V를 갖는 100K형이 필요할 때 제2a도에 도시된 접속이 행하여진다. 저전위원(VEE) 즉 -5.2V를 갖는 10K형이 요망될 때 제2c도에 도시된 접속이 행하여진다.
다시말해 10K형인 경우에 2단 구조가 2EF 트랜지스터(T2,T3), 트랜지스터(T2)의 에미터 저항기(R2), 및 정전류원(J2)(선으로 접속됨)을 사용하여 형성되어 구동력을 높인다. 이점을 고려하여 제2a도 및 제2c도에서 도시된 바와같이 정전류원(J1)에 부하저항기(R1,R1')와 저항기(R2,R2')의 2종류가 제공된다는 것을 주목해야 한다.
제2a도 및 제2c도에서 저항기(R1,R2)의 값은 저항기(R1',R2')의 값보다 더 낮게 각각 선택된다.
제2c도에 도시된 10K형의 경우에 저항기(R1',R2')가 접속된다.
결과적으로 저항기(R1')에 흐르는 전류(i')는 저항기(R1)내의 전류(i)보다 더 작다.
2종류의 트랜지스터가 제공되고 트랜지스터의 접속이 변환됨으로써 전력손실을 감소하는 것이 가능하다.
고전위원(VCC), 제2저전위원(VEE)과 선택된 워드선 드라이버 사이의 관계가 제2d도에 도시되었다.
제2d도에 도시된 바와같이 워드선의 선택레벨은 고전위원(VCC=0)보다 2단에 대응하는 값(2VBE)만큼 더 낮게 된다.
100K형에 대해서 제2a도에 도시된 바와같이 트랜지스터(T2), 저항기(R2) 및 정전류원(J2)이 사용되지 않는다.
디코더(1)의 출력이 트랜지스터(T3)의 베이스에 직접 공급되도록 접속이 행해진다.
즉 워드선 드라이버가 1단 구조로 형성된다.
제2b도에 도시된 바와같이 트랜지스터(WL)의 선택 레벨 전위가 상기의 2단 구조보다 트랜지스터(T2)의 베이스와 에미터 사이에 1단에 대응하는 값(VBE)(약 0.7V)만큼 더 높게 된다.
전술한 바와같이 10K형에서 저전위원(VBE)은 충분히 깊어 즉 -5.2V이므로 워드선 드라이버는 2단 드라이버 트랜지스터(T2,T3)를 가질 수 있어 워드선 구동능력은 1단 드라이버에서 보다 더 좋기 때문에 고속 동작이 가능하게 된다.
더욱이 비록 10K형에서 전력 소비가 그런 깊은 저전위원 때문에 크개 될지라도 워드 드라이버가 더 작은 베이스 전류를 전송함으로써 동작 가능한 2단 드라이버로서 구성되므로 드라이버 게이트는 더 큰 저항기(R1',R2')를 사용 가능하다. 이것은 들이버 게이트에서 깊은 전위원을 사용함으로써 결합을 제거하여 전력소비가 감소되도록 할 수 있음을 의미한다.
한편 100K형에서 저전위원(VEE)이 충분히 깊지 않으므로 워드 드라이버는 단지 1단 워드선 트랜지스터(T3)로서 구성된다.
그러므로, 전위원 사이의 전위차(VCC-VE)가 작을지라도 워드선 선택레벨이 충분히 크기 때문에 메모리의 전위마아진은 적절한 동작을 확보할 수 있을 정도로 충분히 크다.
제조공정에서 2드라이버 트랜지스터(T2,T3), 2저항기(R1',R2, R2'), 저항기(R2), 및 전류원(J2)을 갖는 마스터 벌크(master bulk)가 10K,100K형 둘 모두에 대하여 제조된다.
마스터 벌크상에 신 패턴을 형성하는 공정에서 10K 및 100K형은 제2a도 및 제2c도에 도시된 바와 같이 노드(N1내지 N6)를 접속 또는 단절함으로써 선택적으로 생산된다.
제3도는 10K형과 100K형 사이의 차이를 도시한 회로도이다. 도시된 바와같이 다이오드(D)는 100K형에서 온도를 보상하기 위하여 사용되지만 10K형에서 온도 보상을 위해 사용되지 않는다.
이것은 노드(N7)와 노드(N8)사이에 다이오드(D)를 접속하거나 접속하지 않으므로써 이룩된다. 이 회로는 통상의 ECL 게이트 회로이다.
10K형의 경우에 출력단에서 EF 트랜지스터(Ta)의 저항기(Ra)의 온도 특성이 출력(Dout)에 나타난다.
제4도는 ECL 레벨의 중간치가 표준치로서 -1.3V이고 H(high)레벨은 표준으로 -0.8V, L(low)레벨은 표준으로 -1.8V라 가정했을 때 온도 특성의 그래프이며 파선은 10K형을 도시하고 굵은 선은 100K형을 표시한다.
100K형의 H레벨은 온도상승에 따라 상당히 증가한다. 중간차는 양에 있어서 다음으로 증가한다. L레벨은 조금도 변하지 않는다. L레벨이 안정화되는 이유는 일정 전류원을 형성하는 트랜지스터(Tb)의 기준 전압(VREF)이 온도특성에 제공될 수 있다는 것이다. 즉 출력 레벨의 온도 변화는 트랜지스터(Ta)의 베이스-에미터 전압(VBE)이 온도가 상승할 때 감소하므로 발생한다. 저항기(Ra)에 이르는 전류는 온도가 상승할 때 증가하도록 이루어질 경우, VBE의 감소는 일정하게 이루어진 출력레벨을 보상할 수 있으며 저항기(Ra)를 흐르는 전류는 트랜지스터(Tb)를 통과한 전류에 의해 변경할 수 있다. 따라서 베이스 전압(VREF)을 변경하도록 할 수 있다. 그러나, H레벨은 저항(Rc)이 이 오프상태에 있을 때 나타나며, 따라서 저항기(Ra)와 트랜지스터(Ta)의 온도 특성을 받게 되고 트랜지스터(Tb)를 통과한 전류에 의해 보상될 수 있다.
그러므로, 100K형에서 다이오드(D)는 제3도에 표시된 극성에 의해 접속된다. 트랜지스터(Ta)의 베이스 전위는 트랜지스터(Td)의 콜렉터 전위를 인가시킴으로써 일정하게 이루어지며(이것은 로우레벨로 안정화된다), 이것은 출력이 하이레벨일 때 온이다. 이때 트랜지스터(Ta)의 에미터전위, 즉 출력레벨은 상기 언급한 안정 트랜지스터(Td)의 L레벨 콜렉터 전위로부터 VF를 상승시키는 레벨로 클램프되며 VBE만큼 하강한다. 다이오드(D)의 순방향 전압(VF)은 트랜지스터(Ta)의 베이스-에미터 전압(VBE)(약 0.7V 내지 0.8V)과 동일하기 때문에 출력레벨(H레벨)은 트랜지스터(Td)의 L레벨 콜렉터전위와 같다. 즉 일정하다. L레벨에서, 출력레벨(Dout)은 트랜지스터(Tc)은 콜렉터 전위보다 트랜지스터(Ta)의 베이스-에미터 전압(VBE)의 1단계 해당하는 값만큼 더 낮은 값을 갖으며, 이것 또한 일정하다. 그러므로, 100K형의 ECL 레벨에서 온도계수는 존재하지 않는다. 그러나, 10K형에서 다이오드(D)가 접속되지 않으므로, 출력의 L레벨은 온도 변화에 기인하여 변화되지 않는다. 그러나, VBE의 온도변화는 H레벨로 나타난다. 100K형 전위의 결정에 관해, 이러한 온도 특성을 갖는 100K형은 항상 10K형보다 더 얕은 전위원 전압으로 동작될 필요가 있다. 워드선 드라이버가 2단으로 형성될 경우, 선택 워드선의 전위는 1단의 VBE의 양만큼 감소한다. 그러므로, 이 양만큼 더 깊은 전위원이 요구된다.
100K형의 -4.5V의 전위원은 이와같은 회로구조에서 불가능하다.
제5도는 전원 마아진의 다이어그램이다. 그것은 종래의 공통 마스터 슬라이스방법, 및 종래의 "예외적" 마스터 슬라이스 방법("예외적"은 10K형 및 100K형에 대해 예외적인 방법을 의미한다)에 의해 이루어진 10K 및 100K형에 대한 사용가능한 전압(사선부분)의 범위를 나타낸다. 사용가능한 전압의 범위는 상한으로서 회로소자를 동작시키도록 요구된 최소 전압 및 소자의 항복이 하한으로서 발생될 수 있는 고전압 사이의 적합한 마아진을 취함으로써 결정된다. 종래의 마스터 슬라이스 방법에 의해 이루어진 10K 및 100K형의 전위원 범위는 -4.5V에서라도 동작시키기 위해 -5.2V 내지 -4.5V를 커버하도록 세트된다. 여기서, 온도 보상회로만이 10K 및 100K형 사이에 변경된다. 워드선 드라이버는 양 경우에 1단 구조이다.
종래 경우에라도, 10K형은 2단 구조의 워드선 드라이버를 갖는다. 그러나, 이것은 예외적 10K방법의 경우이고, -4.5V 전원에 의하여 동작하지 않는다. 예외적 100K형 방법에서, 워드선 드라이브는 1단 구조이고 -4.5V 전원에 의하여 동작한다.
이와 반대로, 본 발명의 공통 마스터 슬라이스 방법에 의해 발생된 100K형은 종래의 공통마스터 슬라이스 방법에 의해 발생된 것과 같으며, 10K형은 2단 구조를 형성된 워드선 드라이버를 갖는다.
-5.2V 근처의 전원이 10K형에 의해 요구되어 드라이버가 -4.5V 전원에 의하여 동작될 수 없을 때, 구동성이 증가한다.
본 발명에서, 공통 마스터 슬라이스 방법은 10K와 100K형을 발생시키는데 사용된다. 그러므로, 워드선 드라이버는 2단 구조로 형성될 수 있도록 이루어져 있고, 온도 보상 다이오드(D)는 부착 가능하게 되어 있다(반 완성된 소자가 마스터 슬라이스에 제공된다). 워드선 드라이버가 2단 구조에서 형성될 경우, 메모리부는 일치해서 조정되어야 한다. 예를 들어, 제1도에서와 같이 노드(N-와 N10)간의 다이오드(D')를 접속시키는 것과 같이 다이오드를 필요한 부분으로 삽입시킴으로써 레벨을 조정하는 것이 요구된다. 이러한 다이오드는 이미 준비되어 있다. 배선 과정에서, 다이오드(D')는 제2a,2c도의 워드 드라이버 회로 및 드라이버 게이트의 동일한 방식에서 10K 또는 100K에 따라 선택적으로 접속된다.
상기에서 설명했듯이, ECL 형의 반도체 메모리장치에서 일반적으로 워드선 드라이버의 드라이버 트랜지스터는 고전위원(VCC)보다 소정 레벨만큼 더 낮은 선택레벨로 그것을 위치시키기 위해 선택워드선에 대해 온으로 위치된다. 비선택 워드선은 선택 레벨보다 더 낮은 비선택 레벨로 위치된다. 읽기 및 기입동작은 선택 워드선의 선택 메모리셀의 레벨, 기입 트랜지스터 및 읽기 트랜지스터의 레벨등에 관해 ECL 회로를 동작시킴으로써 수행된다. 그러므로, 고전위원(VCC) 및 저전위원(VEE)간의 레벨차가 충분히 클 경우, 전원 마아진은 크게 된다.
그러므로 본 발명에서 VCC및 VEE(0V 및 5.2V)간에 큰 전위차를 갖는 10K형의 경우에, 워드선 드라이버는 고속을 가능하게 하도록 2단 구조로 형성된다. VCC및 VEE(0V 및 -4.5V)간에 불충분하게 큰 전위차를 갖는 100K형의 경우에 워드선 드라이버는 전원 마아진을 보장하도록 1단 구조로 형성된다. 즉, 워드선(WL)이 선택 레벨은 10K형에서 (VCC-2VBE)로 되고 100K형에서 (VCC-VBE)로 된다.
상기에서 설명했듯이, 본 발명에 따라, ECL 레벨의 출력에서 어떤 온도계수를 갖지 않는 100K ECL 메모리장치 및 온도계수를 갖는 10K ECL 메모리장치가 공통 마스터 슬라이스에 의해 제조될 수 있다. 더욱이, 후자의 워드선 드라이버는 2단 구조로 형성되며, 고속 동작을 가능하게 한다.

Claims (9)

  1. 고전위원(VCC); 저전원(VEE); 상기 저전위원에 접속될 수 있는 제1전위원; 상기 저전위원에 접속되며 상기 제1전위원보다 더 낮은 전위를 가지는 제2저전위원; 워드선(WL), 및 상기 워드선 중의 하나가 선택되며 소정의 전위만큼 고전위원보다 더 적은 선택레벨을 가지며 나머지의 워드선은 선택되지 않으며 선택레벨보다 더 낮은 비-선택 레벨을 가지는 워드선; 상기 워드선에 접속되며 한 쌍의 횡-접속 트랜지스터에 의하여 형성되는 다수의 메모리 셀(6); 상기 고전위원과 상기 워드선에 접속되며 선택 워드선의 전위를 선택레벨로 만들기 위하여 어드레스 신호를 받기 위한 워드선 드라이버부(Wo)로서, 상기 제1전위원이 상기 저전위원에 접속될 때 상기 드라이버 트랜지스터의 단의 수가 제2전위원이 상기 저전위원에 접속될때보다 더 적으며 상기 제1전위원이 접속될 때 상기 워드선의 선택레벨이 상기 제2전위원이 접속된 때보다 더 큰 다수 단의 구성을 가능하게 하는 다수의 드라이버 트랜지스터(T2,T3)를 포함하는 상기 워드선 드라이브부로 구성되어지는 것을 특징으로 하는 반도체 메모리장치.
  2. 제1항의 반도체 메모리장치에 있어서, 드라이버 게이트 회로를 구성하기 위하여 상기 워드선 드라이버부에 접속되며 상기 워드선 드라이버부에 선택신호를 공급하기 위한 드라이버 게이트 회로부를 더 포함하며, 상기 저전위원이 상기 제1전위원에 접속될 때 상기 드라이버 게이트 회로에 사용되며 접속되는 고전력을 공급하기 위한 고전력 요소수단(R1,R2); 및 상기 저전위원이 상기 제2전위원에 접속될 때 상기 드라이버 게이트 회로에서 사용되며 접속되는 저전력을 공급하기 위한 저전력 요소수단(R1',R2'); 상기 고전위원에 접속된 콜렉터, 상기 선택신호를 받기 위하여 접속된 베이스와 상기 워드선등에 접속되는 에미터를 갖는 각각의 상기 드라이버 트랜지스터를 포함하는 것을 특징으로 하는 드라이버 게이트 회로부.
  3. 제1항에 반도체 장치에 있어서, 비트선 드라이버; 및 상기 비트선 드라이버에 접속되며 상기 제2전위원이 접속될 때에는 채택되며 상기 제1전위원이 접속될때에는 채택되지 않는 레벨 쉬프트 수단(D)을 더 포함하는 것을 특징으로 하는 반도체 메모리장치.
  4. 고전위원; 저전위원; 상기 저전위원에 접속될 수 있는 제1전위원; 상기 저전위원에 접속되며 상기 제1전위원보다 더 낮은 전위를 가지는 제2전위원; 워드선, 및 상기 워드선 중의 하나가 선택되고 선택레벨을 가지며 나머지의 워드선은 비-선택되며 선택레벨보다 더 낮은 비-선택레벨을 가지는 워드선; 상기 워드선에 접속되는 다수의 메모리 셀; 상기 고전위원에 접속되며 어드레스 신호를 받으며 선택워드선의 전위를 선택레벨로 만들기 위한 워드선 드라이버 부로서, 상기 제1전위원이 접속되는 드라이버 트랜지스터의 단의 수가 상기 제2전위원이 접속될 때보다 더 적은 배선에 의하여 다수단의 구성을 가능하게 하기 위한 다수의 드라이버 트랜지스터를 포함하는 상기 워드선 드라이버부로 구성되어지는 것을 특징으로 하는 반도체 메모리 장치.
  5. 고전위원; 제1 및 제2전위 레벨을 가지는 저전위원; 상기 고전위원과 상기 저전위원사이에 접속되는 워드 드라이버 수단; 메모리 셀과 상기 워드 드라이버 수단에 접속되는 워드선, 상기 워드선중의 하나는 선택되며, 상기 워드 드라이버 수단은 상기 선택된 워드선의 전위를 상기 고전위원의 전위보다 낮추기 위하여 소정의 전위만큼 상기 선택된 워드선의 전위를 낮추며; 상기 저전위원이 상기 제1 및 제2전위레벨의 하나만을 가지도록 하기 위하여 접속되는 상기 드라이버 트랜지스터의 그룹인 드라이버 트랜지스터, 상기 저전위원이 상기 제2전위레벨을 가질때보다 상기 저전위원이 상기 제1전원레벨을 가질 때 더 높은 전위선택레벨을 가지는 상기 선택워드라인을 포함하는 상기 워드드라이버 수단으로 구성되는 것을 특징으로 하는 메모리 셀을 포함하는 반도체 메모리장치.
  6. 제5항에 있어서, 상기 워드 드라이버 수단이 워드 드라이버; 및 상기 워드 드라이버에 접속되며 상기 워드 드라이버에 선택신호를 공급하기 위한 드라이버 게이트 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리장치.
  7. 고전위원; 저전위원; 상기 고전위원과 상기 저전위원 사이에 접속되며, 상기 고전위원에 접속되는 제1부하 저항기 쌍; 상기 제1부하 저항기 쌍에 접속되는 제1트랜지스터; 상기 제1트랜지스터에 접속되는 제1정전류원; 및 상기 제1정전류원과 상기 저전위원 사이에 접속되는 제2부하 저항기 쌍;을 포함하는 드라이버 게이트 상기 제2전위원에 접속되는 제2정전류원; 상기 제2정전류원에 접속되는 저항기; 및 상기 저항기와 상기 고전위원사이에 접속되는 제2트랜지스터;를 포함하는 워드 드라이버를 포함하는 드라이버 수단; 으로 구성되어지는 것을 특징으로 하는 반도체 메모리장치.
  8. 제11항에 있어서, 상기 제1부하 저항기 쌍의 하나의 제1부하 저항기가 상기 고전위원과 상기 제1트랜지스터 사이에 접속되며, 상기 제2부하 저항기 쌍의 하나의 제1부하 저항기가 상기 제1정전류원과 상기 저전위원 사이에 접속되고 상기 제1부하 저항기 쌍의 제2부하 저항기와 상기 제2부하 저항기 쌍의 제2부하 저항기가 100K형 장치를 형성하기 위하여 접속되지 않는 것을 특징으로 하는 반도체 메모리장치.
  9. 제11항에 있어서, 상기 제1부하 저항기 쌍의 하나의 제2부하 저항기가 상기 고전위원과 상기 제1트랜지스터 사이에 접속되며, 상기 제2부하 저항기 쌍의 하나의 제2부하 저항기가 상기 제1트랜지스터와 상기 저전위원 사이에 접속되고 상기 제1부하 저항기 쌍의 제1부하 저항기와 상기 제2부하 저항기에 상의 제1부하 저항기가 접속되지 않으며 상기 제2트랜지스터는 상기 드라이버 게이트와 상기 고전위원 사이에 접속되고 상기 정전류원은 10K형 장치를 형성하기 위하여 상기 저전위원에 접속되는 것을 특징으로 하는 반도체 메모리장치.
KR1019850005763A 1984-08-10 1985-08-09 반도체 메모리 장치 KR900004633B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP59167395A JPS6145491A (ja) 1984-08-10 1984-08-10 半導体記憶装置
JP167395 1984-08-10

Publications (2)

Publication Number Publication Date
KR870002584A KR870002584A (ko) 1987-03-31
KR900004633B1 true KR900004633B1 (ko) 1990-06-30

Family

ID=15848901

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019850005763A KR900004633B1 (ko) 1984-08-10 1985-08-09 반도체 메모리 장치

Country Status (5)

Country Link
US (1) US4740918A (ko)
EP (1) EP0171292B1 (ko)
JP (1) JPS6145491A (ko)
KR (1) KR900004633B1 (ko)
DE (1) DE3584594D1 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63165696A (ja) * 1986-12-27 1988-07-08 日本鋼管株式会社 非開削管推進工法における掘削体の方向修正用機構
JPS63266692A (ja) * 1987-04-24 1988-11-02 Hitachi Ltd 半導体記憶装置
JPS6474823A (en) * 1987-09-17 1989-03-20 Fujitsu Ltd Emitter follower circuit
US4984211A (en) * 1988-02-16 1991-01-08 Texas Instruments Incorporated Battery backup bus scheme for an ECL BiCMOS SRAM
US5267201A (en) * 1990-04-06 1993-11-30 Mosaid, Inc. High voltage boosted word line supply charge pump regulator for DRAM
GB9007791D0 (en) * 1990-04-06 1990-06-06 Foss Richard C High voltage boosted wordline supply charge pump and regulator for dram
GB9007790D0 (en) * 1990-04-06 1990-06-06 Lines Valerie L Dynamic memory wordline driver scheme
US6198670B1 (en) 1999-06-22 2001-03-06 Micron Technology, Inc. Bias generator for a four transistor load less memory cell
US8929128B2 (en) * 2012-05-17 2015-01-06 Semiconductor Energy Laboratory Co., Ltd. Storage device and writing method of the same

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3365707A (en) * 1967-06-23 1968-01-23 Rca Corp Lsi array and standard cells
US3898630A (en) * 1973-10-11 1975-08-05 Ibm High voltage integrated driver circuit
GB1595451A (en) * 1976-11-26 1981-08-12 Solartron Electronic Group Multi function patch pin circuit
DE2855744C3 (de) * 1978-12-22 1982-02-18 Siemens AG, 1000 Berlin und 8000 München MOS-integrierte Schaltungsanordnung zur Unterdrückung von in Wortleitungstreibern von Halbleiterspeicher fließenden Ruheströmen
JPS5843836B2 (ja) * 1979-12-21 1983-09-29 富士通株式会社 デコ−ダ回路
JPS5884445A (ja) * 1981-11-16 1983-05-20 Hitachi Ltd 大規模集積回路
US4627034A (en) * 1984-11-09 1986-12-02 Fairchild Camera And Instrument Corporation Memory cell power scavenging apparatus and method

Also Published As

Publication number Publication date
JPS6145491A (ja) 1986-03-05
EP0171292B1 (en) 1991-11-06
JPH0467720B2 (ko) 1992-10-29
KR870002584A (ko) 1987-03-31
DE3584594D1 (de) 1991-12-12
EP0171292A3 (en) 1989-01-25
US4740918A (en) 1988-04-26
EP0171292A2 (en) 1986-02-12

Similar Documents

Publication Publication Date Title
KR100382687B1 (ko) 집적회로메모리용파워-온리셋회로
US5877985A (en) Intermediate voltage generating circuit and nonvolatile semiconductor memory having the same
US6477091B2 (en) Method, apparatus, and system to enhance negative voltage switching
US6314037B1 (en) Semiconductor integrated circuit device using BiCMOS technology
US4984207A (en) Semiconductor memory device
KR900004633B1 (ko) 반도체 메모리 장치
EP0317430B1 (en) Logic circuit using bipolar complementary metal oxide semiconductor gate and semiconductor memory device having the logic circuit
EP0050008A2 (en) Semiconductor device
US4424582A (en) Semiconductor memory device
US5199000A (en) Semiconductor memory circuit having switched voltage supply for data bus lines
EP0117646B1 (en) Semiconductor memory device with reading-writing control circuitry
JP2511910B2 (ja) 半導体記憶装置
KR100387971B1 (ko) 논리게이트회로,반도체메모리장치의센스회로및그들을사용한반도체메모리장치.
KR100255519B1 (ko) 안정한 데이터 래치 동작을 위한 에스램 및 그 구동방법
JPH034998B2 (ko)
EP0443776A2 (en) Sense circuit for non-volatile memory device
JPH05205480A (ja) ワード・ライン駆動回路
KR910005598B1 (ko) 레벨변환기를 구비한 반도체 메모리 장치
US5130637A (en) Constant voltage generating circuit
US5301163A (en) Memory selection/deselection circuitry having a wordline discharge circuit
US5663920A (en) Semiconductor memory word line driver circuit
US5396462A (en) Semiconductor memory device having a data-lines clamp circuit
JPH06325577A (ja) 半導体記憶装置
JPS59180884A (ja) 半導体記憶装置
JPH06223580A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 19980619

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee