JPH05205480A

JPH05205480A - ワード・ライン駆動回路

Info

Publication number: JPH05205480A
Application number: JP4125236A
Authority: JP
Inventors: Robert C Wong; ロバート・チ−フーン・ウォン
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1991-06-13
Filing date: 1992-05-19
Publication date: 1993-08-13
Anticipated expiration: 2010-09-20
Also published as: US5255240A; JPH0787038B2

Abstract

(57)【要約】【目的】メモリ素子のためのワード・ライン・デコー
ダ／ドライバの性能の改善を提供する。【構成】ワード・ライン・デコーダ／ドライバ１００
はワード・ライン駆動トランジスタＴ７、Ｔ７Ａに並列
に接続されるダーリントン回路１０１を有し、これによ
り迅速なスイッチングが提供される。ダーリントン回路
は拡散容量などのキャパシタンスを通じ、デコーダ・ト
ランジスタから入力を受け、このキャパシタンスはメモ
リの公称アクセス・サイクル・タイムよりも長い時定数
を形成する。これによりメモリの公称サイクル・タイム
の間に、ワード・ライン駆動トランジスタは単にワード
・ラインのプルアップを補うに過ぎず、そのスピードは
ダーリントン回路のスイッチング・スピードによっての
み制限される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は一般にスタティック・メ
モリのためのデコーダ／ドライバに関し、更に詳しく
は、高速動作及び広い範囲のワード・ライン電圧振幅が
可能なワード・ライン・デコーダ／ドライバに関する。

【０００２】

【従来の技術】電子メモリ回路は長年知られてきた。こ
うしたメモリ回路は種々の回路及び回路素子を使用し、
任意の方法により情報を記憶する。これらの方法には容
量性素子による電化記憶、或いは双安定回路または素子
の使用がある。このような双安定素子は、例えば、よく
知られるフリップ・プロップ回路の形式を取り、この場
合には１対のトランジスタがたすきがけ結合され、一方
のトランジスタがターン・オンすると、他方のトランジ
スタはオフされる。また、磁気コア或いは他の素子また
は部類のものが、選択的に少なくとも２つの異なる状態
の一方に磁化される場合もある。

【０００３】これらのメモリ・タイプの各々は、使用さ
れるメモリ・セルにより分類され、他のメモリ・タイプ
と比較して明確な長所及び短所を有する。各タイプは典
型的にはその長所が最も生かされる分野において適応さ
れる。特に、バイポーラ・トランジスタにより構成され
る双安定回路を使用するスタティック・ランダム・アク
セス・メモリは、典型的にはその高速性のためにキャッ
シュ・メモリ及び中央処理ユニットに使用される。こう
した装置のアクセス・タイムは３ｎｓ程度或いはダイナ
ミックＲＡＭよりも高速な絶対値オーダである。これは
リフレッシュの不必要性及びセンス増幅器の元来高速な
動作に主に依存する。すなわち、スタティックＲＡＭの
双安定回路におけるデータの検出は、ダイナミックＲＡ
Ｍの容量性メモリ・セルにおける小量の電荷の検出より
も遥かに容易であることによる。

【０００４】スタティックＲＡＭの潜在的スピードを十
分に利用するために、メモリのワード・ライン上におい
て高速且つ大きな電圧振幅を生成することが必要とな
る。電圧振幅は種々のメモリ動作に対し十分な電圧マー
ジンを提供するために大きくなければならない。高速で
十分に大きな電圧振幅を発生することは困難である。こ
れはワード・ラインの容量、及びメモリの電力消費を最
小化するために素子内の電流を制限する必要性による。

【０００５】ワード・ラインの実際の長さは容認される
容量により制限され、ワード・ラインに結合されるメモ
リ・セル数はメモリ・セルの物理的サイズ及び実際のワ
ード・ライン長により制限されるため、サイズのメモリ
においても数多くのワード・ライン・ドライバが要求さ
れる。メモリ・セルは単一チップ上に集積化されるた
め、デコーダ・ワード・ライン・ドライバを単純化し、
より多くのワード・ライン・デコーダ／ドライバをチッ
プ上に配置し、これらのスタンバイ電流を制限すること
が非常に重要となる。

【０００６】この点で、低スタンバイ電流と矛盾しない
高速なスイッチング・スピードを得るために、しばしば
２段デコーダにより十分に大きな電圧振幅を獲得し、ワ
ード・ライン駆動トランジスタに対する十分なベース駆
動電流を提供することが必要となる。ワード・ラインに
より提供される容量性負荷により、大きな電圧振幅がワ
ード・ライン駆動トランジスタを通じて十分に大きな電
流を流すために必要となる。この要求はまた、ワード・
ライン・ドライバの素子数の減少を阻止する。更に、２
段デコーダの使用により可能なスピードの増加の度合い
は、段数の増加を通じて伝搬する信号の固有の遅延によ
り制限される。

【０００７】いわゆるダーリントン接続トランジスタ増
幅器がよく知られており、その高速性、簡素性及び他の
素子との集積化の互換性により、しばしばメモリ・ドラ
イバに使用される。いくつかのワード・ライン・ドライ
バにおいて、ダーリントン回路は、比較的大きな電源電
圧値が使用可能な場合は、その大電流出力能力の故に、
ワード・ラインの直接駆動用として使用される。更に最
近では、本発明の出願人に権利譲渡され本説明において
も参照されるJoseph Y.Wong による審査中の出願連番号
６５１６８０"HIGH-SPEED、LOW-POWER PNP-LOADED WORD
LINE DECODER/DRIVER CIRCUIT" で開示されているよう
に、ダーリントン回路がデコーダ／ドライバの第１段目
として使用される。一方、半電流スイッチが２段目に使
用され、十分なワード・ライン電圧振幅を提供する。

【０００８】しかしながら、飽和或いはカット・オフで
使用されない限り、ダーリントン接続増幅器は高い電力
消費をもたらし、これは非常に多くの素子を有する集積
回路においては望ましくない。また飽和は寄生容量を増
加させスイッチング・スピードを低下させるため、高速
素子における飽和の発生は望ましくない。従って、メモ
リ素子におけるダーリントン回路の使用では、通常、図
１の回路に示す様に、選択期間の開始における極短時間
のためのプルアップ・スピード或いは電流能力を追加す
る。これについては後述することにする。

【０００９】

【発明が解決しようとする課題】従って、本発明の目的
は、その動作スピードを向上させるダーリントン接続回
路を使用するワード・ライン・ドライバを提供すること
であり、ここでダーリントン接続回路はワード・ライン
駆動電流の一部を直接供給する。

【００１０】本発明の目的は、その動作スピード、電圧
マージンの向上及び電力低減要求に矛盾することなく素
子数を減少できるワード・ライン・デコーダ／ドライバ
を提供することである。

【００１１】更に本発明の目的は、低減される電源電圧
により性能の改善が実現されるワード・ライン・ドライ
バを提供することである。

【００１２】更に本発明の目的は、単一段デコーダによ
り高性能及びスイッチング・スピードの高速化を達成可
能なワード・ライン・デコーダ回路を提供することであ
る。

【００１３】

【課題を解決するための手段】本発明の上述の目的を達
成するために、前記少なくとも１個のワード・ライン駆
動トランジスタに並列に接続されるダーリントン回路を
有するメモリ手段のためのワード・ライン・ドライバが
提供される。ここでデコーダ回路から前記ダーリントン
回路への入力がブートストラップ・キャパシタを通じて
提供される。

【００１４】本発明の別の観点によれば、メモリ手段の
ワード・ラインの駆動方法が提供され、このメモリ手段
は少なくとも１個のワード・ライン駆動トランジスタ及
びダーリントン回路に並列に接続され、このダーリント
ン回路はブートストラップ・キャパシタを通じて提供さ
れる入力信号を有する。またこの方法は前記ダーリント
ン回路の非選択期間中に、前記ブートストラップ・キャ
パシタのチャージ量を増加する。

【００１５】本発明の更に別の観点によれば、半電流ス
イッチを含むメモリ素子のためのワード・ライン・デコ
ーダ／ドライバが提供され、ここで半電流スイッチはメ
モリ素子のドレイン・ラインのダウン・レベル電圧をク
ランプするための調整可能クランプを含む。

【００１６】

【実施例】図を参照すると、図１は本発明が改善しよう
とする、従来のダーリントン接続回路を使用したデコー
ダ／ドライバ回路を示す。この回路の多くの特徴は従来
通りあり、本発明の機能とは関係がなく、従って全体の
回路の詳細な説明は本発明の理解のためには必要ない。
しかしながら、一般に図１のデコーダ・ドライバ１０の
機能部品はデコーダ部１１を含み、これは複数の並列に
接続されるデコーダ・トランジスタＴ１、Ｔ２により構
成される。一般に実施されるように、ドライバはデコー
ダ・トランジスタのどれか１つ或いは組合せが導通状態
であれば非選択状態を維持する。最高速のスイッチング
・スピードを得るために、デコーダ・トランジスタの飽
和がトランジスタＴＣＣと抵抗Ｒ０Ａ及びＲ０の組合せ
により形成されるダウン・レベル・クランプ１２により
回避される。また、デコーダ部１１が抵抗Ｒ２及びトラ
ンジスタＴ４を含む他の電流経路と並列に接続され、基
準電圧Ｖ_TRW により制御されることも一般的である。一
定電流が電流源Ｔ８、Ｒ１を通じて流れるため、デコー
ダ・トランジスタを通じて流れる電流の変化は、Ｒ２、
Ｔ４を通じて流れる補償電流に反映される。従って、Ｒ
２における電圧降下はドライバが選択される（すなわち
全てのデコーダ・トランジスタがターン・オフされる）
と増加し、これはトランジスタＴ５のベースに供給され
る電圧を押し下げ、次に半電流スイッチ１５がドレイン
・ライン・ドライバ１４に入力を提供する。

【００１７】ダーリントン回路１３はワード・ライン駆
動トランジスタＴ７及びＴ７^ を通じ、ワード・ライン
電流駆動能力を増加するために、ワード・ライン駆動ト
ランジスタＴ７Ａ及びＴ７Ａ^ と並列に接続される。ダ
ーリントン回路のトランジスタＴ０はノード１６におけ
るプルアップ・スピードを増加させ、ワード・ライン駆
動トランジスタのベース電流を増加させる。ワード・ラ
インの長さ及び容量を最小化するために、従来より知ら
れるように、ドライバ回路はワード・ラインの中央部に
配置され、それによりワード・ラインは左右に分割され
る。トランジスタＰＤＬ及びＰＤＲはそれぞれ抵抗ＲＨ
Ｌ及びＲＨＲと共に、従来式にメモリ・セルに対しスタ
ンバイ電力を提供する。抵抗Ｒ４はワード・ライン駆動
トランジスタに対し、ベース電流を提供する。ドレイン
・ライン・ドライバ１４は半電流スイッチ回路１５によ
り制御され、メモリ・セル機能の適切な制御のためにド
レイン・ラインＤＬ上に適切な電圧振幅を提供する。半
電流スイッチ回路１５もまた、上述のデコーダ・トラン
ジスタに応じる。非選択期間中は、ドレイン・ラインの
クランピングがダイオードＳ５により提供される。

【００１８】図１の回路では、ダーリントン回路の機能
はベース電流抵抗Ｒ４に並列に挿入されて、ワード・ラ
イン駆動トランジスタに対しターン・オン期間中にベー
ス電流を補給する。選択によるデコーダ・トランジスタ
のターン・オフに際し、抵抗Ｒ０Ａ及びＲ０を通じて流
れるプルダウン電流の損失によりダーリントン回路が導
通状態となると、ノード１６は即座にＶ_CC近辺までプル
アップされる。ダーリントン回路自身はノード１６の電
圧がＶ_CCよりも約Ｖ_beだけ低い値に達するとターン・オ
フし、ワード・ライン駆動トランジスタの導通はＲ４を
通じて維持される。ワード・ライン駆動トランジスタの
迅速なターン・オフは、１個或いは複数のデコーダ・ト
ランジスタが再び導通状態になる際に、ノード１６をシ
ョットキ・ダイオードＳ６及びトランジスタＴ５を通じ
て放電することにより達成される。

【００１９】ダーリントン回路が迅速にノード１６をプ
ルアップするのと同時に、半電流スイッチ１５がターン
・オフし、ノード１６から電流が流れなくなる。これに
よりノード１６には最大電圧振幅が提供され、ワード・
ライン駆動トランジスタＴ７、Ｔ７Ａ、Ｔ７^ 及びＴ７
Ａ^ のベースには最大の電流が供給される。従って、半
電流スイッチ１５はデコーダ回路の２段目として機能
し、デコーダの１段目として機能するダーリントン回路
によるノード１６のプルアップを完結する。

【００２０】ここでダーリントン回路がドライバ回路に
使用されない場合には、デコーダ・トランジスタの共通
コレクタ接続は直接ノード１６に接続され、その結果、
回路は同様には動作するが非常に遅くなる。ダーリント
ン回路を使用し、ノード１６をデコーダ・トランジスタ
に直結することを回避することにより、ダーリントン回
路が無い場合に比較して、Ｒ４の値を減少することがで
きる。ダーリントン回路が無い場合には、Ｒ４はＲ０及
びＲ０Ａを介し十分な電圧降下ＩＲを提供するように要
求され、デコーダ・トランジスタのスタンバイ電流を形
成する必要があった。Ｒ４の値の減少はまた、ワード・
ライン駆動トランジスタに提供されるベース電流を増加
させる。

【００２１】図１の回路と比較して、図２に示す本発明
による回路１００はダーリントン接続回路を含むが、こ
れはノード１６に単一段デコーダとして接続されるデコ
ーダ・トランジスタの共通コレクタ・ノードを有する。
従って、ノード１６はダーリントン回路への入力信号及
びワード・ライン駆動トランジスタＴ７及びＴ７Ａへの
入力信号を結合するためのノードを形成する。ダウン・
レベル・クランプ回路１２０の抵抗Ｒ１０及びＲ１１は
ワード・ライン駆動トランジスタへベース電流を提供す
るために使用され、図１のＲ４は不要となる。本発明に
よる全体的なワード・ライン・デコーダ／ドライバ回路
の高速性を得るために、ダーリントン回路はトランジス
タＴｙ及びＴｙ^ においてワード・ライン駆動トランジ
スタと並列化され、ワード・ラインに直接電流を供給
し、迅速で広い電圧振幅を発生する。ここでトランジス
タＴｙ及びＴｙ^ のコレクタ及びエミッタの接続は図１
の場合と同様である。しかしながら、本発明によれば、
別のノード１７がスピード・アップ・ダーリントン回路
１０１のトランジスタＴｙ及びＴｙ^ への入力として形
成される。全体的なダーリントン回路１０１への入力
は、好適には拡散容量を形成するために接続されるトラ
ンジスタＴｃにより形成されるキャパシタンスにより、
ノード１６より高い電圧にブートストラップされる。

【００２２】ダーリントン回路のこの接続による効果
は、本発明によれば拡散容量Ｔｃの構成によりいくつか
の方法で拡張される。拡散容量は好適には拡散電流約７
０μＡに相当するおおよそ３０ｐＦの容量を有するよう
に形成され（容量は拡散電流に伴い変化する）、この容
量は図２のプルアップ抵抗Ｒ９（図６の抵抗Ｒ１０及び
Ｒ１１）との組合せにより時定数約３００ｎｓｅｃを形
成する。容量Ｔｃはそこを流れる電流に従い変化する。
デコーダ・トランジスタが非導通になり、ノード１６の
電圧が上昇し始めると、ダーリントン回路はブートスト
ラップされ、ノードＮ_B がＶ_CC以上に上昇し、ダーリン
トン回路を迅速に駆動し、即座にＴｙ及びＴｙ^ を通じ
て実際にワード・ラインへ電流を供給する。それとは反
対に、ノードＮ_Bがブートストラップされない場合は、
ノードＷＬＬ及びＷＬＲの電圧はＶ_CC^ よりも２Ｖ_BE分
低い電圧以上には駆動されず、トランジスタＴ７及びＴ
７Ａの応答を制限する。この動作の発生により、上述の
機構無しでは低速なワード・ライン駆動トランジスタＴ
７及びＴ７Ａの応答は、全体的なワード・ライン駆動回
路の動作スピードとは実質的に無関係となる。実際に、
拡散容量Ｔｃの時定数に依存して、ダーリントン回路の
選択により唯一支援されるメモリ・アクセス・オペレー
ションを実行することが可能となり、またこれをワード
・ライン駆動トランジスタによる実際の導通が形成され
る以前に達成できる。時定数はワード・ライン・ドライ
バの立ち上がり時間よりも相当大きく設定可能であり、
また好適である。従って、ワード・ライン駆動トランジ
スタはダーリントン回路によりワード・ラインのプルア
ップを補うに過ぎず、一方ダーリントン回路はブートス
トラップ・キャパシタにより支援される。実際に、ワー
ド・ライン駆動トランジスタＴ７及びＴ７Ａを保持する
唯一の理由は、延長されるワード・ラインの選択条件の
ためである。この選択が時定数Ｔｃを越える期間におい
て一定であれば、ワード・ラインの駆動はワード・ライ
ン駆動トランジスタを通じて支持される。しかし、通常
の動作において、ワード・ラインの選択により制御され
る動作は、完了以降時間的に長いものと予想される。典
型的には支持される選択条件の下において、メモリ・オ
ペレーションの制御はメモリのビット・ライン上の信号
により制御され、この信号は典型的にはワード・ライン
よりも非常に高速であり、一般的にはスピード・アップ
は必要ない。しかし、必要な場合には、本発明の原理は
ビット・ラインにも適応できる。

【００２３】また、ダーリントン回路出力トランジスタ
Ｔｙ及びＴｙ^ はワード・ライン駆動トランジスタＴ７
及びＴ７Ａと並列に接続され、その他に並列なトランジ
スタは不必要である。

【００２４】図３を参照すると、図２の回路に加え、選
択部分における電圧変化が示されている。図３から理解
され、また当業者には評価されるように、電圧振幅は従
来技術に比較して大きくなっている。メモリ・セルに供
給される電圧については、これらが通常よりもネガティ
ブであることが有利である。

【００２５】入力トランジスタＴ１或いはＴ３の飽和を
防止するために、図１の電流源トランジスタＴ８及びＲ
１が単一の抵抗Ｒ１により置換され、入力電圧レベルが
下方に調整され、ノード１６はＶ_CCから２Ｖ以上下方で
スイッチされる。これによりＲ１に帰因する５０ｐｓｅ
ｃ以下の微少の性能劣化が生じる。しかしながら、この
回路は図１の電流源Ｔ８を除去することにより簡素化さ
れており、性能劣化は全体的な性能面での利点に比較し
て微少である。

【００２６】またＶ_TRW を生成する基準電圧発生器にお
ける分圧抵抗値の変更及びワード・アドレス・レシーバ
・ラッチにより、容易に電圧を低下することが可能であ
る。これらの回路は共通なメモリ要素であり、従来より
もよく知られ、また理解されている。これらの回路の異
なる形式もまた使用可能である。本発明はその動作に関
し、こうした電圧の変更には依存せず、これらの変更は
単に動作上の改良として提供される。そのため当業者は
図３に示す電圧から、特定なメモリ設計におけるこれら
回路の適切な変更を理解されることであろう。こうした
変更は典型的には、これらの回路内の分圧器の抵抗値の
変更により実施される。

【００２７】再び図２に戻り、図１と比較すると、図２
の回路１５０は図１の回路１５から変更されている。こ
こで図１の回路では、ダーリントン回路がノード１６の
迅速なプルアップを提供するために使用され、ワード・
ライン駆動トランジスタＴ７、Ｔ７^ 、Ｔ７Ａ及びＴ７
Ａ^ をターン・オンしたことが思い起こされる。こうし
た動作環境においては、ワード・ラインとドレイン・ラ
インＤＬの駆動を同期させるために、回路１５を使用す
ることが望ましい。回路１５はトランジスタＴ４に提供
される基準電圧により電流を制限し、駆動トランジスタ
Ｔ９及びＴ９Ａの飽和を防止する。

【００２８】本発明の実施例において、回路１５０はグ
ランドにバイアスされて電力消費を低減する。スイッチ
ング・スピードはダーリントン回路のワード・ライン駆
動相当に設定される。これはＲ２をＲ２とＲ２Ｘとに分
割して形成される抵抗分圧器及びトランジスタＴ５へフ
ィードバックを提供する追加のトランジスタＴ_Z により
実施される。Ｒ２、Ｒ２Ｘによる分圧器はまた、クラン
プ電圧を調整する。この構成では、Ｒ３が省かれている
点に注意する必要がある。これは分圧器Ｒ２、Ｒ２Ｘに
より、ショットキ・バリア・ダイオード或いは好適には
共通ベース接続トランジスタＴ１６などのレベル・シフ
タを通じて、トランジスタＴ_Z にバイアスが供給される
からである。ノードＮ３はＮ２よりも１Ｖ_BEだけ電圧が
低く、ＤＬはＮ１よりも２Ｖ_BE分低い電圧となる。Ｔ９
及びＴ９ＡのＶ_CEはＲ２を流れる電流による電圧効果に
より維持される。Ｔ５の電流制限機構がＴ９及びＴ９Ａ
の飽和を阻止するために保持される。Ｓ４は電流が選択
されるときに、Ｔ_Z のベース・ノードを放電するために
提供される。ドレイン・ラインＤＬに対するこのクラン
プ回路は図１のショットキ・バリア・ダイオード（ＳＢ
Ｄ）によるクランプが好適であり、ここでドレイン・ラ
インＤＬはＳ５によりクランプされ、Ｔ９及びＴ９Ａの
コレクタ−エミッタ間電圧は−Ｖ_SBD に維持される。し
かしながら、Ｖ_be−Ｖ_SBDは非調整可能であり、温度が
上昇すると次第にゼロに減少する。本発明によれば、Ｔ
_Z の接続はまた温度安定化機構を提供する。すなわち、
Ｔ９及びＴ９Ａにおける温度依存による変化は、Ｔ_Z を
介するＴ５へのフィードバックにより補償され、これは
回路１５０の半電流スイッチ部分から電流を逃がすこと
により達成される。更に、Ｔ_Z を介するフィードバック
はドレイン・ラインのプルダウン・スピードを増加さ
せ、回路が非選択状態の時のダウン・レベル・クランプ
を調整可能とする。

【００２９】図１の回路と比較して、図２の本発明の実
施例ではショットキ・ダイオードＳ_X及び抵抗Ｒ_Xが使用
されている。抵抗Ｒ_Xは受動プルダウン抵抗として機能
し、ダイオードＳ_X はトランジスタＴｙをドレイン・ラ
インからの逆方向電流から保護する。

【００３０】図４を参照すると、本発明による１段デコ
ーダを有する回路のシミュレート化性能と、図１の２段
デコーダを有する回路の場合との比較を示す。オフ・チ
ップ・ドライバ（シミュレーションが入力パッドから出
力パッドへの全体性能であるのでこのように呼ばれる）
の電圧振幅の中間点を見ると、本発明の回路ではアドレ
ス変化から１．８ｎｓｅｃ後にこの中間点に達し、２段
デコーダ回路のチップでは２．０４ｎｓｅｃである。従
って、本発明は単一段デコーダの使用に限り評価する
と、チップ性能を１３％改善する。

【００３１】図５を参照すると、本発明の回路とスピー
ド・アップ・ダーリントン回路１０１を有さない同一の
回路との性能比較が示されている（特に図２を参照し、
Ｔ_C^、Ｒ９、Ｔ_X、Ｔｙ、Ｔｙ^、Ｒｘ及びＳｘが全て比
較のために除去される）。ここではスルーレートの改善
と、回路１０１を有することによる８％のスイッチング
・スピードの改善が示される。

【００３２】従って、本発明によれば、単一段デコーダ
回路の使用及びデコーダを構成する片側の電流スイッチ
に対しグランドから電流を供給することにより、電力が
節約される。５５％の電力消費の低減が達成され、１３
％の全体的な性能の改善を実現する。

【００３３】上述の説明から、本発明により改善された
ワード・ライン・デコーダ／ドライバ回路が提供され
る。この回路において、回路素子数が減少し、動作スピ
ードが向上し、必要となる電力を低減し、単一段デコー
ダが使用される。また本発明によれば、ワード・ライン
駆動トランジスタに並列に接続されるダーリントン回路
によりワード・ラインを直接駆動することにより、動作
電圧マージンが改善される。更に駆動期間中に、ダーリ
ントン回路の入力はＶ_CC以上にブートストラップされ
る。

【００３４】本発明の変更が図６に示され、ここではブ
ートストラップ・キャパシタＴ_C はノード１６に対する
ダウン・レベル・クランプの一部を成す。この場合、ク
ランプ・レベルの精度は劣るが（クランプがＴ_Cを通じ
て提供されるため）、クランプ電流が拡散容量を提供す
るために使用され、Ｒ９を省くことができる。

【００３５】図２及び図６の両実施例は３．６Ｖの低減
された電源電圧で動作し、従って電源設計を単純化し、
また装置のコストを低減する。しかしながら、本発明の
原理は、他の電源電圧で設計され及び／或いは使用され
るデコーダ／ドライバ回路の性能を改善するためにも使
用される。

【００３６】本発明は１つの実施例及びその変形に関し
て述べられてきたが、当業者においては本発明がその精
神及び請求の範囲内において変更可能であることを理解
されよう。

【００３７】

【発明の効果】以上説明したように、本発明によれば、
メモリ素子のためのワード・ライン・デコーダ／ドライ
バの性能を改善できる。

【図面の簡単な説明】

【図１】本発明が実施される従来のデコーダ／ドライバ
の回路図である。

【図２】本発明の実施例を示す図である。

【図３】図２の実施例の動作パラメータを示す図であ
る。

【図４】本発明による１段デコーダを使用した実施例と
２段デコーダの場合の性能比較を示す図である。

【図５】本発明のダーリントン回路を有さない回路との
比較を示す図である。

【図６】本発明の別の実施例を示す図である。

Claims

【特許請求の範囲】

【請求項１】メモリ手段のためのワード・ライン駆動回
路において、該ワード・ライン駆動回路は少なくとも１
個のワード・ライン駆動トランジスタを有し、前記ワー
ド・ライン駆動回路は、前記少なくとも１個のワード・ライン駆動トランジスタ
に並列に接続されるダーリントン回路を含み、該ダーリ
ントン回路の入力はブートストラップ・キャパシタを通
じて前記ワード・ライン駆動トランジスタの入力に接続
されることを特徴とする回路。
【請求項２】前記ブートストラップ・キャパシタはコン
ダクタンス手段を提供され、前記キャパシタ及び前記コ
ンダクタンスの組合せにより時定数生成手段を形成する
ことを特徴とする請求項１記載の回路。
【請求項３】メモリ手段のためのワード・ライン駆動回
路において、該ワード・ライン駆動回路は少なくとも１
個のワード・ライン駆動トランジスタを有し、前記ワー
ド・ライン駆動回路は、前記少なくとも１個のワード・ライン駆動トランジスタ
に並列に接続されるダーリントン回路を含み、該ダーリ
ントン回路の入力はブートストラップ・キャパシタを通
じて前記ワード・ライン駆動トランジスタの入力に接続
され、前記キャパシタは前記キャパシタを介するコンダ
クタンスに依存して可変のキャパシタンスを有すること
を特徴とする回路。
【請求項４】前記ブートストラップ・キャパシタはコン
ダクタンス手段を提供され、前記キャパシタと前記コン
ダクタンスの組合せにより時定数生成手段を形成するこ
とを特徴とする請求項３記載の回路。
【請求項５】前記キャパシタンスは拡散容量であること
を特徴とする請求項３記載の回路。
【請求項６】メモリ素子のためのワード・ライン・デコ
ーダ／ドライバ回路において、半電流スイッチ回路を含
み、該半電流スイッチは調整可能なクランプ手段を含
み、該クランプ手段は前記メモリ素子のドレイン・ライ
ンのダウン・レベル電圧をクランプすることを特徴とす
る回路。
【請求項７】前記調整可能なクランプ手段は、前記半電
流スイッチの温度補償を提供する手段を含むことを特徴
とする請求項７記載の回路。