JPH06223580A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】ワード線群のうちの大多数を占める非選択状態
のワード線ドライバにおける電流消費を抑制し、メモリ
の消費電流を著しく低減でき、高密度、超高速化を達成
し得るＥＣＬ−ＣＭＯＳ型のＳＲＡＭを提供する。 【構成】メモリセル５およびバイポーラ型セル周辺回路
２〜７を有し、メモリセルおよびセル周辺回路の全てを
ＥＣＬレベルで動かすＳＲＡＭにおいて、ワード線ドラ
イバ４は、アドレスデコーダ出力に応じてワード線ＷＬ
ｉを選択し、ワード線の選択／非選択に応じて２値の論
理レベルを有するワード線電圧をワード線に供給するＥ
ＣＬ回路で構成され、メモリセルは、それに接続されて
いるワード線の電圧が低電位側の論理レベルの時に選択
されることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に係
り、特にＭＯＳ型メモリセルおよびバイポーラ型セル周
辺回路を有し、メモリセルおよびセル周辺回路の全てを
ＥＣＬレベル（疑似ＥＣＬレベルを含む）で動かすＳＲ
ＡＭ（スタティック型ランダムアクセスメモリ）に関す
る。

【０００２】

【従来の技術】メインフレーム、エンジニアリングワー
クステーションなどに使用されている従来の超高速ＳＲ
ＡＭは、主に、バイポーラ型トランジスタを用いて高速
化を達成していた。この場合、メモリセルおよびセル周
辺回路の全てをバイポーラ型トランジスタで構成してい
るので、ワード線へのアクセスもＥＣＬレベル（通常、
−０．８Ｖ〜−１．６Ｖの間を変化する）そのもので問
題はなかった。

【０００３】しかし、バイポーラ型メモリセルは集積度
の点で高密度化が困難であるので、近年は、セル周辺回
路はバイポーラ回路、メモリセルのみＭＯＳ回路を用い
るバイ−ＣＭＯＳ型の高密度、超高速ＳＲＡＭが提案さ
れている

【０００４】従来のバイ−ＣＭＯＳ型のＳＲＡＭにおい
ては、ＥＣＬレベルのドレス信号をＣＭＯＳレベルに変
換した後にＣＭＯＳ型あるいはバイ−ＣＭＯＳ型のアド
レスデコーダ・ワード線ドライバ回路に入力し、０Ｖと
負電源電圧（−ＶEE）との間を変化するＣＭＯＳレベル
をワード線ＷＬに与えるように構成されている。なお、
上記負電源電圧（−ＶEE）は、１０ＫＨｚ仕様のＥＣＬ
回路では−５．２Ｖ、１００ＫＨｚ仕様のＥＣＬ回路で
は−４．５Ｖである。図９は、バイ−ＣＭＯＳ型のＳＲ
ＡＭにおけるＭＯＳ型ＳＲＡＭセルの従来例を示す回路
図であり、負電源を用いた場合を示している。

【０００５】ここで、９０はＭＯＳ型フリップフロップ
回路であり、一対のＭＯＳ型インバータ回路が交差接続
されてなる。９１、９２は上記ＭＯＳ型フリップフロッ
プ回路の一対のデータ記憶用内部ノード（データ記憶ノ
ード）Ｄ１、Ｄ２にそれぞれの一端が接続された一対の
データ転送用のＮＭＯＳトランジスタであり、それぞれ
の他端が一対のビット線（ＢＬ、／ＢＬ）に接続され、
それぞれのゲートがワード線ＷＬに接続されている。な
お、上記ＭＯＳ型インバータ回路は、駆動用トランジス
タとしてＮＭＯＳトランジスタ９３が用いられ、負荷素
子として高抵抗素子９４あるいはＰＭＯＳトランジスタ
が用いられる。

【０００６】上記一対のデータ転送用トランジスタ９
１、９２は、ワード線にＣＭＯＳレベルの高電位側
（“Ｈ”レベル）電位ＶH （０Ｖ）が印加されると選択
状態になり、ワード線にＣＭＯＳレベルの低電位側
（“Ｌ”レベル）電位ＶL （−ＶEE）が印加されると非
選択状態になる。

【０００７】ところで、バイ−ＣＭＯＳ型のＳＲＡＭに
おいて、アドレスデコーダ・ワード線ドライバ回路もエ
ミッタ結合論理回路（ＥＣＬ回路）で構成し、メモリセ
ルへのアクセスを含めて全ての論理レベルをＥＣＬレベ
ルで動かすことにより、一層の高速化を図る試みが提案
されている（ H.Nambu,et al., 1991 IEEE Symposiumon
VLSI Circuits, pp11-12, " A 1.5ns, 64Kb ECL-CMOS
SRAM " ）。

【０００８】この場合、ＥＣＬレベルの“Ｌ”レベル電
位ＶL （−１．６Ｖ）については、レベルをさらに下げ
てＣＭＯＳレベルの“Ｌ”レベル電位ＶL （−ＶEE）に
近付ける（例えば−３．２Ｖとする）ことにより疑似Ｅ
ＣＬレベルを用いている。図１０は、バイ−ＣＭＯＳ型
のＳＲＡＭにおけるワード線を疑似ＥＣＬレベルにより
駆動するＥＣＬ−ＣＭＯＳ型のＳＲＡＭの従来例を示し
ている。

【０００９】ここで、１０１はＥＣＬ回路からなるアド
レスバッファ、１０２はＥＣＬ回路からなるアドレスデ
コーダ、１０３はＥＣＬ回路からなるワード線ドライ
バ、ＷＬはワード線、（ＢＬ、／ＢＬ）は相補的なビッ
ト線対、１０４は図９に示したようなＭＯＳ回路からな
るＳＲＡＭセル、１０５はＥＣＬ回路からなるセンスア
ンプ、１０６はＥＣＬ回路からなる出力バッファであ
る。

【００１０】上記ワード線ドライバ１０３は、ワード線
ＷＬに接続されたワード線ドライバ用トランジスタＱ３
と、このワード線ドライバ用トランジスタＱ３のエミッ
タに接続されている電流源回路１０７と、アドレスデコ
ーダ出力に応じて上記ワード線ドライバ用トランジスタ
Ｑ３のベース電流を制御するバイポーラ型差動回路１０
８およびそのエミッタ共通接続ノードに接続された定電
流源１０９を有する。上記差動回路１０８は、差動対を
なすＮＰＮトランジスタＱ１、Ｑ２と、負荷抵抗Ｒ１、
Ｒ２とからなる。

【００１１】このワード線ドライバ１０３は、２値の論
理レベルを有するワード線電圧をワード線ＷＬに供給す
る。この場合、ワード線選択時にはＥＣＬレベルの
“Ｈ”レベル電位ＶH （−０．８Ｖ）をワード線ＷＬに
供給し、待機時およびワード線非選択時には疑似ＥＣＬ
レベルの“Ｌ”レベル電位ＶL （例えば−３．２Ｖ）を
ワード線ＷＬに供給する。

【００１２】前記ＳＲＡＭセル１０４は、それに接続さ
れているワード線にＥＣＬレベルの“Ｈ”レベル電位Ｖ
H が印加されると選択状態になり、ワード線に疑似ＥＣ
Ｌレベルの“Ｌ”レベル電位ＶL が印加されると非選択
状態になる。

【００１３】なお、上記ＳＲＡＭセル１０４の駆動用ト
ランジスタであるＮＭＯＳトランジスタ（図９中の９
３）のソース端子に負電源電圧（−ＶEE、例えば−５．
２Ｖ）が印加されると、オン状態になっている駆動用ト
ランジスタの記憶ノード（図６中の例えばＤ１）に接続
されているデータ転送用トランジスタ（図９中の９１）
のソースにも−ＶEEが印加されるので、ワード線に疑似
ＥＣＬレベルの“Ｌ”レベル電位ＶL （＝−３．２Ｖ）
が印加された時に上記データ転送用トランジスタ９１が
オフ状態にならなくなるおそれがある。

【００１４】この不具合を回避するために、ＳＲＡＭセ
ル１０４の駆動用トランジスタであるＮＭＯＳトランジ
スタ（図９中の９３）のソース電位ＶSS2 として、疑似
ＥＣＬレベルの“Ｌ”レベル電位ＶL （＝−３．２Ｖ）
と同一レベルを印加することにより、ワード線ＷＬが非
選択状態（疑似ＥＣＬレベルの“Ｌ”レベル電位ＶLの
状態）の時にＳＲＡＭセル１０４のデータ転送用トラン
ジスタ（図９中の９１、９２）がオフ状態になり、正常
な動作が得られるようにしている。

【００１５】ところで、上記したような従来のＥＣＬ−
ＣＭＯＳ型のＳＲＡＭにおいては、選択状態のワード線
の電圧としてＥＣＬレベルの“Ｈ”レベル電位ＶH を供
給する際、この選択状態のワード線に接続されているワ
ード線ドライバ１０３において、バイポーラ型差動回路
１０８の出力側負荷抵抗Ｒ２に電流を流さないようにし
てワード線ドライバ用トランジスタＱ３をオン状態に制
御する。

【００１６】これに対して、ワード線群のうちの大多数
を占める非選択状態のワード線の電圧として疑似ＥＣＬ
レベルの“Ｌ”レベル電位ＶL を供給する際、この非選
択状態のワード線に接続されているワード線ドライバ１
０３において、バイポーラ型差動回路１０８の出力側負
荷抵抗Ｒ２に電圧降下を発生させてワード線ドライバ用
トランジスタＱ３をオフ状態に制御する必要がある。

【００１７】しかも、ＥＣＬ−ＣＭＯＳ型のＳＲＡＭに
おいては、ワード線ドライバの消費電流がメモリチップ
全体の消費電流のうちの大きな割合を占めているので、
上記したように多数のワード線ドライバ群のうちの大多
数を占める非選択状態のワード線ドライバで電流消費が
生じることにより、メモリの消費電流が大きくなるとい
う問題がある。

【００１８】

【発明が解決しようとする課題】上記した従来のＥＣＬ
−ＣＭＯＳ型のＳＲＡＭにおいては、多数のワード線ド
ライバ群のうちの大多数を占める非選択状態のワード線
ドライバにおける電流消費によって、メモリの消費電流
が大きくなるという問題があった。

【００１９】本発明は上記の問題点を解決すべくなされ
たもので、ワード線ドライバ群のうちの大多数を占める
非選択状態のワード線ドライバにおける電流消費を抑制
し、メモリの消費電流を著しく低減でき、高密度、超高
速化を達成し得るＥＣＬ−ＣＭＯＳ型のＳＲＡＭを提供
することを目的とする。

【００２０】

【課題を解決するための手段】本発明は、メモリセルお
よびバイポーラ型セル周辺回路を有し、メモリセルおよ
びセル周辺回路の全てをＥＣＬレベルで動かすＳＲＡＭ
において、ワード線ドライバは、アドレスデコーダ出力
に応じてワード線を選択し、ワード線の選択／非選択に
応じて２値の論理レベルを有するワード線電圧をワード
線に供給するエミッタ結合論理回路で構成され、メモリ
セルは、それに接続されているワード線の電圧が低電位
側の論理レベルの時に選択されることを特徴とする。

【００２１】

【作用】メモリセルは、それに接続されているワード線
の電圧が低電位側の論理レベルの時に選択される。これ
により、ワード線ドライバ群のうちの極一部のワード線
ドライバに電流を供給すればよく、ワード線ドライバ群
のうちの大多数を占める非選択状態のワード線ドライバ
には電流を供給しなくてもよいので、メモリ全体として
は消費電流が著しく低減される。

【００２２】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。

【００２３】図１は、本発明の第１実施例に係るＳＲＡ
Ｍの一部を示すブロック図である。このＳＲＡＭは、Ｍ
ＯＳ型ＳＲＡＭセルおよびバイポーラ型セル周辺回路を
有する高密度、超高速ＳＲＡＭであり、例えば負電源シ
ステムで使用される。

【００２４】ここで、１１は基準電位である接地電位
（ＧＮＤ）の基準ライン、１２は負電源電位（−ＶEE）
の負電源ライン、２はＥＣＬ回路からなるアドレスバッ
ファ、３はＥＣＬ回路からなるアドレスデコーダ、４は
ＥＣＬ回路からなるワード線ドライバ、５はダブルエン
ド型のＭＯＳ型のＳＲＡＭセル、ＷＬｉはワード線、
（ＢＬｊ、／ＢＬｊ）は相補的なビット線対、６はＥＣ
Ｌ回路からなるセンスアンプ、７はＥＣＬ回路からなる
出力バッファである。

【００２５】なお、上記ＳＲＡＭセル５は、図３中に示
すように、複数個が行列状に配置されてメモリセルアレ
イを形成しており、同一行のＳＲＡＭセル５に共通にワ
ード線ＷＬｉ（ｉ＝１〜ｎ）が接続され、同一列のＳＲ
ＡＭセル５に共通にビット線対（ＢＬｊ、／ＢＬｊ）
（ｊ＝１〜ｍ）が接続されている。

【００２６】前記ワード線ドライバ４は、後述するよう
に、アドレスデコーダ出力に応じてワード線ＷＬｉを選
択するものであり、ワード線ＷＬｉの選択／非選択に応
じて２値の論理レベルを有するワード線電圧をワード線
ＷＬｉに供給するように構成されている。

【００２７】即ち、待機時およびワード線非選択時に
は、ＥＣＬレベルの“Ｈ”レベル電圧ＶH 、つまり、基
準電位からワード線ドライバ用トランジスタのベース・
エミッタ間の順方向電圧だけ低い電圧（−０．８Ｖ）を
ワード線ＷＬｉに供給する。これに対して、ワード線選
択時には、例えば疑似ＥＣＬレベルの“Ｌ”レベル電位
ＶL （例えば−３．２Ｖ）をワード線ＷＬｉに供給す
る。

【００２８】前記ＳＲＡＭセル５は、後述するように負
論理選択型セルが用いられており、ＥＣＬレベルのＶH
がワード線ＷＬｉに印加されると非選択状態になり、疑
似ＥＣＬレベルのＶL がワード線ＷＬｉに印加されると
選択状態になる。上記実施例のＳＲＡＭによれば、ＭＯ
Ｓ型ＳＲＡＭセル５は、それに接続されているワード線
ＷＬｉの電圧が低電位側の論理レベルの時に選択され
る。

【００２９】これにより、選択されたメモリセルに接続
されているワード線を駆動するための極一部のワード線
ドライバ４に電流を供給すればよく、非選択状態の大多
数のワード線ドライバ４には電流を供給しなくてもよ
く、ワード線ドライバ４における電流消費が減少する。

【００３０】しかも、ワード線ドライバ４の消費電流は
メモリチップ全体の消費電流のうちの大きな割合を占め
ているので、上記したようにワード線ドライバ４におけ
る電流消費が減少することにより、メモリ全体の消費電
流が著しく低減される。図２は、図１中のＳＲＡＭセル
５の一例を示す回路図である。

【００３１】ここで、２０はＭＯＳ型フリップフロップ
回路であり、一対のＭＯＳ型インバータ回路が交差接続
されてなる。このフリップフロップ回路２０の一対のデ
ータ記憶ノードＤ１、Ｄ２にそれぞれ対応してデータ転
送用のＰＭＯＳトランジスタＰ１、Ｐ２の一端が接続さ
れている。この一対のデータ転送用のＰＭＯＳトランジ
スタＰ１、Ｐ２は、各他端が一対のビット線（ＢＬ、／
ＢＬ）に接続され、各ゲートがワード線ＷＬに接続され
ている。

【００３２】なお、上記ＭＯＳ型インバータ回路は、駆
動用トランジスタとしてＰＭＯＳトランジスタＰ３が用
いられ、負荷素子として高抵抗素子ＲあるいはＮＭＯＳ
トランジスタが用いられる。

【００３３】そして、上記ＳＲＡＭセル５の第１電源ノ
ード（駆動用のＰＭＯＳトランジスタＰ３のソース）が
基準電位に接続され、第２電源ノード（負荷素子Ｒの一
端）が負電源電位に接続されている。

【００３４】上記ＳＲＡＭセル５は、ワード線ＷＬｉに
ＥＣＬレベルの“Ｈ”レベル電位ＶH （−０．８Ｖ）が
印加されると、非選択状態になる、つまり、一対のデー
タ転送用のＰＭＯＳトランジスタＰ１、Ｐ２がオフ状態
になるようにトランジスタＰ１、Ｐ２の閾値が設定され
ている。

【００３５】これに対して、ワード線ＷＬｉに疑似ＥＣ
Ｌレベルの“Ｌ”レベル電位ＶL （例えば−３．２Ｖ）
が印加されると、選択状態になる、つまり、一対のデー
タ転送用のＰＭＯＳトランジスタＰ１、Ｐ２がオン状態
になる。

【００３６】換言すれば、上記ＳＲＡＭセル５によれ
ば、従来例のように、第２電源ノード（負荷素子Ｒの一
端）に所定のソース電圧ＶSS2 を印加する必要がなく、
上記ソース電圧ＶSS2 源をメモリチップ上に別途用意す
る必要がない。図３は、図１中のワード線ドライバ４の
一例およびメモリセルアレイの一部を示す回路図であ
る。

【００３７】このワード線ドライバ４は、アドレスデコ
ーダ出力信号Ａｉ（ｉ＝１〜ｎ）が各対応してベースに
入力するワード線駆動制御用のＮＰＮトランジスタＱ１
ｉ（ｉ＝１〜ｎ）と、基準電位と上記ＮＰＮトランジス
タＱ１ｉの各コレクタとの間に対応して接続されている
負荷抵抗Ｒｉ（ｉ＝１〜ｎ）と、上記ワード線駆動制御
用トランジスタＱ１ｉの各コレクタ出力が対応して入力
するエミッタフォロワ回路とを有する。

【００３８】このエミッタフォロワ回路は、各コレクタ
が基準電位に接続され、各エミッタが対応してワード線
ＷＬｉ（ｉ＝１〜ｎ）に接続され、ベースが上記ワード
線駆動制御用トランジスタＱ１ｉの各コレクタに対応し
て接続されたワード線ドライバ用のＮＰＮトランジスタ
Ｑ２ｉ（ｉ＝１〜ｎ）と、このワード線ドライバ用トラ
ンジスタＱ２ｉの各エミッタと負電源電位との間にそれ
ぞれ接続されている電流源回路３０…とを有する。

【００３９】そして、各ワード線ドライバ４のワード線
駆動制御用のＮＰＮトランジスタＱ１ｉは、エミッタが
共通に結合され、さらに、電流源回路３１に共通に接続
されている。

【００４０】上記ワード線ドライバ４は、アドレスデコ
ーダ出力Ａｉに応じてワード線ＷＬｉを選択するもので
あり、ワード線ＷＬｉの選択／非選択に応じて２値の論
理レベルを有するワード線電圧をワード線ＷＬｉに供給
する。この場合、待機時およびワード線非選択時には、
基準電位からワード線ドライバ用トランジスタＱ２ｉの
ベース・エミッタ間の順方向電圧（ベース・エミッタ接
合の濃度によって決定される物理的パラメータ）だけ低
い電圧（−０．８Ｖ）をワード線ＷＬｉに供給し、ワー
ド線選択時には疑似ＥＣＬレベルの“Ｌ”レベル電位Ｖ
L （例えば−３．２Ｖ）をワード線ＷＬｉに供給する。
次に、上記ワード線ドライバ４の動作を説明する。

【００４１】まず、ｎ本のワード線のうち例えばワード
線ＷＬ１を選択する場合を考える。アドレスデコーダ出
力Ａ１〜ＡｎのうちＡ１のみ“Ｈ”レベル、他の信号Ａ
２〜Ａｎは全て“Ｌ”レベルの状態になる。これによ
り、信号Ａ１が入力するワード線駆動制御用トランジス
タＱ１１がオンしてそのコレクタ電流が負荷抵抗Ｒ１に
流れ、ワード線ドライバ用トランジスタＱ２１のベース
電位が降下するので選択状態のワード線ＷＬ１は“Ｌ”
レベルになる。この時、信号Ａ２〜Ａｎが入力するワー
ド線駆動制御用トランジスタＱｉ（ｉ＝２〜ｎ）はオフ
するのでそのコレクタ電流が負荷抵抗Ｒｉ（ｉ＝２〜
ｎ）に流れることはなく、ワード線ドライバ用トランジ
スタＱ２ｉ（ｉ＝２〜ｎ）のベース電位は高いので、非
選択状態のワード線ＷＬｉ（ｉ＝２〜ｎ）は“Ｈ”レベ
ルになる。

【００４２】従って、各ワード線駆動制御用トランジス
タＱ１ｉに共通に接続されている電流源回路３１は、非
選択状態のワード線に対応するワード線ドライバにおけ
るワード線駆動制御用トランジスタには電流を供給する
ことなく、選択状態のワード線に対応するワード線ドラ
イバにおけるワード線駆動制御用トランジスタにのみて
電流を供給するだけでよいので、従来例のＳＲＡＭに比
べて消費電流は１／ｎに低減される。

【００４３】上述したように図１のＳＲＡＭによれば、
ワード線ドライバ４は、ワード線ＷＬの非選択レベルお
よび選択レベルともにＥＣＬレベルあるいは疑似ＥＣＬ
レベルによりワード線ＷＬを支障なく駆動できる。

【００４４】この場合、ＥＣＬレベル・ＭＯＳレベル間
のレベル変換回路を必要とせず、レベル変換による遅延
時間も発生しないので、バイポーラＥＣＬ型の超高速Ｓ
ＲＡＭと同等の高速動作を実現できる。しかも、セル周
辺回路はバイポーラ回路、メモリセルのみＭＯＳ回路を
用いるので、高密度、超高速の大容量ＳＲＡＭを実現で
きる。

【００４５】また、ワード線ドライバ４の抵抗Ｒｉある
いは電流源回路３１の電流を大きくすることにより、ワ
ード線駆動制御用トランジスタＱ１ｉの出力信号の論理
振幅よりもエミッタフォロア回路の出力電圧（ワード線
電圧）の論理振幅の方を大きく設定することによって、
選択メモリセルの読み出し電流を大きくすることができ
る。図４は、図３中のワード線ドライバ４の変形例を示
す回路図である。

【００４６】このワード線ドライバ４は、図３中のワー
ド線ドライバ４と比べて、各ワード線ドライバ４のエミ
ッタフォロワ回路に共通に電流源回路４１が設けられて
おり、ワード線ドライバ用トランジスタＱ２ｉのエミッ
タと上記共通の電流源回路４１との間にスイッチ用のＮ
ＰＮトランジスタＱ３ｉ（ｉ＝１〜ｎ）が挿入されてお
り、前段のワード線駆動制御用トランジスタＱ１ｉに入
力するアドレスデコーダ出力により上記スイッチ用トラ
ンジスタＱ３ｉがスイッチング制御される点が異なり、
その他は同じであるので図３中と同一部分には同一符号
を付している。

【００４７】上記ワード線ドライバ４によれば、選択状
態のワード線に対応するワード線ドライバにおいては、
ワード線駆動制御用トランジスタＱ１ｉおよびスイッチ
用トランジスタＱ３ｉがオンし、選択状態のワード線に
“Ｌ”レベルを供給する。これに対して、非選択状態の
ワード線に対応するワード線ドライバにおいては、ワー
ド線駆動制御用トランジスタＱ１ｉおよびスイッチ用ト
ランジスタＱ３ｉがオフするので、各エミッタフォロワ
回路で共通に設けられている電流源回路３１の消費電流
が、第１実施例に比べて１／ｎに低減されるという利点
がある。図５は、本発明の第２実施例に係るＳＲＡＭの
一部を示す回路図である。

【００４８】このＳＲＡＭは、前記第１実施例のＳＲＡ
Ｍと比べて、（ａ）シングルエンド型のＭＯＳ型のＳＲ
ＡＭセル５１が用いられている点、（ｂ）シングルエン
ド型ＳＲＡＭセル５１に対応して１本のビット線ＢＬｊ
が接続されている点が異なり、その他は同じであるの
で、図１中と同一部分には同一符号を付している。図６
は、図５中のシングルエンド型のＭＯＳ型のＳＲＡＭセ
ル５１の一例を示す回路図である。このＳＲＡＭセル
は、図２のＳＲＡＭセルと比べて、次の点（ａ）〜
（ｃ）が異なり、その他は同じであるので同一符号を付
している。 （ａ）ＭＯＳ型インバータ回路６０の負荷としてＮＭＯ
ＳトランジスタＴＮが用いられ、その一端が読み出し用
ワード線ＲＷＬに接続されている。

【００４９】（ｂ）ＭＯＳ型フリップフロップ回路６０
の一方の記憶ノードＤ１と書込み用ビット線ＷＢＬとの
間にデータ転送用のＰＭＯＳトランジスタＰＴが接続さ
れ、このデータ転送用トランジスタＰＴのゲートに書込
み用ワード線ＷＷＬが接続されている。

【００５０】（ｃ）ＭＯＳ型フリップフロップ回路６０
の他方の記憶ノードＤ２に読み出し用のＰＮＰバイポー
ラトランジスタＱＲのベースが接続され、このＰＮＰト
ランジスタＱＲのエミッタが読み出し用ビット線ＲＢＬ
に接続され、このＰＮＰトランジスタＱＲのコレクタが
負電源電位（−ＶEE）に接続されている。上記第２実施
例のＳＲＡＭにおいては、基本的に前記第１実施例のＳ
ＲＡＭと同様の動作により同様の効果が得られる。な
お、本発明は、上記シングルエンド型のＭＯＳ型のＳＲ
ＡＭセル５１に代えてＤＲＡＭセルを用いるメモリにも
適用できる。

【００５１】一方、メモリ容量の増大に伴い、各ワード
線に接続されるメモリセル数か多くなってきている。こ
れにより、ワード線容量の増大、あるいは、一度に活性
化されるセル数が増大することによる消費電流の増大
が、動作速度、消費電力の悪化をまねいてきている。

【００５２】そこで、ＣＭＯＳメモリ等においては、メ
モリセルアレイを複数のサブアレイに分割し、かつ、ワ
ード線を階層化し、メモリセル選択時には一部のサブア
レイのワード線のみを活性化するという二重ワード線方
式が用いられている。

【００５３】二重ワード線方式を採用することにより、
一度に活性化されるメモリセルの数がアレイ分割数に逆
比例するので、セルアレイでの低消費電力化にも寄与す
る。また、主ワード線、副ワード線の階層構造を有する
ので、各ワード線の負荷容量が低減され、メモリの高速
化、低消費電力化にも寄与する。図７は、本発明の第３
実施例として、二重ワード線方式を採用したＳＲＡＭの
一部を示す回路図である。

【００５４】このＳＲＡＭにおいて、メモリセルアレイ
はカラム方向にｍ個のサブアレイＳＡＬ１〜ＳＡＬｍに
分割されている。各サブアレイＳＡＬ１〜ＳＡＬｍで
は、主ワード線ＭＷＬ１〜ＭＷＬｎにより対応してワー
ド線ドライバ７１〜７ｎが選択制御され、このワード線
ドライバ７１〜７ｎに対応して副ワード線ＳＷＬ１〜Ｓ
ＷＬｎが接続され、この副ワード線ＳＷＬ１〜ＳＷＬｎ
にＳＲＡＭセル５…が接続されている。

【００５５】上記ワード線ドライバ７ｉ（ｉ＝１〜ｎ）
は、ベースが主ワード線ＭＷＬｉ（ｉ＝１〜ｎ）に対応
して接続されたワード線駆動制御用のＮＰＮトランジス
タＱ１ｉと、基準電位と上記ワード線駆動制御用トラン
ジスタＱ１ｉのコレクタとの間に接続されている負荷抵
抗Ｒと、コレクタが基準電位に接続され、エミッタが対
応して副ワード線ＳＷＬｉ（ｉ＝１〜ｎ）に接続され、
ベースが上記ワード線駆動制御用トランジスタＱ１ｉの
コレクタに接続され副ワード線ドライバ用のＮＰＮトラ
ンジスタＱ２ｉと、この副ワード線ドライバ用トランジ
スタＱ２ｉのエミッタにコレクタが接続され、ベースが
主ワード線ＭＷＬｉに対応して接続されたスイッチ用の
ＮＰＮトランジスタＱ３ｉとを有する。

【００５６】そして、各ワード線ドライバ７１〜７ｎの
ワード線駆動制御用トランジスタＱ１ｉのエミッタが共
通に結合され、このエミッタ共通ノードと共通の電流源
回路３１との間に、セクションデコーダ出力ＳＤ１〜Ｓ
Ｄｍにより対応して選択制御されるＮＰＮトランジスタ
Ｑ４ｊ（ｊ＝１〜ｍ）が接続されている。

【００５７】また、各ワード線ドライバ７１〜７ｎのス
イッチ用トランジスタＱ３ｊのエミッタが共通に結合さ
れ、このエミッタ共通ノードと共通の電流源回路４１と
の間に、セクションデコーダ出力ＳＤ１〜ＳＤｍにより
対応して選択制御されるＮＰＮトランジスタＱ５ｊ（ｊ
＝１〜ｍ）が接続されている。次に、上記図７のＳＲＡ
Ｍの動作を説明する。

【００５８】まず、第１のサブアレイＳＡＬ１の第１の
副ワード線ＳＷＬ１が選択される場合を考える。主ワー
ド線ＭＷＬ１が“Ｈ”レベル、第１のセクションデコー
ダ出力ＳＤ１が“Ｈ”レベルになった時に限り、上記第
１の副ワード線ＳＷＬ１に対応するワード線駆動制御用
トランジスタＱ１１および副ワード線ドライバ用トラン
ジスタＱ２１に電流が流れる。

【００５９】この時、他の全てのワード線駆動制御用ト
ランジスタおよび副ワード線ドライバ用トランジスタに
は電流が流れないので、他の全ての副ワード線は選択さ
れない。

【００６０】従って、第１のサブアレイＳＡＬ１の第１
の副ワード線ＳＷＬ１に接続されているメモリセル５…
のみ活性化されるので、メモリセル５による消費電流
は、サブアレイのｍ分割を行わない場合に比べて１／ｍ
に低減される。この場合、電流源回路３１および４１
は、それぞれ全てのワード線ドライバ７１〜７ｎで共用
されているので、大幅な低消費電力化が可能である。

【００６１】また、上記副ワード線ＳＷＬ１の負荷容量
も、メモリセルアレイのｍ分割を行わない場合に比べて
１／ｍに低減されるので、副ワード線ドライバ用トラン
ジスタＱ２ｉに流れる電流を小さくすることが可能であ
る。

【００６２】しかも、主ワード線ＭＷＬ１〜ＭＷＬｎは
それぞれ対応して２ｍ個のバイポーラトランジスタを駆
動するだけで済むので、それぞれに対応して接続される
ワード線放電回路（図示せず）の電流も大きく削減する
ことが可能になる。

【００６３】ところで、一般に、二重ワード線方式を採
用したＳＲＡＭにおいては、メモリセルの配列ピッチよ
りも副ワード線の配列ピッチの方が大きくなる場合が多
い。この場合には、図８に示すような変調二重ワード線
方式を採用することができる。図８は、図７の二重ワー
ド線方式のＳＲＡＭの変形例を示す回路図である。この
ＳＲＡＭは、１つの主ワード線ＭＷＬｉに対してサブア
レイ内で２つの副ワード線を持つ２変調二重ワード線方
式のＳＲＡＭを示している。

【００６４】このＳＲＡＭにおける各ワード線ドライバ
８０は、ワード線駆動制御用トランジスタＱ１ｉと、負
荷抵抗Ｒと、マルチエミッタ型の副ワード線ドライバ用
トランジスタＱ６ｉと、この副ワード線ドライバ用トラ
ンジスタＱ６ｉの各エミッタに対応して接続されたスイ
ッチ用トランジスタＱ３ｉおよびＱ７ｉとを有する。そ
して、各ワード線ドライバ８０に共通に電流源回路３
１、４１、４２が接続されている。

【００６５】上記副ワード線ドライバ用トランジスタＱ
６ｉの各エミッタに対応して副ワード線ＳＷＬ１、ＳＷ
Ｌ２が接続されており、これらの副ワード線ＳＷＬ１、
ＳＷＬ２に対応してセクションデコーダ出力／ＳＤ１、
／ＳＤ２がベースに入力するＮＰＮトランジスタＱ８
ｉ、Ｑ９ｉがワイアード接続されている。上記各ワード
線ドライバ８０は、２セルピッチに１個づつ配列すれば
よく、その配列ピッチを緩和することが可能である。

【００６６】上記ＳＲＡＭにおいては、主ワード線ＭＷ
Ｌｉが“Ｈ”レベルになると、ワード線駆動制御用トラ
ンジスタＱ１ｉが選択的にオンになって電流が流れ、こ
のワード線駆動制御用トランジスタＱ１ｉにより副ワー
ド線ドライバ用トランジスタＱ６ｉが駆動され、それに
接続されている副ワード線ＳＷＬ１、ＳＷＬ２がいずれ
も活性化される。セクションデコーダ出力／ＳＤ１、／
ＳＤ２のうちのいずれかが“Ｌ”レベルになり、この
“Ｌ”レベルがベースに入力するトランジスタＱ８ｉま
たはＱ９ｉがオフになり、このＮＰＮトランジスタＱ８
ｉまたはＱ９ｉが接続されている副ワード線ＳＷＬ１ま
たはＳＷＬ２が“Ｌ”レベルになる。

【００６７】なお、上記実施例では、１つの主ワード線
に対してサブアレイ内で２つの副ワード線を持つ２変調
二重ワード線方式のＳＲＡＭを示したが、本発明は上記
実施例に限らず、１つの主ワード線に対してサブアレイ
内で４つの副ワード線を持つ４変調二重ワード線方式な
どのＳＲＡＭにも適用できる。

【００６８】また、上記各実施例では、負電源を用いた
システムを示したが、本発明は正電源を用いたシステム
にも適用できる。この場合には、上記各実施例における
基準電位を正の電源電位ＶCC、負電源電位を基準電位に
置換すればよい。

【００６９】

【発明の効果】上述したように本発明によれば、ＥＣＬ
レベルによりワード線を支障なく駆動することが可能に
なり、ワード線群のうちの大多数を占める非選択状態の
ワード線ドライバにおける電流消費を抑制し、メモリの
消費電流を著しく低減でき、高密度、超高速化を達成し
得るＥＣＬ−ＣＭＯＳ型の半導体記憶装置を実現するこ
とができる。

【図面の簡単な説明】

【図１】本発明の第１実施例に係るＳＲＡＭの一部を示
すブロック図。

【図２】図１中のＳＲＡＭセルの一例を示す回路図。

【図３】図１中のワード線ドライバの一例およびメモリ
セルアレイの一部を示す回路図。

【図４】図３中のワード線ドライバの変形例を示す回路
図。

【図５】本発明の第２実施例に係るＳＲＡＭの一部を示
す回路図。

【図６】図５中のシングルエンド型のＭＯＳ型のＲＡＭ
セルの一例を示す回路図。

【図７】本発明の第３実施例に係る二重ワード線方式の
ＳＲＡＭの一部を示す回路図。

【図８】図７のＳＲＡＭの変形例に係る２変調二重ワー
ド線方式のＳＲＡＭの一部を示す回路図。

【図９】従来のバイ−ＣＭＯＳ型のＳＲＡＭにおけるメ
モリセルの一例を示す回路図。

【図１０】従来のＥＣＬ−ＣＭＯＳ型のＳＲＡＭの一部
を示す回路図。

【符号の説明】

２…アドレスバッファ、３…アドレスデコーダ、４、８
０…ワード線ドライバ、５、５１…ＭＯＳ型ＳＲＡＭセ
ル、６…センスアンプ回路、７…出力バッファ、１１…
基準ライン、１２…負電源ライン、２０…フリップフロ
ップ回路、３０、３１、４１、４２…電流源回路、ＷＬ
ｉ…ワード線、ＳＷＬｉ…副ワード線、（ＢＬｊ、／Ｂ
Ｌｊ）…ビット線、Ｑ１ｉ…ワード線駆動制御用トラン
ジスタ、Ｑ２ｉ…ワード線ドライバ用トランジスタ、Ｑ
３ｉ、Ｑ７ｉ…スイッチ用トランジスタ、Ｑ４ｉ、Ｑ５
ｉ、…セクション選択制御用トランジスタ、Ｐ１〜Ｐ
３、ＰＴ…ＰＭＯＳトランジスタ、Ｒ、Ｒｉ…抵抗。

Claims (9)

【特許請求の範囲】
1. 【請求項１】 複数個のメモリセルが行列状に配置され
   たメモリセルアレイと、 上記メモリセルアレイにおける同一行のメモリセルに共
   通に接続されたワード線と、 上記メモリセルアレイにおける同一列のメモリセルに共
   通に接続された複数のビット線と、 アドレスデコーダ出力に応じてワード線を選択し、ワー
   ド線の選択／非選択に応じて２値の論理レベルを有する
   ワード線電圧をワード線に供給するエミッタ結合論理回
   路で構成された複数個のワード線ドライバとを具備し、 前記ＭＯＳ型ＳＲＡＭセルは、それに接続されているワ
   ード線の電圧が低電位側の論理レベルの時に選択される
   ことを特徴とする半導体記憶装置。
2. 【請求項２】 請求項１記載の半導体記憶装置におい
   て、 前記メモリセルはＭＯＳ型のＳＲＡＭセルであることを
   特徴とする半導体記憶装置。
3. 【請求項３】 請求項２記載の半導体記憶装置におい
   て、 前記ワード線ドライバは、 アドレスデコーダ出力が入力するワード線駆動制御用の
   バイポーラトランジスタと、 このバイポーラトランジスタのエミッタ側に接続された
   電流源回路と、 上記ワード線駆動制御用トランジスタの出力信号が入力
   し、出力電圧を前記ワード線に供給するエミッタフォロ
   ア回路を有し、 上記ワード線駆動制御用トランジスタは、ワード線の選
   択時にのみ電流が流れ、ワード線の非選択時には電流が
   流れないことを特徴とする半導体記憶装置。
4. 【請求項４】 請求項３記載の半導体記憶装置におい
   て、 前記ワード線駆動制御用トランジスタの出力信号の論理
   振幅よりも前記エミッタフォロア回路の出力電圧の論理
   振幅の方が大きいことを特徴とする半導体記憶装置。
5. 【請求項５】 請求項３または４記載の半導体記憶装置
   において、 前記ワード線駆動制御用トランジスタのエミッタ側に接
   続される電流源回路は、複数個のワード線ドライバで共
   用されることを特徴とする半導体記憶装置。
6. 【請求項６】 請求項２乃至５のいずれか１項に記載の
   半導体記憶装置において、 前記エミッタフォロア回路は、 前記ワード線に接続されたワード線ドライバ用トランジ
   スタと、 このワード線ドライバ用トランジスタのエミッタ側に接
   続された電流源回路と、 上記ワード線ドライバ用トランジスタのエミッタと上記
   電流源回路との間に挿入され、前記アドレスデコーダ出
   力によりスイッチング制御されるスイッチ用のバイポー
   ラトランジスタとを有し、 上記電流源回路は、ワード線の選択時にのみ電流が流
   れ、ワード線の非選択時には電流が流れないことを特徴
   とする半導体記憶装置。
7. 【請求項７】 請求項６に記載の半導体記憶装置におい
   て、 前記ワード線ドライバ用トランジスタのエミッタ側に接
   続される電流源回路は、複数個のワード線ドライバで共
   用されることを特徴とする半導体記憶装置。
8. 【請求項８】 請求項２乃至７のいずれか１項に記載の
   半導体記憶装置において、 前記ワード線ドライバのワード線ドライバ用トランジス
   タはＮＰＮトランジスタであり、 前記ＭＯＳ型のＳＲＡＭセルは、駆動用のＰＭＯＳトラ
   ンジスタを有する一対のＭＯＳ型インバータ回路が交差
   接続されてなるＭＯＳ型フリップフロップ回路およびこ
   のフリップフロップ回路の一対のデータ記憶ノードに各
   一端が接続された一対のデータ転送用のＰＭＯＳトラン
   ジスタを有し、 上記一対のデータ転送用トランジスタの各他端が対応し
   て前記ビット線対に接続され、上記一対のデータ転送用
   トランジスタのゲートが前記ワード線に接続されている
   ことを特徴とする半導体記憶装置。
9. 【請求項９】 請求項３記載の半導体記憶装置におい
   て、 前記メモリセルアレイは複数個のサブアレイに分割され
   ており、 前記ワード線は、上記複数個のサブアレイに共通に設け
   られた主ワード線および上記各サブアレイ毎に設けられ
   た副ワード線を有し、 前記ワード線ドライバは、ワード線駆動制御用トランジ
   スタとそのエミッタ側の電流源回路との間に挿入され、
   サブアレイ選択信号がベースに入力するサブアレイ選択
   用のバイポーラトランジスタと、副ワード線ドライバ用
   トランジスタとそのエミッタ側の電流源回路との間に挿
   入され、サブアレイ選択信号がベースに入力するサブア
   レイ選択用のバイポーラトランジスタを有し、 上記副ワード線は、上記主ワード線の信号とサブアレイ
   選択信号との論理積により選択され、上記主ワード線が
   “Ｈ”レベル、上記サブアレイ選択信号が“Ｌ”レベル
   の時に選択されることを特徴とする半導体記憶装置。