JPS5843836B2 - デコ−ダ回路 - Google Patents
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- JPS5843836B2 JPS5843836B2 JP54166593A JP16659379A JPS5843836B2 JP S5843836 B2 JPS5843836 B2 JP S5843836B2 JP 54166593 A JP54166593 A JP 54166593A JP 16659379 A JP16659379 A JP 16659379A JP S5843836 B2 JPS5843836 B2 JP S5843836B2
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Description
【発明の詳細な説明】
本発明は、半導体記憶装置のワード線選択などに有効な
デコーダ回路に関する。
デコーダ回路に関する。
半導体メモリ回路の語信号選択回路に用いられるデコー
ダ回路には、第１図の様に構成されるものがある。
ダ回路には、第１図の様に構成されるものがある。
同図のデコーダ回路は所謂マルチエミッタ型であり、簡
単化のため２人力の場合を例としたものである。
単化のため２人力の場合を例としたものである。
トランジスタＴ１〜Ｔ６および負荷抵抗Ｒ８ｌ Ｒｏ、
定電流源ＩＥＦ 、Ｉｘ からなる入力ゲート■Ｇｏ
、■Ｇ１は、入力信号Ａ。
定電流源ＩＥＦ 、Ｉｘ からなる入力ゲート■Ｇｏ
、■Ｇ１は、入力信号Ａ。
、Ａ１から該信号Ａ。
、Ａ１とその反転信号Ａ、 、 ＡＩを作成する。
出力ゲート０Ｇｏ−ＯＧ３は、Ａｏ ２ Ａ１２ｈ２石
から所定の２つＡ。
から所定の２つＡ。
とＡ１、Ａｏと扁、馬とＡ１、扇と石を選択してそれが
共にＨ（ハイ）ならＨレベル出力を生じるもので、アン
ド回路を構成するマルチエミッタのトランジスタＴｗ１
． Ｔｗ２、負荷抵抗Ｒｘ （Ｒｘ１ 、Ｒｘ２に分割
される）および出力段のトランジスタ（ワードドライバ
）Ｔｗ３からなる。
共にＨ（ハイ）ならＨレベル出力を生じるもので、アン
ド回路を構成するマルチエミッタのトランジスタＴｗ１
． Ｔｗ２、負荷抵抗Ｒｘ （Ｒｘ１ 、Ｒｘ２に分割
される）および出力段のトランジスタ（ワードドライバ
）Ｔｗ３からなる。
このデコーダ回路は入力Ａ。
、Ａ１のレベルの組合わせに応じて出力ゲートＯＧｏ〜
ＯＧ３の１つがＨレベル出力を生じ、負荷本例ではワー
ド線Ｗ。
ＯＧ３の１つがＨレベル出力を生じ、負荷本例ではワー
ド線Ｗ。
−Ｗ３の１つをＨレベルにする（選択する）例えばＡ。
、Ａ１共にＨレベルであれば入力ゲート■Ｇｏ、工Ｇ１
のトランジスタＴ２．Ｔ５がオン（斜線で示す）となり
、出力ゲートＯＧ１．ＯＧ２のトランジスタＴＷ１およ
び出力ゲートＯＧ２．ＯＧ３のトランジスタＴＷ２から
電流Ｉｗｘが流れる。
のトランジスタＴ２．Ｔ５がオン（斜線で示す）となり
、出力ゲートＯＧ１．ＯＧ２のトランジスタＴＷ１およ
び出力ゲートＯＧ２．ＯＧ３のトランジスタＴＷ２から
電流Ｉｗｘが流れる。
この電流Ｉｗｘは、入力ゲートの負荷抵抗Ｒ８に流れる
電流を■１とすればＩｗｘ＝２ （Ｉｘ −１１）／３ であり、この電流によってアンド回路ＡＮＤの出力ＶＸ
は Ｖｘ −Ｖｃｃ −Ｉｗｘ （Ｒｘ１ ＋Ｒｘ２ ）と
なり、これはワードドライバＴｗ３に対してはＬレベル
となってこれをオフにし、ワード線Ｗ１〜Ｗ３を非選択
とする。
電流を■１とすればＩｗｘ＝２ （Ｉｘ −１１）／３ であり、この電流によってアンド回路ＡＮＤの出力ＶＸ
は Ｖｘ −Ｖｃｃ −Ｉｗｘ （Ｒｘ１ ＋Ｒｘ２ ）と
なり、これはワードドライバＴｗ３に対してはＬレベル
となってこれをオフにし、ワード線Ｗ１〜Ｗ３を非選択
とする。
これに対し出力ゲートＯＧ。ではトランジスタＴＷ１．
ＴＷ２がそのエミッタにＨレベル電位を受けてオフであ
り、電流ＩＷＸが流れないので ＶＸ：Ｖｃｃ であり、このレベル（ハ）でワードドライバＴｗ３はオ
ンとなり、ワード網札がＨレベルになる、即ち選択され
る。
ＴＷ２がそのエミッタにＨレベル電位を受けてオフであ
り、電流ＩＷＸが流れないので ＶＸ：Ｖｃｃ であり、このレベル（ハ）でワードドライバＴｗ３はオ
ンとなり、ワード網札がＨレベルになる、即ち選択され
る。
アドレス信号ピッ）Ａ。、Ａ１のＨｌＬが変わると他の
出力ゲートがＨレベル出力を生じ、当該ワード線を選択
する。
出力ゲートがＨレベル出力を生じ、当該ワード線を選択
する。
かくして入力Ａ。
、Ａ１の組合わせによりワード線Ｗ。
−Ｗ３の１つだけを選択できるものであるがこのデコー
ダ回路は抵抗Ｒｘ ＝ Ｒｘ ｔ ＋ ＲＸ２をエミッ
タホロワのワードドライバＴｗ３のベースへ挿入してい
るので、そのエミッタに接続される負荷容量がワード線
の様に大きい場合には、ＶＸがＨ（Ｖｃｃ ）となる選
択時にワード線に大きな充電電流を流す必要が生じ、こ
のためトランジスタＴｗ３のベースにも抵抗Ｒｘを通し
て大きなベース電流が流れる必要があるが、該抵抗が大
きいので負荷容量と共に大きな時定数を作り、ベース電
位Ｖｘの立上り波形は第２図の曲線Ｃ１のように遅くな
る。
ダ回路は抵抗Ｒｘ ＝ Ｒｘ ｔ ＋ ＲＸ２をエミッ
タホロワのワードドライバＴｗ３のベースへ挿入してい
るので、そのエミッタに接続される負荷容量がワード線
の様に大きい場合には、ＶＸがＨ（Ｖｃｃ ）となる選
択時にワード線に大きな充電電流を流す必要が生じ、こ
のためトランジスタＴｗ３のベースにも抵抗Ｒｘを通し
て大きなベース電流が流れる必要があるが、該抵抗が大
きいので負荷容量と共に大きな時定数を作り、ベース電
位Ｖｘの立上り波形は第２図の曲線Ｃ１のように遅くな
る。
なおこの図で０２は非選択側のワードドライバのベース
電位の立下り特性を示し、これらの交点以後が読取可能
領域である。
電位の立下り特性を示し、これらの交点以後が読取可能
領域である。
この立上り特性を改善するには抵抗Ｒｘを小さくするこ
とが考えられるがこれは消費電力の増大を招き、好まし
くない。
とが考えられるがこれは消費電力の増大を招き、好まし
くない。
またワード線容量を小さくすることも有効であるが、勿
論ワード線容量は任意に減少できるというものではない
。
論ワード線容量は任意に減少できるというものではない
。
なおこ又で抵抗ＲｘがＲｘｌとＲｘ２に分けである理由
を説明すると、マルチエミッタトランジスタＴｗ１ 、
Ｔｗ２のベースはこれらの抵抗Ｒｘ１とＲｘ２の直列
接続点へ接続してあり、これによりデコーダ線ｄの振巾
（Ｈ，Ｌ間の電位差）が小になる。
を説明すると、マルチエミッタトランジスタＴｗ１ 、
Ｔｗ２のベースはこれらの抵抗Ｒｘ１とＲｘ２の直列
接続点へ接続してあり、これによりデコーダ線ｄの振巾
（Ｈ，Ｌ間の電位差）が小になる。
このデコーダ線ｄにも大きな容量が付くので、振幅が小
ということはスピードアップの点で有効である。
ということはスピードアップの点で有効である。
一方ワードドライバＴｗ３のベースは抵抗ＲｘｌとＲｘ
２を通して電源線Ｖｃｃへ接続され、この結果デコーダ
線ｄよりは大きな振幅（デコーダ線の振幅はこれの抵抗
化分の１）を持つ。
２を通して電源線Ｖｃｃへ接続され、この結果デコーダ
線ｄよりは大きな振幅（デコーダ線の振幅はこれの抵抗
化分の１）を持つ。
これはメモリセルの確実な動作に必要であり、該振幅を
余り小さくすることは好ましくない。
余り小さくすることは好ましくない。
こうして抵抗Ｒｘは２分して大きなワード線振幅、小さ
なデコーダ線振幅をとり、適応性を可及的に高めかつ確
実な動作が保証されるようにしである。
なデコーダ線振幅をとり、適応性を可及的に高めかつ確
実な動作が保証されるようにしである。
本発明は、抵抗Ｒｘに基づく前述の問題を解決してワー
ド線の立上りを速めようとするもので、出力段のトラン
ジスタＴｗ３のベース回路を改善してそのエミッタに付
く負荷容量が見えなくなるようにし、こうして立上り特
性を改善する。
ド線の立上りを速めようとするもので、出力段のトラン
ジスタＴｗ３のベース回路を改善してそのエミッタに付
く負荷容量が見えなくなるようにし、こうして立上り特
性を改善する。
本発明は複数の入力信号Ａ。
、Ａ１・・・・・・・・・・・・・・・Ａｉからそれら
の反転信号扇、肩・・・・・・・・・・・・・・・肩を
作成する入力ゲートと、該信号Ａ。
の反転信号扇、肩・・・・・・・・・・・・・・・肩を
作成する入力ゲートと、該信号Ａ。
−Ａｉ 、 Ａｇ−訂を組合わせて入力されて入力の全
てがＨレベルとなるときＨレベル出力を生じる論理回路
および該出力でオンとなる出力段トランジスタをそれぞ
れ有する複数の出力ゲートとを備えるデコーダ回路にお
いて、該出力ゲートに、該論理回路の出力を反転するイ
ンバータ、該インバータの負荷となる抵抗および定電圧
源用のｐｎｐ ）ランジスタおよび該インバータと共に
カレントスイッチを構成する定電流源、該インバータの
出力で制御され前記出力段トランジスタへベース電流を
供給する駆動用ｐｎｐトランジスタ、前記出力段トラン
ジスタのベースに接続されたバイアス回路を設け、該論
理回路がＬレベル出力を生じる時には該バイアス回路の
バイアスレベルを該出力段トランジスタのベースにＬレ
ベルとして印加し、また論理回路がＨレベル出力を生じ
る時は該駆動用トランジスタをオンとして出力段トラン
ジスタに電源より直接ベース電流を供給するようにして
なることを特徴とするが、以下図示の実施例を参照しな
がらこれを詳細に説明する。
てがＨレベルとなるときＨレベル出力を生じる論理回路
および該出力でオンとなる出力段トランジスタをそれぞ
れ有する複数の出力ゲートとを備えるデコーダ回路にお
いて、該出力ゲートに、該論理回路の出力を反転するイ
ンバータ、該インバータの負荷となる抵抗および定電圧
源用のｐｎｐ ）ランジスタおよび該インバータと共に
カレントスイッチを構成する定電流源、該インバータの
出力で制御され前記出力段トランジスタへベース電流を
供給する駆動用ｐｎｐトランジスタ、前記出力段トラン
ジスタのベースに接続されたバイアス回路を設け、該論
理回路がＬレベル出力を生じる時には該バイアス回路の
バイアスレベルを該出力段トランジスタのベースにＬレ
ベルとして印加し、また論理回路がＨレベル出力を生じ
る時は該駆動用トランジスタをオンとして出力段トラン
ジスタに電源より直接ベース電流を供給するようにして
なることを特徴とするが、以下図示の実施例を参照しな
がらこれを詳細に説明する。
第３図は２人力のデコーダ回路に適用した本発明の一実
施例であり、第１図と同一部分には同一符号が付しであ
る。
施例であり、第１図と同一部分には同一符号が付しであ
る。
出力ゲート０Ｇｏ（ＯＧ１〜ＯＧ３についても同様）に
は、アンド回路ＡＮＤの出力Ｖｘ’を反転するインバー
タとしてのｎｐｎ ）ランジスタＴｗ６が設けられ、各
出力ゲートＯＧ。
は、アンド回路ＡＮＤの出力Ｖｘ’を反転するインバー
タとしてのｎｐｎ ）ランジスタＴｗ６が設けられ、各
出力ゲートＯＧ。
〜ＯＧ３のトランジスタＴｗ６と定電流源Ｉｗｘ と
でカレントスイッチを構成し、Ｖｘ’＝Ｈの出力ゲート
におけるトランジスタＴｗ６のみがオンとなり、その出
力Ｖｘ“をＬとする。
でカレントスイッチを構成し、Ｖｘ’＝Ｈの出力ゲート
におけるトランジスタＴｗ６のみがオンとなり、その出
力Ｖｘ“をＬとする。
トランジスタＴｗ６と電源Ｖｃｃ （−ＧＮＤ）との間
には抵抗Ｒｘ３と第１のｐｎｐ ）ランジスタＴｗ４が
並列接続され、このトランジスタＴｗ４のベースはトラ
ンジスタＴｗ５のベースと共にトランジスタＴｗ６のコ
レクタに接続する。
には抵抗Ｒｘ３と第１のｐｎｐ ）ランジスタＴｗ４が
並列接続され、このトランジスタＴｗ４のベースはトラ
ンジスタＴｗ５のベースと共にトランジスタＴｗ６のコ
レクタに接続する。
これらはトランジスタＴｗ５のベース電位Ｖｘ“（これ
はトランジスタＴｗ６のコレクタ電位およびトランジス
タＴｗ４のベース電位でもあるが）を定電位に保つ働き
をする。
はトランジスタＴｗ６のコレクタ電位およびトランジス
タＴｗ４のベース電位でもあるが）を定電位に保つ働き
をする。
トランジスタＴｗ５は、電源Ｖｃｃと基準バイアス回路
ＢＣとの間に、抵抗Ｒｘ４およびダイオードＤｗ１の並
列回路と直列に接続され、トランジスタＴｗ５のコレク
タと抵抗ＲＸ４の接続点の電位ＶｘがワードドライバＴ
Ｗ９０ベースに印加される。
ＢＣとの間に、抵抗Ｒｘ４およびダイオードＤｗ１の並
列回路と直列に接続され、トランジスタＴｗ５のコレク
タと抵抗ＲＸ４の接続点の電位ＶｘがワードドライバＴ
Ｗ９０ベースに印加される。
抵抗Ｒｘ４とダイオードＤｗｌの並列回路は基準バイア
ス回路ＢＣと共に、ワードドライバＴｗ３のベースに加
わるＨレベルをクランプする働らきを持つ。
ス回路ＢＣと共に、ワードドライバＴｗ３のベースに加
わるＨレベルをクランプする働らきを持つ。
バイアス回路ＢＣは、トランジスタＴＢ１．ＴＢ２およ
び抵抗ＲＢｔ〜ＲＢ３からなり、定電圧ＶＲＢ （−１
，６Ｖ）をバイアスレベルとして抵抗Ｒｘ４の一端に与
える。
び抵抗ＲＢｔ〜ＲＢ３からなり、定電圧ＶＲＢ （−１
，６Ｖ）をバイアスレベルとして抵抗Ｒｘ４の一端に与
える。
なおこ工で前記のＴｗ４ 、Ｒｘ３からなる定電圧回路
を用いる理由を説明する。
を用いる理由を説明する。
電位Ｖｘ“は図から明らかなように−６Ｖｃｃ Ｒｘ
３・Ｉｗｘと考えることができこれらが一定なら一定値
をとり、敢えて定電位化手段を設ける必要はないが、こ
れら等に抵抗Ｒｘ３に流れる電流はｐｎｐ ）ランジス
タＴｗ５の（本回路ではそれにＴｗ４の）ベース電流に
より変動する（定電流源Ｉｗｘの電流は一定として）。
３・Ｉｗｘと考えることができこれらが一定なら一定値
をとり、敢えて定電位化手段を設ける必要はないが、こ
れら等に抵抗Ｒｘ３に流れる電流はｐｎｐ ）ランジス
タＴｗ５の（本回路ではそれにＴｗ４の）ベース電流に
より変動する（定電流源Ｉｗｘの電流は一定として）。
そして一般にｐｎｐトランジスタの特性例えばβはバラ
つきが大きく、従って所要コレクタ電流に対するベース
電流が変動する。
つきが大きく、従って所要コレクタ電流に対するベース
電流が変動する。
例えばトランジスタＴｗ３のベース電流が大であると抵
抗Ｒｘ３を流れる電流は小になるから電位Ｖｘ“は上り
、これはトランジスタＴｗ５のベース・エミッタ電流を
小にし、Ｔｗ、の抵抗を高めてワードドライバＴｗ３の
ベースへ充分な電流を供給しなくなり、第１図と同様な
問題を生じてしまう。
抗Ｒｘ３を流れる電流は小になるから電位Ｖｘ“は上り
、これはトランジスタＴｗ５のベース・エミッタ電流を
小にし、Ｔｗ、の抵抗を高めてワードドライバＴｗ３の
ベースへ充分な電流を供給しなくなり、第１図と同様な
問題を生じてしまう。
ｐｎｐトランジスタＴＷ４はこれ制狙止するもので、電
位Ｖｘ“に応じて自らのコンダクタンスを変え、該電位
ｙ、／ｌを一定値にする。
位Ｖｘ“に応じて自らのコンダクタンスを変え、該電位
ｙ、／ｌを一定値にする。
次にかかるデコーダ回路の動作を、第１図と同様の入力
条件（ＡＯ＝Ａ１＝Ｈ）について説明する。
条件（ＡＯ＝Ａ１＝Ｈ）について説明する。
入力ゲートＯＧｏ、ＯＧ□のトランジスタＴ２．Ｔ５が
オンすると、これらを通して電流Ｉｘが流れる。
オンすると、これらを通して電流Ｉｘが流れる。
なお入力ゲー）ＩＧ。
、ＩＧ１の出力段に設けた電源■Ｇ、抵抗Ｒ１〜Ｒ３の
回路はトランジスタＴ２゜Ｔ３、定電流源Ｉｘと共にカ
レントスイッチを構成するものであるが、これはアンド
回路ＡＮＤのトランジスタＴＷ１ 、 Ｔｗ２ のオフ
動作を速める作用もする。
回路はトランジスタＴ２゜Ｔ３、定電流源Ｉｘと共にカ
レントスイッチを構成するものであるが、これはアンド
回路ＡＮＤのトランジスタＴＷ１ 、 Ｔｗ２ のオフ
動作を速める作用もする。
即ち、トランジスタＴｗ１ 、Ｔｗ２ がオフする時は
そのベース電位Ｖｘ’がＶＧ（−−０，８Ｖ）になり、
デコーダ配線ｄは抵抗Ｒ１〜Ｒ３の経路がないと、この
オフになるトランジスタＴｗ１゜Ｔｗ２を通して充電さ
れＨレベルに戻ることになるが、これは抵抗が高くて立
上りが遅（なる。
そのベース電位Ｖｘ’がＶＧ（−−０，８Ｖ）になり、
デコーダ配線ｄは抵抗Ｒ１〜Ｒ３の経路がないと、この
オフになるトランジスタＴｗ１゜Ｔｗ２を通して充電さ
れＨレベルに戻ることになるが、これは抵抗が高くて立
上りが遅（なる。
抵抗Ｒ１〜Ｒ３の系があればこの系からの充電電流が流
れ、該立上りを速くする。
れ、該立上りを速くする。
またこの抵抗Ｒ１〜Ｒ３はデコーダ配線ｄのＨレベルを
電圧■。
電圧■。
まで上げずトランジスタＴｗ１．Ｔｗ２のＶＢＥだげ下
った０、 ４ Ｖ程度に抑える。
った０、 ４ Ｖ程度に抑える。
これはデコーダ線の振幅を小にし、ひいてはスピードア
ップに寄与する。
ップに寄与する。
ところで、Ａｏ−Ａ１−Ｈであると、出力ゲートＯＧ１
のアンド回路ＡＮＤ出力Ｖｘ／のみがＨとなり、トラン
ジスタＴｗ６がオンとなって電流を■。
のアンド回路ＡＮＤ出力Ｖｘ／のみがＨとなり、トラン
ジスタＴｗ６がオンとなって電流を■。
Ｃ−Ｒｘ ３− Ｔｗ６− Ｉ ｗｘの経路で流す。
この結果ＶＸ“＝ＬとなるのでトランジスタＴｗ４ 、
Ｔｗ５ はオンになり、前記電流Ｉｗｘはトランジス
タＴｗ４ 。
Ｔｗ５ はオンになり、前記電流Ｉｗｘはトランジス
タＴｗ４ 。
Ｔｗ５にも分流する。
このためトランジスタＴｗ４ 。Ｔｗ５のエミッタ面積
が等しげればトランジスタＴｗ５にはトランジスタＴｗ
４ と同じ電流が流れ、そしてこの電流は抵抗Ｒｘ４と
ダイオードＤｗ１の並列回路に流入する。
が等しげればトランジスタＴｗ５にはトランジスタＴｗ
４ と同じ電流が流れ、そしてこの電流は抵抗Ｒｘ４と
ダイオードＤｗ１の並列回路に流入する。
抵抗Ｒｘ４に流す電流は多少オーバードライブ気味にし
て（シがしクランプダイオードＤｗ１があるので電位Ｖ
ＸはＶＲＢ とダイオードＤｗｌＯ順電圧降下の和に
保たれる）電位Ｖｘの立上りスピードを速（し、トラン
ジスタＴｗ５のαのバラツキによる電流の変化がＶＸの
Ｈレベルに影響しないようにする。
て（シがしクランプダイオードＤｗ１があるので電位Ｖ
ＸはＶＲＢ とダイオードＤｗｌＯ順電圧降下の和に
保たれる）電位Ｖｘの立上りスピードを速（し、トラン
ジスタＴｗ５のαのバラツキによる電流の変化がＶＸの
Ｈレベルに影響しないようにする。
そして、Ｖｘ＝ＨとなればワードドライバＴＷ３はオン
、そのエミッタ電位はＨとなり、第１図と同様にワード
線Ｗ。
、そのエミッタ電位はＨとなり、第１図と同様にワード
線Ｗ。
が選択される。
またトランジスタＴｗ５がオフである出力ケートＯＧ１
〜ＯＧ３のワード下うイバＴｗ３の各ベースにはバイア
ス回路ＢＣから一定のバイアスレベルＶＲＢ （＝−
１，６Ｖ）が抵抗Ｒｘ４を通して印加されるので、これ
らはオフとなる。
〜ＯＧ３のワード下うイバＴｗ３の各ベースにはバイア
ス回路ＢＣから一定のバイアスレベルＶＲＢ （＝−
１，６Ｖ）が抵抗Ｒｘ４を通して印加されるので、これ
らはオフとなる。
従ってこれらに所属するワード線は選択されない。
選択されるワード線の充電は勿論ワード下うイバＴｗ３
を通して行なわれ、そしてこのトランジスタのベース電
流はトランジスタＴｗ５により充分供給されるので、ワ
ード線の立上りは非常に速い。
を通して行なわれ、そしてこのトランジスタのベース電
流はトランジスタＴｗ５により充分供給されるので、ワ
ード線の立上りは非常に速い。
第４図はアンド回路ＡＮＤの出力Ｖｘ’とワードドライ
バＴｗ３のベース電位Ｖｘの変化を示したものであり、
ＶＸの立上り波形は極めて良好で第２図のような“なま
り”は見られない。
バＴｗ３のベース電位Ｖｘの変化を示したものであり、
ＶＸの立上り波形は極めて良好で第２図のような“なま
り”は見られない。
これは次のようにも説明できる。
即ち、一般的に２つのレベルを出す時、ある電位に抵抗
を接続し、そして電流を引いてＬレベルにし、また電流
を切った時Ｈレベルにする回路はＬレベルにする時は電
流を大きく引けば速くなるが、Ｈレベルにする時の立上
り速度は抵抗とそこにつく容量によって決まってしまう
。
を接続し、そして電流を引いてＬレベルにし、また電流
を切った時Ｈレベルにする回路はＬレベルにする時は電
流を大きく引けば速くなるが、Ｈレベルにする時の立上
り速度は抵抗とそこにつく容量によって決まってしまう
。
この抵抗は第１図の回路ではＲｘがそれに相当し、前述
のようにこの抵抗ＲｘＯ値は太き（、ワード線の立上り
は遅い、これに対し、本発明は上記動作の逆を行なうこ
とになる。
のようにこの抵抗ＲｘＯ値は太き（、ワード線の立上り
は遅い、これに対し、本発明は上記動作の逆を行なうこ
とになる。
即ち、ある電位ＶＲＢに抵抗Ｒｘ４を接続し、他端に電
流源Ｔｗ５ 、 Ｖｃｃをつなぎ、そして電流を流し込
んでＨレベルとし、また電流を切ってＬレベルとする。
流源Ｔｗ５ 、 Ｖｃｃをつなぎ、そして電流を流し込
んでＨレベルとし、また電流を切ってＬレベルとする。
この動作であれば、選択つまりＨレベルを出力するゲー
トは１つであるから電流値を犬にすることができ、（こ
れでも全体として電流値は犬になるようなことはない。
トは１つであるから電流値を犬にすることができ、（こ
れでも全体として電流値は犬になるようなことはない。
従来方式では非選択側のゲートに電流を流すので、ゲー
ト数をｎとすれば、所要電流は１個のゲート電流ｉの（
ｎ−１）倍となり、電流ｉは余り大きくはできない）、
ゲート抵抗（Ｔｗ５ 、 Ｒｘ４などの抵抗）を小さく
して大きな電流を流し、ワードドライバＴｗ３のベース
電位■Ｘ、従ってワード線Ｗ。
ト数をｎとすれば、所要電流は１個のゲート電流ｉの（
ｎ−１）倍となり、電流ｉは余り大きくはできない）、
ゲート抵抗（Ｔｗ５ 、 Ｒｘ４などの抵抗）を小さく
して大きな電流を流し、ワードドライバＴｗ３のベース
電位■Ｘ、従ってワード線Ｗ。
の立上り特性を改善することができる。
尚、Ｖノの振幅はトランジスタＴｗ６等からなるカレン
トスイッチが動作可能な大きさでよいので、第４図に示
す特にＶｘの振幅より小さく（０，４Ｖ程度で十分であ
る）でよく、このためデコーダ線Ａｏ、Ａｏ、Ａ１．Ａ
１の振幅は小さく、これによっても一層高速動作が期待
される。
トスイッチが動作可能な大きさでよいので、第４図に示
す特にＶｘの振幅より小さく（０，４Ｖ程度で十分であ
る）でよく、このためデコーダ線Ａｏ、Ａｏ、Ａ１．Ａ
１の振幅は小さく、これによっても一層高速動作が期待
される。
第５図は第３図を一般化したもので、入力としてＡ。
・・・・・・・・・・・・・・・Ａｉを想定する。第６
図は第５図のデコーダ回路をワード線駆動信号発生回路
（デコーダドライバ）ＤＤとして用い、これで半導体メ
モリＭＥＭを選択する具体例である。
図は第５図のデコーダ回路をワード線駆動信号発生回路
（デコーダドライバ）ＤＤとして用い、これで半導体メ
モリＭＥＭを選択する具体例である。
図中、ＭＣはセルアレイを構成するメモリセル、Ｈｏ〜
Ｈｊはワード線Ｗ。
Ｈｊはワード線Ｗ。
−Ｗｊと対をなすホールド線、ＴＲ１，ＴＲ２はリード
ライト用のトランジスタである。
ライト用のトランジスタである。
この回路ではワードドライバＴｗ３のベースがＨになる
と選択電流が保持電流に重畳されて流れ、Ｔｗ３のベー
スにかなりの電流が流れる。
と選択電流が保持電流に重畳されて流れ、Ｔｗ３のベー
スにかなりの電流が流れる。
この電流を供給しつつベース電位Ｖｘを上げるのには、
抵抗ＲＸ４に電流をオーバードライブ気味に流すことは
非常に有効である。
抵抗ＲＸ４に電流をオーバードライブ気味に流すことは
非常に有効である。
つまり、第６図のデコーダドライバＤＤとして第１図の
回路を用いる場合より、本発明のデコーダ回路を用いる
場合の方が立上りが遠くなる。
回路を用いる場合より、本発明のデコーダ回路を用いる
場合の方が立上りが遠くなる。
特にメモ’ＪＭＥＭが大容量化するにつれワード線Ｗ。
−Ｗｊにつく容量が大きくなり、ワードドライバから見
た負荷が重くなるので、これを該ドライバ入力側からは
見えない様にした本発明は極めて有効である。
た負荷が重くなるので、これを該ドライバ入力側からは
見えない様にした本発明は極めて有効である。
第７図は本発明の他の実施例を示すもので、出力ゲート
ＯＧｏ〜ＯＧｊのアンド回路ＡＮＤをダイオードＤｗ２
）Ｄｗ３で構成した（ダイオードマトリクス型にした
）点が第３図、第５図と異なり、他は同様である。
ＯＧｏ〜ＯＧｊのアンド回路ＡＮＤをダイオードＤｗ２
）Ｄｗ３で構成した（ダイオードマトリクス型にした
）点が第３図、第５図と異なり、他は同様である。
第８図は２段デコーダへの応用例であり、アドレス信号
ビットはＡ。
ビットはＡ。
−Ａｉの第１群とＡｉ＋１〜Ａｊの第２群に分け、ワー
ド線（従ってワードドライバ）もＷ１１〜Ｗ１ｍ、Ｗ２
□〜Ｗ２ｍ・・・・・・・・・・・・・・・と、各ｍ本
（ｍ−ｊ ｉ １）ずつの組ＷＤａ 、ＷＤｂ・・
・・・・・・・・・・・・・（ｉ＋１）個に分け、アド
レスＡ。
ド線（従ってワードドライバ）もＷ１１〜Ｗ１ｍ、Ｗ２
□〜Ｗ２ｍ・・・・・・・・・・・・・・・と、各ｍ本
（ｍ−ｊ ｉ １）ずつの組ＷＤａ 、ＷＤｂ・・
・・・・・・・・・・・・・（ｉ＋１）個に分け、アド
レスＡ。
〜Ａｉを受けるデコーダ群ＤＥＣａ がワードドライバ
群ＷＤａ、ＷＤｂ・・・・・・・・・・・・・・・の選
択を行ない、アドレスＡｉ＋１〜Ａｊを受けるデコーダ
群ＤＥＣｂが各ワードドライバ群ヘアドレス信号とその
反転信号を供給して個々のワードドライバの選択を行な
う。
群ＷＤａ、ＷＤｂ・・・・・・・・・・・・・・・の選
択を行ない、アドレスＡｉ＋１〜Ａｊを受けるデコーダ
群ＤＥＣｂが各ワードドライバ群ヘアドレス信号とその
反転信号を供給して個々のワードドライバの選択を行な
う。
このような２段（勿論３段等でもよい）デコーダへも、
ＷＤａ内に図示するように本発明回路を適用できる。
ＷＤａ内に図示するように本発明回路を適用できる。
以上述べたように本発明によれば、デコーダ回路の立上
り特性を改善できるので、Ｈレベルで選択される負荷の
重いワード線のような負荷を駆動するに有利である。
り特性を改善できるので、Ｈレベルで選択される負荷の
重いワード線のような負荷を駆動するに有利である。
第１図は従来のデコーダ回路の一例を示す回路図、第２
図はその動作波形図、第３図は本発明の一実施例を示す
２人カデコーダの回路図、第４図はその動作波形図、第
５図は第３図を一般化した回路図、第６図は第５図のデ
コーダ回路を半導体メモリのデコーダドライバとした使
用例を示す回路図、第１図は本発明の他の実施例を示す
回路図、第８図は２段デコーダに適用した本発明の応用
例を示す回路図である。 図中、■Ｇｏ〜■Ｇｉは入力ゲート、ＯＧ１〜ＯＧｊは
出力ゲート、ＡＮＤは論理回路、Ｔｗ４はインバータ用
のｐｎｐ ｈランジスタ、Ｔｗ４は定電圧源用のｐｎｐ
）ランジスタ、Ｉｗｘは定電流源、Ｔｗ５は駆動用ト
ランジスタ、Ｔｗ３はワード下うイバ（出力段のトラン
ジスタ）、Ｒｘ４は抵抗、ＢＣはバイアス回路、Ｄｗｌ
はダイオードである。
図はその動作波形図、第３図は本発明の一実施例を示す
２人カデコーダの回路図、第４図はその動作波形図、第
５図は第３図を一般化した回路図、第６図は第５図のデ
コーダ回路を半導体メモリのデコーダドライバとした使
用例を示す回路図、第１図は本発明の他の実施例を示す
回路図、第８図は２段デコーダに適用した本発明の応用
例を示す回路図である。 図中、■Ｇｏ〜■Ｇｉは入力ゲート、ＯＧ１〜ＯＧｊは
出力ゲート、ＡＮＤは論理回路、Ｔｗ４はインバータ用
のｐｎｐ ｈランジスタ、Ｔｗ４は定電圧源用のｐｎｐ
）ランジスタ、Ｉｗｘは定電流源、Ｔｗ５は駆動用ト
ランジスタ、Ｔｗ３はワード下うイバ（出力段のトラン
ジスタ）、Ｒｘ４は抵抗、ＢＣはバイアス回路、Ｄｗｌ
はダイオードである。
Claims (1)
- 【特許請求の範囲】 １ 複数の入力信号Ａ。 ｊ Ａ１・・・・・・・・・・・・・・・Ａｉからそれ
らの反転信号局、肩・・・・・・・・・・・・・・・肩
を作成する入力ゲートと、該信号Ａ□−Ａｉ 、Ａ□−
Ａｉを組合わせて入力されて入力の全てがＨレベルとな
るときＨレベル出力を生じる論理回路および該出力でオ
ンとなる出力段トランジスタをそれぞれ有する複数の出
力ゲートとを備えるデコーダ回路において、該出力ゲー
トに、該論理回路の出力を反転するインバータ、該イン
バータの負荷となる抵抗および定電圧源用のｐｎｐトラ
ンジスタおよび該インバータと共にカレントスイッチを
構成する定電流源、該インバータの出力で制御され前記
出力段トランジスタへベース電流を供給する駆動用ｐｎ
ｐ ）ランジスタ、前記出力段トランジスタのベースに
接続されたバイアス回路を設け、該論理回路がＬレベル
出力を生じる時には該バイアス回路のバイアスレベルを
該出力段トランジスタのベースにＬレベルとして印加し
、また論理回路がＨレベル出力を生じる時は該駆動用ト
ランジスタをオンとして出力段トランジスタに電源より
直接ベース電流を供給するようにしてなることを特徴と
するデコーダ回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54166593A JPS5843836B2 (ja) | 1979-12-21 | 1979-12-21 | デコ−ダ回路 |
| EP80304497A EP0031226B1 (en) | 1979-12-21 | 1980-12-12 | A decoder circuit |
| DE8080304497T DE3071861D1 (en) | 1979-12-21 | 1980-12-12 | A decoder circuit |
| IE2631/80A IE52412B1 (en) | 1979-12-21 | 1980-12-15 | A decoder circuit |
| US06/217,757 US4394657A (en) | 1979-12-21 | 1980-12-18 | Decoder circuit |
| CA000367335A CA1157533A (en) | 1979-12-21 | 1980-12-22 | Decoder circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54166593A JPS5843836B2 (ja) | 1979-12-21 | 1979-12-21 | デコ−ダ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5693173A JPS5693173A (en) | 1981-07-28 |
| JPS5843836B2 true JPS5843836B2 (ja) | 1983-09-29 |
Family
ID=15834151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54166593A Expired JPS5843836B2 (ja) | 1979-12-21 | 1979-12-21 | デコ−ダ回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4394657A (ja) |
| EP (1) | EP0031226B1 (ja) |
| JP (1) | JPS5843836B2 (ja) |
| CA (1) | CA1157533A (ja) |
| DE (1) | DE3071861D1 (ja) |
| IE (1) | IE52412B1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6145491A (ja) * | 1984-08-10 | 1986-03-05 | Fujitsu Ltd | 半導体記憶装置 |
| ATE49833T1 (de) * | 1984-09-24 | 1990-02-15 | Siemens Ag | Und-gatter fuer ecl-schaltungen. |
| ATE49090T1 (de) * | 1984-09-24 | 1990-01-15 | Siemens Ag | Und-gatter fuer ecl-schaltungen. |
| FR2580444B1 (fr) * | 1985-04-16 | 1987-06-05 | Radiotechnique Compelec | Etage de commutation du type darlington notamment pour un decodeur de lignes d'une memoire |
| JPS62202537A (ja) * | 1986-02-19 | 1987-09-07 | Hitachi Ltd | 半導体集積回路装置 |
| US4743899A (en) * | 1986-09-17 | 1988-05-10 | Advanced Micro Devices, Inc. | Decoder/multiplexer circuit including multi-emitter transistors |
| EP0329793B1 (en) * | 1987-07-29 | 1995-10-25 | Fujitsu Limited | High-speed electronic circuit having a cascode configuration |
| US5510745A (en) * | 1987-07-29 | 1996-04-23 | Fujitsu Limited | High-speed electronic circuit having a cascode configuration |
| JPH05504246A (ja) * | 1990-02-15 | 1993-07-01 | シーメンス アクチエンゲゼルシヤフト | コーダ回路 |
| CA2042432A1 (en) * | 1990-05-31 | 1991-12-01 | Robert M. Reinschmidt | Memory selection circuit |
| US5276363A (en) * | 1992-08-13 | 1994-01-04 | International Business Machines Corporation | Zero power decoder/driver |
| JP3192010B2 (ja) * | 1992-11-27 | 2001-07-23 | 株式会社日立製作所 | デコード回路 |
| US5808500A (en) * | 1996-06-28 | 1998-09-15 | Cypress Semiconductor Corporation | Block architecture semiconductor memory array utilizing non-inverting pass gate local wordline driver |
| JP4365911B2 (ja) * | 1998-11-11 | 2009-11-18 | 株式会社日立製作所 | 半導体集積回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4007451A (en) * | 1975-05-30 | 1977-02-08 | International Business Machines Corporation | Method and circuit arrangement for operating a highly integrated monolithic information store |
| DE2751881A1 (de) * | 1977-11-21 | 1979-05-23 | Siemens Ag | Monolithische digitale halbleiterschaltung mit mehreren bipolartransistoren |
| US4143359A (en) * | 1977-12-02 | 1979-03-06 | Rca Corporation | Decoder circuit |
| US4344005A (en) * | 1978-07-18 | 1982-08-10 | Rca Corporation | Power gated decoding |
-
1979
- 1979-12-21 JP JP54166593A patent/JPS5843836B2/ja not_active Expired
-
1980
- 1980-12-12 DE DE8080304497T patent/DE3071861D1/de not_active Expired
- 1980-12-12 EP EP80304497A patent/EP0031226B1/en not_active Expired
- 1980-12-15 IE IE2631/80A patent/IE52412B1/en not_active IP Right Cessation
- 1980-12-18 US US06/217,757 patent/US4394657A/en not_active Expired - Fee Related
- 1980-12-22 CA CA000367335A patent/CA1157533A/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| US4394657A (en) | 1983-07-19 |
| IE802631L (en) | 1981-06-21 |
| DE3071861D1 (en) | 1987-01-22 |
| CA1157533A (en) | 1983-11-22 |
| EP0031226A2 (en) | 1981-07-01 |
| EP0031226B1 (en) | 1986-12-10 |
| IE52412B1 (en) | 1987-10-28 |
| JPS5693173A (en) | 1981-07-28 |
| EP0031226A3 (en) | 1983-07-20 |
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