JPS6330020A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6330020A JPS6330020A JP61171583A JP17158386A JPS6330020A JP S6330020 A JPS6330020 A JP S6330020A JP 61171583 A JP61171583 A JP 61171583A JP 17158386 A JP17158386 A JP 17158386A JP S6330020 A JPS6330020 A JP S6330020A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
-
- H—ELECTRICITY
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/017509—Interface arrangements
- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
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-
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- H03—ELECTRONIC CIRCUITRY
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- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/0015—Layout of the delay element
- H03K2005/00189—Layout of the delay element in BiCMOS technology
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、半導体集積回路装置技術、さらにはＥＣＬ
（エミッタ結合論理）などによる高速論理回路が形成
された半導体集積回路装置に適用して有効な技術に関す
るもので、たとえば、ＥＣＬインターフェイスを有する
高速ＲＡＭ （ランダム・アクセス・メモリ）に利用し
て有効な技術に関するものである。
（エミッタ結合論理）などによる高速論理回路が形成
された半導体集積回路装置に適用して有効な技術に関す
るもので、たとえば、ＥＣＬインターフェイスを有する
高速ＲＡＭ （ランダム・アクセス・メモリ）に利用し
て有効な技術に関するものである。
［従来の技術］
最近、たとえば、日経マグロウヒル社刊行「日経エレク
トロニクス １９８６年３月１０日号（ｎｏ、３９０）
Ｊ １９９〜２１７頁に記載されたバイポーラ−ＣＭＯ
ＳＲＡＭのように、ＥＣＬレベルの入出力インターフェ
イスを有する高速かつ高集積のスタチック型ＲＡ Ｍが
開発されてきた。
トロニクス １９８６年３月１０日号（ｎｏ、３９０）
Ｊ １９９〜２１７頁に記載されたバイポーラ−ＣＭＯ
ＳＲＡＭのように、ＥＣＬレベルの入出力インターフェ
イスを有する高速かつ高集積のスタチック型ＲＡ Ｍが
開発されてきた。
ここで、本発明者は、そのＥＣＬインターフェイスを有
する高速スタチック型ＲＡＭについて検討した。以下は
、公知とされた技術ではないが、本発明者によって検討
された技術であり、その概要は次のとおりである。
する高速スタチック型ＲＡＭについて検討した。以下は
、公知とされた技術ではないが、本発明者によって検討
された技術であり、その概要は次のとおりである。
第１２図は本発明者によって検討された高速スタチック
型ＲＡＭの概要を示す。
型ＲＡＭの概要を示す。
先ず、同図に示すスタチック型ＲＡＭ２００は、記憶セ
ル・アレイ１００、入力バッファ１゜１、アドレスバッ
ファ１０２、Ｘデコーダ・ドライバ１０３、Ｙデコーダ
・ドライバ１０４、Ｙ選択スイッチ１０５、書込バッフ
ァ１０６、センス回路１０７、センス出力バッファ１０
８、入出力バッファ１０９、および制御回路１１０など
を有する。
ル・アレイ１００、入力バッファ１゜１、アドレスバッ
ファ１０２、Ｘデコーダ・ドライバ１０３、Ｙデコーダ
・ドライバ１０４、Ｙ選択スイッチ１０５、書込バッフ
ァ１０６、センス回路１０７、センス出力バッファ１０
８、入出力バッファ１０９、および制御回路１１０など
を有する。
ここで、記憶セル・アレイ１００には、多数の記憶セル
ｍがＸＹ（行列）方向に配設されている。各記憶セルｍ
は、図示を省略するが、ｎチャンネルＭＯＳ）ランジス
タによるフリップフロップ型の保持回路によって構成さ
れている。この記憶セルｍは、Ｘ方向に布線されたワー
ド線ＷＬとＹ方向に布線されたデータ線（あるいはビッ
ト線）ＤＬによって任意に選択されるようになっている
。
ｍがＸＹ（行列）方向に配設されている。各記憶セルｍ
は、図示を省略するが、ｎチャンネルＭＯＳ）ランジス
タによるフリップフロップ型の保持回路によって構成さ
れている。この記憶セルｍは、Ｘ方向に布線されたワー
ド線ＷＬとＹ方向に布線されたデータ線（あるいはビッ
ト線）ＤＬによって任意に選択されるようになっている
。
入力バッファ１０１は、ＥＣＬ−ＣＭＯＳレベル変換の
機能を含んでいて、ＥＣＬの論理レベルで入力されたア
ドレス信号ＡｉｎをＣＭＯＳの論理レベルに変換してア
ドレスバッファ１０２に与える。
機能を含んでいて、ＥＣＬの論理レベルで入力されたア
ドレス信号ＡｉｎをＣＭＯＳの論理レベルに変換してア
ドレスバッファ１０２に与える。
アドレスバッファ１０２はバイポーラとＣＭＯ８とが論
理回路内で複合化された。いわゆるＢ１−ＣＭＯＳ型の
高速論理回路によって構成されている。このアドレスバ
ッファ１０２は、入力アドレス信号Ａｉｎを位相分割し
て各ビットごとに正論理と負論理の論理信号対を作る。
理回路内で複合化された。いわゆるＢ１−ＣＭＯＳ型の
高速論理回路によって構成されている。このアドレスバ
ッファ１０２は、入力アドレス信号Ａｉｎを位相分割し
て各ビットごとに正論理と負論理の論理信号対を作る。
この論理信号対は、デコーダ・ドライバ１０３およびＹ
テコ−グードライバ１０４に振り分けられて与えられる
７ Ｘデコーダ・ドライバ１０３およびＹデコーダ・ドライ
バ１０４は、これらもＢ ｉ−ＣＭＯＳ型の高速論理に
よって構成されている。Ｘデコーダ・ドライバ１０３は
、上記記憶セルｍをＸ方向から選択するＸ選択信号をデ
コードする。このデコードされたＸ選択信号によって任
意のワード線ＷＬが択一的に選択されて駆動される。一
方、Ｙデニフーダ・ドライバ１０４は、上記記憶セルを
Ｙ方向から選択するＹ選択信号をデコードする。このデ
コードされたＹ選択信号はＹ選択スイッチ１０５に与え
られる。Ｙ選択スイッチ１０５は、Ｙ選択信号によって
指定されたいずれか一対のデータ線ＤＬを共通データ線
Ｄｃに接続する。
テコ−グードライバ１０４に振り分けられて与えられる
７ Ｘデコーダ・ドライバ１０３およびＹデコーダ・ドライ
バ１０４は、これらもＢ ｉ−ＣＭＯＳ型の高速論理に
よって構成されている。Ｘデコーダ・ドライバ１０３は
、上記記憶セルｍをＸ方向から選択するＸ選択信号をデ
コードする。このデコードされたＸ選択信号によって任
意のワード線ＷＬが択一的に選択されて駆動される。一
方、Ｙデニフーダ・ドライバ１０４は、上記記憶セルを
Ｙ方向から選択するＹ選択信号をデコードする。このデ
コードされたＹ選択信号はＹ選択スイッチ１０５に与え
られる。Ｙ選択スイッチ１０５は、Ｙ選択信号によって
指定されたいずれか一対のデータ線ＤＬを共通データ線
Ｄｃに接続する。
以上のようにして、アドレス信号Ａｉｎに基づいて任意
の記憶セルｍがＸ方向とＹ方向から選択され、この選択
記憶セルｍが共通データ線Ｄｃに接続されるようになっ
ている。
の記憶セルｍがＸ方向とＹ方向から選択され、この選択
記憶セルｍが共通データ線Ｄｃに接続されるようになっ
ている。
そして、記憶の書込動作時には、入出力バッファ１０９
からＥＣＬの論理レベルで入力された書込データ（Ｄａ
ｔａ ｉｎ）が、書込バッファ１０６−共通データ線
Ｄｃ−Ｙ選択スイッチ１０５−選択データ線ＤＬをそれ
ぞれ経由して選択記憶セルｍに書き込まれる。
からＥＣＬの論理レベルで入力された書込データ（Ｄａ
ｔａ ｉｎ）が、書込バッファ１０６−共通データ線
Ｄｃ−Ｙ選択スイッチ１０５−選択データ線ＤＬをそれ
ぞれ経由して選択記憶セルｍに書き込まれる。
一方、記憶の読出し動作時には、選択記憶セルｍの記憶
情報が、選択データ線ＤＬ−Ｙ選択スイッチ１０５−共
通データ線Ｄｃをそれぞれ介して、センス回路１０７に
よって読み出される。センス回路１０７は、図示を省略
するが、共通データ線Ｄｃ上に現れる記憶情報をバイポ
ーラ・トランジスタの差動対によって読出し、その続出
出力すなわち読出データはＥＣＬレベルで出力するよう
に構成されている。このセンス回路１０７によって読み
出されたデータＶｏｕｔは、ＥＣＬによる中間出力バッ
ファ１０８を介して人出力バッファ１０９へ送られ、そ
こからＥＣＬレベルの３売出データ（Ｄａｔａ ｏｕ
ｔ）として外部へ出力される。
情報が、選択データ線ＤＬ−Ｙ選択スイッチ１０５−共
通データ線Ｄｃをそれぞれ介して、センス回路１０７に
よって読み出される。センス回路１０７は、図示を省略
するが、共通データ線Ｄｃ上に現れる記憶情報をバイポ
ーラ・トランジスタの差動対によって読出し、その続出
出力すなわち読出データはＥＣＬレベルで出力するよう
に構成されている。このセンス回路１０７によって読み
出されたデータＶｏｕｔは、ＥＣＬによる中間出力バッ
ファ１０８を介して人出力バッファ１０９へ送られ、そ
こからＥＣＬレベルの３売出データ（Ｄａｔａ ｏｕ
ｔ）として外部へ出力される。
人出力バッファ１０９はＥＣＬによって構成されていて
、書込動作時には入力バッファとして、読出し動作時に
は出力バッファとしてそれぞれ動作させられる。その動
作のモードは、制御回路１１０から発せられる書込／読
出制御信号ＷＥ＋τ百によって制御される。
、書込動作時には入力バッファとして、読出し動作時に
は出力バッファとしてそれぞれ動作させられる。その動
作のモードは、制御回路１１０から発せられる書込／読
出制御信号ＷＥ＋τ百によって制御される。
制御回路１１０は、外部から与えられるチップ選択信号
テておよび書込制御信号ＷＥに基づいて、上記人出力バ
ッファ１０９およびその他の部分の動作を制御する制御
信号を発生する。この制御回路１１０もＥＣＬによって
構成され、上記信号で下３″およびＷ’Ｔを外部からＥ
ＣＬレベルで受けてＥＣＬレベルの制御信号ＷＥ＋（：
５などを作り出す。
テておよび書込制御信号ＷＥに基づいて、上記人出力バ
ッファ１０９およびその他の部分の動作を制御する制御
信号を発生する。この制御回路１１０もＥＣＬによって
構成され、上記信号で下３″およびＷ’Ｔを外部からＥ
ＣＬレベルで受けてＥＣＬレベルの制御信号ＷＥ＋（：
５などを作り出す。
以上のようにして、記憶部およびその近辺だけをＭＯＳ
およびＢｉ−０ＭＯ８で構成する一方、その周辺および
制御を司る部分をＥＣＬで構成することにより、高速か
つ高集積なＲＡＭ２００を得ることができる。
およびＢｉ−０ＭＯ８で構成する一方、その周辺および
制御を司る部分をＥＣＬで構成することにより、高速か
つ高集積なＲＡＭ２００を得ることができる。
［発明が解決しようとする問題点］
しかしながら、上述した技術には、次のような問題点の
あることが本発明者によってあきらかとされた。
あることが本発明者によってあきらかとされた。
すなわち、上述したＲＡＭ２００のように、ＥＣＬなど
の高速論理回路を用いた半導体集積回路装置では、その
動作が高速であるという利点の反面、その動作が高速で
あることが半導体集積回路装置の使用を困難にする場合
がある、という別の問題を生じさせることが本発明者ら
によって明らか“とされた。
の高速論理回路を用いた半導体集積回路装置では、その
動作が高速であるという利点の反面、その動作が高速で
あることが半導体集積回路装置の使用を困難にする場合
がある、という別の問題を生じさせることが本発明者ら
によって明らか“とされた。
たとえば、上述したＲＡＭ２００では、外部から与えら
れるチップ選択信号で■と書込制御信号Ｗ百に基づいて
書込／読出制御信号ＷＥ＋で百を発生し、この書込／読
出制御信号ＷＥ＋“Ｃ３”によって読出データＶ ｏ
ｕ ｔを外部へ出力する、桑めの入出力バッファ１０９
の制御を行う。このとき、その制御系におけるＥＣＬ論
理回路の動１ｊ−が高速であるために、第１３図に示す
ように、外ｉ′；１＼から与えられるチップ選択信号“
じ３−が能動１ヒ（１−（からしに変化〉してから書込
／読出制御信号ＷＥ＋でてが能動化するまでの時間Ｔｃ
が、センス回路１０７からの読出データが確定するまで
の時間Ｔｍ１ｎ〜Ｔｍａｘよりも大幅に早くなってしま
う。このため、人出力バッファ１０９が読出動作モード
に切り換わっている時間のうち、センス回路１０７から
の読出データＶｏｕｔを外部にて確実に読取ることがで
きる有効読取時間Ｔｖが短くなってしまう。つまり、外
部からアドレス信号Ａｉｎおよびチップ選択信号ＣＳを
送って記憶データの読出しを行う際に、その記憶データ
を読み取ることができるタイミングが非常にきわどく困
難になってしまう、といった問題を生じることが本発明
者らによってあきらかとされた。
れるチップ選択信号で■と書込制御信号Ｗ百に基づいて
書込／読出制御信号ＷＥ＋で百を発生し、この書込／読
出制御信号ＷＥ＋“Ｃ３”によって読出データＶ ｏ
ｕ ｔを外部へ出力する、桑めの入出力バッファ１０９
の制御を行う。このとき、その制御系におけるＥＣＬ論
理回路の動１ｊ−が高速であるために、第１３図に示す
ように、外ｉ′；１＼から与えられるチップ選択信号“
じ３−が能動１ヒ（１−（からしに変化〉してから書込
／読出制御信号ＷＥ＋でてが能動化するまでの時間Ｔｃ
が、センス回路１０７からの読出データが確定するまで
の時間Ｔｍ１ｎ〜Ｔｍａｘよりも大幅に早くなってしま
う。このため、人出力バッファ１０９が読出動作モード
に切り換わっている時間のうち、センス回路１０７から
の読出データＶｏｕｔを外部にて確実に読取ることがで
きる有効読取時間Ｔｖが短くなってしまう。つまり、外
部からアドレス信号Ａｉｎおよびチップ選択信号ＣＳを
送って記憶データの読出しを行う際に、その記憶データ
を読み取ることができるタイミングが非常にきわどく困
難になってしまう、といった問題を生じることが本発明
者らによってあきらかとされた。
また、Ｔｃ−Ｔｍ１ｎの期間には出力が確定しないため
、出力に中間レベルが生じてしまうことが本発明者らに
よってあきらかとされた。
、出力に中間レベルが生じてしまうことが本発明者らに
よってあきらかとされた。
そこで、本発明者らは、上述した問題を解消するために
、書込／読出制御信号ＷＥ＋ＣＳのタイミングを調整す
るためのＥＣＬによる遅延回路を設けることを検討した
。
、書込／読出制御信号ＷＥ＋ＣＳのタイミングを調整す
るためのＥＣＬによる遅延回路を設けることを検討した
。
ところが、上述したように、その書込２／制御信号ＷＥ
＋τ丁は動作速度の速いＥＣＬ系の論理回路を伝送され
る信号である。このなめ、その書込／制御信号ＷＥ＋（
：τのタイミング調整する遅延回路を構成しようとする
と、非常に多くのＥＣＬを多段接続しなければならなく
なり、これによって消費電力および素子数の大幅な増大
を招いてしまう、という別の問題を生じてしまうことが
本発明者らによってあきらかとされた。
＋τ丁は動作速度の速いＥＣＬ系の論理回路を伝送され
る信号である。このなめ、その書込／制御信号ＷＥ＋（
：τのタイミング調整する遅延回路を構成しようとする
と、非常に多くのＥＣＬを多段接続しなければならなく
なり、これによって消費電力および素子数の大幅な増大
を招いてしまう、という別の問題を生じてしまうことが
本発明者らによってあきらかとされた。
本発明の目的は、ＥＣＬなとの高速論理回路とＣＭＯＳ
による低消費電力論理回路の双方の利点を兼ね備えた半
導体集積回路装置を得ることにあり、これにより、たと
えば上述したＥＣＬ、インターフェイス型のスタチック
型ＲＡ Ｍにおいて、タイミング調整を行うための遅延
要素を消費電力および素子数の大幅な増大をともなわず
にもたせられるようにする、という技術を提供すること
にある。
による低消費電力論理回路の双方の利点を兼ね備えた半
導体集積回路装置を得ることにあり、これにより、たと
えば上述したＥＣＬ、インターフェイス型のスタチック
型ＲＡ Ｍにおいて、タイミング調整を行うための遅延
要素を消費電力および素子数の大幅な増大をともなわず
にもたせられるようにする、という技術を提供すること
にある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面がらあきらかになるであ
ろう。
本明細書の記述および添付図面がらあきらかになるであ
ろう。
［問題点を解決するための手段］
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、たとえばＥＣＬによる高速論理回路と、低消
費電力なＣＭＯＳ論理回路と、ＥＣＬがらＣＭＯＳへの
論理レベル変換を行う第１のレベル変換回路と、ＣＭＯ
ＳからＥＣＬへの論理レベル変換を行う第２のレベル変
換回路とを設けるとともに、この第１．第２のレベル変
換回路によって上記２種類の論理回路を相互に接続する
、というものである。
費電力なＣＭＯＳ論理回路と、ＥＣＬがらＣＭＯＳへの
論理レベル変換を行う第１のレベル変換回路と、ＣＭＯ
ＳからＥＣＬへの論理レベル変換を行う第２のレベル変
換回路とを設けるとともに、この第１．第２のレベル変
換回路によって上記２種類の論理回路を相互に接続する
、というものである。
［作用コ
上記した手段によれば、たとえばＥＣＬによって高速の
論理回路を構成することができる一方で、遅延回路など
のようにＥＣＬでは構成しにくい回路機能部分は、ＣＭ
ＯＳ論理回路によって比較的少ない素子数で構成するこ
とができるようになる。これにより、ＥＣＬなどの高速
論理回路とＣＭＯＳによる低消費電力論理回路の双方の
利点を兼ね備えた半導体集積回路装置を得られ、たとえ
ば前述したＥＣＬインターフェイス型のスタチック型Ｒ
ＡＭにおいては、タイミング調整を行うための遅延要素
を消費電力および素子数の大幅な増大をともなわずにも
たせることができるようになる。
論理回路を構成することができる一方で、遅延回路など
のようにＥＣＬでは構成しにくい回路機能部分は、ＣＭ
ＯＳ論理回路によって比較的少ない素子数で構成するこ
とができるようになる。これにより、ＥＣＬなどの高速
論理回路とＣＭＯＳによる低消費電力論理回路の双方の
利点を兼ね備えた半導体集積回路装置を得られ、たとえ
ば前述したＥＣＬインターフェイス型のスタチック型Ｒ
ＡＭにおいては、タイミング調整を行うための遅延要素
を消費電力および素子数の大幅な増大をともなわずにも
たせることができるようになる。
［実施例コ
以下、本発明の好適な実施例を図面に基づいて説明する
。
。
なお、各図中、同一符号は同一あるいは相当部分を示す
。
。
第１図はこの発明による技術が適用された半導体集積回
路装置にあって、そこに形成された回路の要部における
一実施例を示す。
路装置にあって、そこに形成された回路の要部における
一実施例を示す。
同図に示す回路部分は、複数の回路ブロックとしてＥＣ
Ｌによる高速論理回路が形成された中に部分的に形成さ
れたもので、上記複数の回路ブロックの中の１つの回路
ブロックとしてのＥＣＬレベルの入力信号を受ける入力
バッファ回路ＩＮＰＵＴ ＣＩＲＣＵＩＴと、上記複数
の回路ブロックの高速論理回路としての入力バッファ回
路ＩＮＰＵＴ ＣＩＲＣＵＩＴと、上記高速論理回路４
としての入力バッファ回路ＩＮＰＵＴ ＣＩＲＣＵＩＴ
の論理レベルをＣＭＯＳ（相補型電界効果トランジスタ
）論理の論理レベルに変換する第１のレベル変換回路１
と、遅延要素を含む電子回路としての低消費電力で動作
させられるＣＭＯＳ論理回路３と、上記ＣＭＯＳ論理回
路３の論理レベルを上記高速論理の論理レベルに変換す
る第２のレベル変換回路２と、上記第２のレベル変換回
路２の出力を受ける上記複数の回路ブロックの中の他の
一つの回路ブロックとしてのＥＣＬによる高速論理回路
４とを示している。
Ｌによる高速論理回路が形成された中に部分的に形成さ
れたもので、上記複数の回路ブロックの中の１つの回路
ブロックとしてのＥＣＬレベルの入力信号を受ける入力
バッファ回路ＩＮＰＵＴ ＣＩＲＣＵＩＴと、上記複数
の回路ブロックの高速論理回路としての入力バッファ回
路ＩＮＰＵＴ ＣＩＲＣＵＩＴと、上記高速論理回路４
としての入力バッファ回路ＩＮＰＵＴ ＣＩＲＣＵＩＴ
の論理レベルをＣＭＯＳ（相補型電界効果トランジスタ
）論理の論理レベルに変換する第１のレベル変換回路１
と、遅延要素を含む電子回路としての低消費電力で動作
させられるＣＭＯＳ論理回路３と、上記ＣＭＯＳ論理回
路３の論理レベルを上記高速論理の論理レベルに変換す
る第２のレベル変換回路２と、上記第２のレベル変換回
路２の出力を受ける上記複数の回路ブロックの中の他の
一つの回路ブロックとしてのＥＣＬによる高速論理回路
４とを示している。
ここで、ＥＣＬによる高速論理回路４は、同図にその一
部を示すように、バイポーラ・トランジスタＱ、４１．
Ｑ４２の差動対を含む。この差動対をなすバイポーラ・
トランジスタＱ４１．Ｑ４２の各エミッタは共通接続さ
れ、この共通エミッタは定電流回路Ｉｃｓを介して負側
電源ＶＥＨに接続されている。一方、そのバイポーラ・
トランジスタＱ４１．Ｑ４２の各コレクタはそれぞれに
負荷抵抗Ｒ４１，Ｒ４２を介して正側電源電位ＶＣＣに
接続されている。そして、その一方のバイポーラ・トラ
ンジスタＱ４１に論理信号が入力され、その他方のバイ
ポーラ・トランジスタのＱ４２のベースに所定の基準電
位ＶＢが与えられることにより、両トランジスタＱ４１
．Ｑ４２のコレクタ側から互いに相補な論理信号が出力
される。なお、正側電源ＶＣＣは接地電位ＧＮＤを基準
に定められている。
部を示すように、バイポーラ・トランジスタＱ、４１．
Ｑ４２の差動対を含む。この差動対をなすバイポーラ・
トランジスタＱ４１．Ｑ４２の各エミッタは共通接続さ
れ、この共通エミッタは定電流回路Ｉｃｓを介して負側
電源ＶＥＨに接続されている。一方、そのバイポーラ・
トランジスタＱ４１．Ｑ４２の各コレクタはそれぞれに
負荷抵抗Ｒ４１，Ｒ４２を介して正側電源電位ＶＣＣに
接続されている。そして、その一方のバイポーラ・トラ
ンジスタＱ４１に論理信号が入力され、その他方のバイ
ポーラ・トランジスタのＱ４２のベースに所定の基準電
位ＶＢが与えられることにより、両トランジスタＱ４１
．Ｑ４２のコレクタ側から互いに相補な論理信号が出力
される。なお、正側電源ＶＣＣは接地電位ＧＮＤを基準
に定められている。
ＣＭＯＳ論理回路３は、たとえば同図に示すように、多
数のＣＭＯＳインバータ３−１〜Ｂ−ｎを多段接続して
なる遅延回路を含む。ＭＢ２−１〜Ｍ３１−ｎおよびＭ
Ｂ２−１〜Ｍ３２−ｎはそれぞれ、インバータ３−１〜
３−ｎを構成するｐチャンネルＭＯＳトランジスタおよ
びｎチャンネルＭ ＯＳ トランジスタを示す。
数のＣＭＯＳインバータ３−１〜Ｂ−ｎを多段接続して
なる遅延回路を含む。ＭＢ２−１〜Ｍ３１−ｎおよびＭ
Ｂ２−１〜Ｍ３２−ｎはそれぞれ、インバータ３−１〜
３−ｎを構成するｐチャンネルＭＯＳトランジスタおよ
びｎチャンネルＭ ＯＳ トランジスタを示す。
第１のレベル変換回路１は、ＥＣＬレベルの論理信号（
ＥＣＬ ｉ ｎ）をＣＭＯＳレベルの論理信号に変換
するＥＣＬ−ＭＯＳレベル変換回路である。この第１の
レベル変換回路１の前段側には、バイポーラ・トランジ
スタＱｌｌ〜Ｑ１５、定電流回路Ｉｃｓ、および抵抗Ｒ
１１，Ｒ１２によるＥＣＬ型の入力回路が形成されてい
る。また、その後段側には、ＰチャンネルＭＯＳトラン
ジスタＭ１３およびｎチャンネルＭＯＳトランジスタＭ
１６〜Ｍ１８とバイポーラ・トランジスタＱ１６．Ｑ１
７によるＢ ｉ−ＣＭＯＳ型のバッファ回路が形成され
ている。そして、その前段側と後段側の間に、ｐチャン
ネルＭＯＳトランジスタＭｌｌ、Ｍ１２とｎチャンネル
ＭＯ３）ランジスタＭ１４．Ｍ１５によるレベル変換部
が形成されている。このレベル変換部はカレントミラー
動作を利用してＥＣＬ−ＣＭＯＳのレベル変換を行う。
ＥＣＬ ｉ ｎ）をＣＭＯＳレベルの論理信号に変換
するＥＣＬ−ＭＯＳレベル変換回路である。この第１の
レベル変換回路１の前段側には、バイポーラ・トランジ
スタＱｌｌ〜Ｑ１５、定電流回路Ｉｃｓ、および抵抗Ｒ
１１，Ｒ１２によるＥＣＬ型の入力回路が形成されてい
る。また、その後段側には、ＰチャンネルＭＯＳトラン
ジスタＭ１３およびｎチャンネルＭＯＳトランジスタＭ
１６〜Ｍ１８とバイポーラ・トランジスタＱ１６．Ｑ１
７によるＢ ｉ−ＣＭＯＳ型のバッファ回路が形成され
ている。そして、その前段側と後段側の間に、ｐチャン
ネルＭＯＳトランジスタＭｌｌ、Ｍ１２とｎチャンネル
ＭＯ３）ランジスタＭ１４．Ｍ１５によるレベル変換部
が形成されている。このレベル変換部はカレントミラー
動作を利用してＥＣＬ−ＣＭＯＳのレベル変換を行う。
第２のレベル変換回路２は、ＣＭＯＳレベルの論理信号
をＥＣＬレベルの論理信号にレベル変換するＣ Ｍ Ｏ
Ｓ −Ｅ ＣＬレベル変換回路である。この第２のレベ
ル変換回路２は、ＣＭＯＳトランジスタＭ２１−Ｍ２２
によるＣＭＯＳインバータと、このＣＭＯＳインバータ
に上記ＥＣＬの論理レベルと略同レベルの電源電位Ｖ
ｃｃ’ −Ｖ ＥＥ″（Ｖ ｃｃ＞ Ｖ ｃｃ’ ＞
Ｖ ＥＥ’ ＞ Ｖ ＥＥ）を与える電圧制御回路とを
有する。この電圧制御回路は、ダイオードＤ２１、抵抗
Ｒ２１，Ｒ２２、定電流回路Ｉｃｓ、およびバイポーラ
・トランジスタＱ２１によって構成され、ＥＣＬの論理
レベルと同じ電位（Ｖｃｃ”＝ ０．６Ｖ、ＶＥＥ”
＝ ２． ＩＶ）を作り出す。この場合、ダイオード
Ｄ２１は電源電位ｖｃｃの正側に直列に挿入されること
により、その電源電位Ｖ。。よりも一定電位（約０．６
Ｖ）だけ負寄りの電位■ｃｃ“ （約−０，６Ｖ）を作
り出す、また、バイポーラ・トランジスタＱ２１は、抵
抗Ｒ２１とＲ２２によって任意に定められる電位ＶＥＥ
’ （約−２，ＩＶ）をそのエミッタ側に作り出す、
これにより、ＣＭＯＳ）−ランジスタＭ２１−Ｍ２２に
よるインバータは、その入力がＣＭＯＳレベルの論理信
号で駆動されても、その出力からは上記電位■。。’
−ＶＥＲ’ （ＶＣＣ’輯−０，６、■εＥ′≠−２
，ＩＶ）の範囲で振幅するＥＣＬレベルの論理信号を出
力する。
をＥＣＬレベルの論理信号にレベル変換するＣ Ｍ Ｏ
Ｓ −Ｅ ＣＬレベル変換回路である。この第２のレベ
ル変換回路２は、ＣＭＯＳトランジスタＭ２１−Ｍ２２
によるＣＭＯＳインバータと、このＣＭＯＳインバータ
に上記ＥＣＬの論理レベルと略同レベルの電源電位Ｖ
ｃｃ’ −Ｖ ＥＥ″（Ｖ ｃｃ＞ Ｖ ｃｃ’ ＞
Ｖ ＥＥ’ ＞ Ｖ ＥＥ）を与える電圧制御回路とを
有する。この電圧制御回路は、ダイオードＤ２１、抵抗
Ｒ２１，Ｒ２２、定電流回路Ｉｃｓ、およびバイポーラ
・トランジスタＱ２１によって構成され、ＥＣＬの論理
レベルと同じ電位（Ｖｃｃ”＝ ０．６Ｖ、ＶＥＥ”
＝ ２． ＩＶ）を作り出す。この場合、ダイオード
Ｄ２１は電源電位ｖｃｃの正側に直列に挿入されること
により、その電源電位Ｖ。。よりも一定電位（約０．６
Ｖ）だけ負寄りの電位■ｃｃ“ （約−０，６Ｖ）を作
り出す、また、バイポーラ・トランジスタＱ２１は、抵
抗Ｒ２１とＲ２２によって任意に定められる電位ＶＥＥ
’ （約−２，ＩＶ）をそのエミッタ側に作り出す、
これにより、ＣＭＯＳ）−ランジスタＭ２１−Ｍ２２に
よるインバータは、その入力がＣＭＯＳレベルの論理信
号で駆動されても、その出力からは上記電位■。。’
−ＶＥＲ’ （ＶＣＣ’輯−０，６、■εＥ′≠−２
，ＩＶ）の範囲で振幅するＥＣＬレベルの論理信号を出
力する。
以上のように、ＥＣＬによる高速論理回路４５よびＣＭ
ＯＳによる低消費電力の論理回路３とともに、この２種
類の論理回路の間にて相互に論理レベルの変換を行う第
１．第２の２種類のレベル変換回路１．２を設けること
により、たとえばＥＣＬによって高速の論理回路４を構
成することができる一方で、遅延要素を含む部分は、Ｃ
ＭＯＳ論理回路３によって比較的少ない素子数で低消費
電力に構成することができるようになる。これにより、
消費電力および素子数の大幅な増大をともなわずに、Ｅ
ＣＬによる高速論理回路４に、タイミング調整などのた
めに比較的大きな遅延要素をもたせる、という目的が達
成される。
ＯＳによる低消費電力の論理回路３とともに、この２種
類の論理回路の間にて相互に論理レベルの変換を行う第
１．第２の２種類のレベル変換回路１．２を設けること
により、たとえばＥＣＬによって高速の論理回路４を構
成することができる一方で、遅延要素を含む部分は、Ｃ
ＭＯＳ論理回路３によって比較的少ない素子数で低消費
電力に構成することができるようになる。これにより、
消費電力および素子数の大幅な増大をともなわずに、Ｅ
ＣＬによる高速論理回路４に、タイミング調整などのた
めに比較的大きな遅延要素をもたせる、という目的が達
成される。
第２図はこの発明による技術が適用されたＲＡＭの一実
施例を示す。
施例を示す。
同図に示すＲＡＭ２００はＥＣＬインターフェイスを有
する高速高集積のスタチック型ＲＡＭとして構成されて
いる。
する高速高集積のスタチック型ＲＡＭとして構成されて
いる。
先ず、同図に示すスタチック型ＲＡ Ｍ ２００は、記
憶セル・アレイ１００、入力バッファ１０１、アドレス
バッファ１０２、Ｘデコーダ・ドライバ１０３、Ｙデコ
ーダ・ドライバ１０４、Ｙ選択スイッチ１０５、書込バ
ッファ１０６、センス回路１０７、センス出力バッファ
１０８、入出力バッファ１０９、および制御回路１１０
などを有する。
憶セル・アレイ１００、入力バッファ１０１、アドレス
バッファ１０２、Ｘデコーダ・ドライバ１０３、Ｙデコ
ーダ・ドライバ１０４、Ｙ選択スイッチ１０５、書込バ
ッファ１０６、センス回路１０７、センス出力バッファ
１０８、入出力バッファ１０９、および制御回路１１０
などを有する。
ここで、記憶セル・アレイ１００には、多数の記憶セル
ｍがＸＹ（行列）方向に配設されている。各記憶セルｍ
は、詳細は後述するが、ｎチャンネルＭＯＳトランジス
タによるフリップフロップ型の保持回路によって構成さ
れている。この記憶セルｍは、Ｘ方向に布線されたワー
ド線Ｗ ＬとＹ方向に布線されたデータ線（あるいはビ
・ソト線）ＤＬによって任意に選択されるようになって
いる。
ｍがＸＹ（行列）方向に配設されている。各記憶セルｍ
は、詳細は後述するが、ｎチャンネルＭＯＳトランジス
タによるフリップフロップ型の保持回路によって構成さ
れている。この記憶セルｍは、Ｘ方向に布線されたワー
ド線Ｗ ＬとＹ方向に布線されたデータ線（あるいはビ
・ソト線）ＤＬによって任意に選択されるようになって
いる。
入力バッファ１０１は、ＥＣＬ−ＣＭＯＳレベル変換の
機能を含んでいて、ＥＣＬの論理レベルで入力されたア
ドレス信号Ａｉ ｎｅｃＭＯｓの論環レベルに変換して
アドレスバッファ１０２に与える。
機能を含んでいて、ＥＣＬの論理レベルで入力されたア
ドレス信号Ａｉ ｎｅｃＭＯｓの論環レベルに変換して
アドレスバッファ１０２に与える。
アドレスバッファ１０２はバネポーラとＣＭＯ８とが論
理回路内で複合化された、いわゆるＢｉ−ＣＭ ＯＳ型
の高速論理回路によって構成されている。このアドレス
バッファ１０２は、入力アドレス信号Ａｉｎを位相分割
して各ビットごとに正論理と負論理の論理信号対を作る
。この論理信号対は、デコーダ・ドライバ１０３および
Ｙデコーダ・ドイバ１０４に振り分けられて与えられる
。
理回路内で複合化された、いわゆるＢｉ−ＣＭ ＯＳ型
の高速論理回路によって構成されている。このアドレス
バッファ１０２は、入力アドレス信号Ａｉｎを位相分割
して各ビットごとに正論理と負論理の論理信号対を作る
。この論理信号対は、デコーダ・ドライバ１０３および
Ｙデコーダ・ドイバ１０４に振り分けられて与えられる
。
Ｘデコーダ・ドライバ１０３およびＹデコーダ・ドライ
バ１０４は、これらもＢ １−ＣＭＯＳ型の高速論理に
よって構成されている。Ｘデコーダ・ドライバ１０３は
、上記記憶セルｍをＸ方向から選択するＸ選択信号をデ
コードする。このデコードされたＸ選択信号によって任
意のワード線Ｗ Ｌ、が択一的に選択されて駆動される
。一方、Ｙデコーダ・ドライバ１０４は、上記記憶セル
をＹ方向から選択するＹ選択信号をデコードする。この
デコードされたＹ選択信号はＹ選択スイッチ１Ｏ５に与
えられる。Ｙ選択スイッチＩＣ）５は、Ｙ選択信号によ
って指定されたいずれか一対のデータｔ！ＤＬを共通デ
ータ線Ｄｃに接続する。
バ１０４は、これらもＢ １−ＣＭＯＳ型の高速論理に
よって構成されている。Ｘデコーダ・ドライバ１０３は
、上記記憶セルｍをＸ方向から選択するＸ選択信号をデ
コードする。このデコードされたＸ選択信号によって任
意のワード線Ｗ Ｌ、が択一的に選択されて駆動される
。一方、Ｙデコーダ・ドライバ１０４は、上記記憶セル
をＹ方向から選択するＹ選択信号をデコードする。この
デコードされたＹ選択信号はＹ選択スイッチ１Ｏ５に与
えられる。Ｙ選択スイッチＩＣ）５は、Ｙ選択信号によ
って指定されたいずれか一対のデータｔ！ＤＬを共通デ
ータ線Ｄｃに接続する。
以上のようにして、アドレス信号Ａｉｎに基づいて任意
の記憶セルｍがＸ方向とＹ方向から選択され、この選択
記憶セルｍが共通データ線Ｄｃに接続されるようになっ
ている。
の記憶セルｍがＸ方向とＹ方向から選択され、この選択
記憶セルｍが共通データ線Ｄｃに接続されるようになっ
ている。
そして、記憶の書込動作時には、入出力バッファ１０９
からＥＣＬの論理レベルで入力された書込データ（Ｄａ
ｔａ ｉｎ）が、書込バッファ１０６−共通データ線
Ｄｃ−Ｙ選択スイッチ１０５−選択データ線ＤＬをそれ
ぞれ経由して選択記憶セルｍに書き込まれる。
からＥＣＬの論理レベルで入力された書込データ（Ｄａ
ｔａ ｉｎ）が、書込バッファ１０６−共通データ線
Ｄｃ−Ｙ選択スイッチ１０５−選択データ線ＤＬをそれ
ぞれ経由して選択記憶セルｍに書き込まれる。
一方、記憶の読出し動作時には、選択記憶セルｍの記憶
情報が、選択データ線ＤＬ−Ｙ選択スイッチ１０５−共
通データ線Ｄｃをそれぞれ介して、センス回路１０７に
よって読み出される。センス回路１０７は、詳細は後述
するが、共通データ線Ｄｃ上に現れる記憶情報をバイポ
ーラ・トランジスタの差動対によって読出し、その続出
出力すなわち読出データはＥＣＬレベルで出力するよう
に構成されている。このセンス回路１０７によって読み
出されたデータＶｏｕｔは、ＥＣＬによる中間出力バッ
ファ１０８を介して人出力バッファ１０９へ送られ、そ
こからＥＣＬレベルの読出データ（Ｄａｔａ ｏｕｔ
）として外部へ出力される。
情報が、選択データ線ＤＬ−Ｙ選択スイッチ１０５−共
通データ線Ｄｃをそれぞれ介して、センス回路１０７に
よって読み出される。センス回路１０７は、詳細は後述
するが、共通データ線Ｄｃ上に現れる記憶情報をバイポ
ーラ・トランジスタの差動対によって読出し、その続出
出力すなわち読出データはＥＣＬレベルで出力するよう
に構成されている。このセンス回路１０７によって読み
出されたデータＶｏｕｔは、ＥＣＬによる中間出力バッ
ファ１０８を介して人出力バッファ１０９へ送られ、そ
こからＥＣＬレベルの読出データ（Ｄａｔａ ｏｕｔ
）として外部へ出力される。
人出力バッファ１０９はＥＣＬによって構成されていて
、書込動作時には入力バッファとして、読出し動作時に
は出力バッファとしてそれぞれ動作させられる。その動
作のモードは、制御回路１１０から発せられる書込／読
出制御信号ＷＥ＋で百によって制御される。
、書込動作時には入力バッファとして、読出し動作時に
は出力バッファとしてそれぞれ動作させられる。その動
作のモードは、制御回路１１０から発せられる書込／読
出制御信号ＷＥ＋で百によって制御される。
制御回路１１０は、外部から与えられるチップ選択信号
シτおよび書込制御信号ＷＥに基づいて、９Ｆ記人出力
バッファ１０９およびその他の部分の動作を制御する制
御信号を発生する。この制御回路１１０もＥＣＬによっ
て構成され、上記信号°σ３−およびＷＥを外部からＥ
ＣＬレベルで受けでＥＣＬレベルの制御信号Ｗ Ｅ ＋
ＣＳなどを作り出す。
シτおよび書込制御信号ＷＥに基づいて、９Ｆ記人出力
バッファ１０９およびその他の部分の動作を制御する制
御信号を発生する。この制御回路１１０もＥＣＬによっ
て構成され、上記信号°σ３−およびＷＥを外部からＥ
ＣＬレベルで受けでＥＣＬレベルの制御信号Ｗ Ｅ ＋
ＣＳなどを作り出す。
第３図は、上記センス回路１０７付近の詳細な回路例を
示す。
示す。
同図に示すように、記憶セルｍは、ｎチャンネルＭＯＳ
トランジスタＭ１０１〜Ｍ１０４と高抵抗負荷ＲＩＯＩ
、Ｒ１０２によって構成されている。また、センス回路
１０７は、バイポーラ・トランジスタＱ７１．Ｑ７２と
ＭＯＳ）ランジスタＭ７１による差動回路、およびバイ
ポーラ・トランジスタＱ７３．Ｑ７４と定電流回路Ｉｃ
ｓによるベース接地型増幅回路などを有する。中間出力
バッファ１０８は、バイポーラ・トランジスタＱ８１、
Ｑ８２と定電流回路Ｉｃｓによるエミッタフォロワ入力
回路、バイポーラ・トランジスタＱ８Ｂ、Ｑ８４と定電
流回路Ｉｃｓによるエミッタ結合論理、およびバイポー
ラ・トランジスタＱ８５によるエミッタフォロワ出力回
路などを有する。
トランジスタＭ１０１〜Ｍ１０４と高抵抗負荷ＲＩＯＩ
、Ｒ１０２によって構成されている。また、センス回路
１０７は、バイポーラ・トランジスタＱ７１．Ｑ７２と
ＭＯＳ）ランジスタＭ７１による差動回路、およびバイ
ポーラ・トランジスタＱ７３．Ｑ７４と定電流回路Ｉｃ
ｓによるベース接地型増幅回路などを有する。中間出力
バッファ１０８は、バイポーラ・トランジスタＱ８１、
Ｑ８２と定電流回路Ｉｃｓによるエミッタフォロワ入力
回路、バイポーラ・トランジスタＱ８Ｂ、Ｑ８４と定電
流回路Ｉｃｓによるエミッタ結合論理、およびバイポー
ラ・トランジスタＱ８５によるエミッタフォロワ出力回
路などを有する。
そのほか、第３図において、ｎチャンネルＭＯＳトラン
ジスタＭ５１．Ｍ５２はＹ選択スイッチ１０５の一部を
構成する。ｙｙはＹ選択信号を示す。また、ｐチャンネ
ルＭＯＳトランジスタＭ５３は、一対のデータ線ＤＬ−
ＤＬ間の電位を非選択時に等しくする、いわゆるデータ
線電位イコライザーを構成する。さらに、１１１は電位
発生回路であって、共通データ線Ｄｃに所定のバイアス
電位を与える。
ジスタＭ５１．Ｍ５２はＹ選択スイッチ１０５の一部を
構成する。ｙｙはＹ選択信号を示す。また、ｐチャンネ
ルＭＯＳトランジスタＭ５３は、一対のデータ線ＤＬ−
ＤＬ間の電位を非選択時に等しくする、いわゆるデータ
線電位イコライザーを構成する。さらに、１１１は電位
発生回路であって、共通データ線Ｄｃに所定のバイアス
電位を与える。
以上のようにして、先ず、記憶部およびその近辺だけを
ＭＯＳおよびＢ １−ＣＭＯＳで構成する一方、その周
辺および制御を司る部分をＥＣＬで構成することにより
、高速かつ高集積なＲＡＭ２００が得られるようになっ
ている。
ＭＯＳおよびＢ １−ＣＭＯＳで構成する一方、その周
辺および制御を司る部分をＥＣＬで構成することにより
、高速かつ高集積なＲＡＭ２００が得られるようになっ
ている。
さらに、第２図に示した実施例のスタチック型ＲＡ Ｍ
２００では、上述した構成に加えて、多段インバータ
列による遅延回路５を構成するＣＭＯＳ論理回路３が設
けられている。これとともに、そのＣＭＯＳ論理回路３
の入力には、第１図に示した第１のレベル変換回路１を
介して制御回路１１０の出力が接続されている。また、
そのＣＭＯＳ論理回路３の出力は、第１図に示した第２
のレベル変換回路２を介して入出力バッファ１０９の動
作モード制御入力に接続されている。
２００では、上述した構成に加えて、多段インバータ
列による遅延回路５を構成するＣＭＯＳ論理回路３が設
けられている。これとともに、そのＣＭＯＳ論理回路３
の入力には、第１図に示した第１のレベル変換回路１を
介して制御回路１１０の出力が接続されている。また、
そのＣＭＯＳ論理回路３の出力は、第１図に示した第２
のレベル変換回路２を介して入出力バッファ１０９の動
作モード制御入力に接続されている。
これにより、制御回路１１０から出力されるＥＣＬレベ
ルの書込／読出制御信号ＷＥ＋（：５は、ＥＣＬレベル
からＣＭＯＳレベルにレベル変換されてから、ＣＭＯＳ
論理回路３の遅延回路５による所定の遅延操作を受ける
。そして、この遅延操作されたＣＭＯＳレベルの書込／
読出制御信号ＷＥ＋Ｕは、再びＥ ＣＬレベルにレベル
変換された後、上記人出力バッファ１０９に動作モード
制御信号として与えられるようになる。
ルの書込／読出制御信号ＷＥ＋（：５は、ＥＣＬレベル
からＣＭＯＳレベルにレベル変換されてから、ＣＭＯＳ
論理回路３の遅延回路５による所定の遅延操作を受ける
。そして、この遅延操作されたＣＭＯＳレベルの書込／
読出制御信号ＷＥ＋Ｕは、再びＥ ＣＬレベルにレベル
変換された後、上記人出力バッファ１０９に動作モード
制御信号として与えられるようになる。
すると、第４図に示すように、外部から与えられるチッ
プ選択信号τ百が能動化（ＨからＬに変化）してから、
人出力バッファ回路１０９に与えられる書込／読出制御
信号ＷＥ十てτが能動化するまでの時間Ｔｃ’が、上記
遅延回路５による遅延時間分ｔｄだけ先へ延長されるよ
うになる。これにより、センス回路１０７からの読出デ
ータＶｏｕｔが確定するまでの時間Ｔｍ１ｎ〜Ｔｍａｘ
と入出力バッファ１０９が続出モードに切り換えられる
時間（Ｔｃ’ ）とのタイミング差が小さくなる。この
結果、外部から入出力バッファ１０９を介して読出デー
タを確実に読取ることのできる有効読取時間Ｔｖが実質
的に長く取れるようになる６つまり、外部からアドレス
信号Ａｉｎおよびチップ選択信号で３を送って記憶デー
タの読出しを行う際に、その記憶データを読み取ること
ができるタイミングに余裕が出てくる。さらにまた、Ｔ
ｃ−Ｔｍ１ｎ間の出力中間レベルが生じる時間を減少さ
せることができる。これにより、そのＲＡＭ２００を使
用するシステム等の設計が非常に楽になる。しかも、上
述したタイミング調整のための遅延回路５は、低消費電
力かつ相対的に低速のＣＭＯＳ論理回路によって、消費
電力および素子数の大幅な増大をともなわずに構成され
る。
プ選択信号τ百が能動化（ＨからＬに変化）してから、
人出力バッファ回路１０９に与えられる書込／読出制御
信号ＷＥ十てτが能動化するまでの時間Ｔｃ’が、上記
遅延回路５による遅延時間分ｔｄだけ先へ延長されるよ
うになる。これにより、センス回路１０７からの読出デ
ータＶｏｕｔが確定するまでの時間Ｔｍ１ｎ〜Ｔｍａｘ
と入出力バッファ１０９が続出モードに切り換えられる
時間（Ｔｃ’ ）とのタイミング差が小さくなる。この
結果、外部から入出力バッファ１０９を介して読出デー
タを確実に読取ることのできる有効読取時間Ｔｖが実質
的に長く取れるようになる６つまり、外部からアドレス
信号Ａｉｎおよびチップ選択信号で３を送って記憶デー
タの読出しを行う際に、その記憶データを読み取ること
ができるタイミングに余裕が出てくる。さらにまた、Ｔ
ｃ−Ｔｍ１ｎ間の出力中間レベルが生じる時間を減少さ
せることができる。これにより、そのＲＡＭ２００を使
用するシステム等の設計が非常に楽になる。しかも、上
述したタイミング調整のための遅延回路５は、低消費電
力かつ相対的に低速のＣＭＯＳ論理回路によって、消費
電力および素子数の大幅な増大をともなわずに構成され
る。
第５図はこの発明による技術をＲＡＭ以外の高速論理回
路に適用した実施例を示す。
路に適用した実施例を示す。
同図に示すように、ＥＣＬによる入出力バッファ６とＥ
ＣＬによる高速論理回路４とを有する一般の論理用半導
体集積回路装置２０１においても、その高速論理回路４
に第１．第２の２種類のレベル変換回路１，２を介して
ＣＭＯＳ論理回路３を接続することにより、高速論理回
路４内で必要とする遅延要素をＣＭＯＳ論理回路３内の
遅延回路５によって低消費電力に構成することができる
。
ＣＬによる高速論理回路４とを有する一般の論理用半導
体集積回路装置２０１においても、その高速論理回路４
に第１．第２の２種類のレベル変換回路１，２を介して
ＣＭＯＳ論理回路３を接続することにより、高速論理回
路４内で必要とする遅延要素をＣＭＯＳ論理回路３内の
遅延回路５によって低消費電力に構成することができる
。
第６図は、０ＭＯ３−ＥＣＬのレベル変換を行う第２の
レベル変換回路２の変形例を示す。
レベル変換回路２の変形例を示す。
同図に示すように、第２のレベル変換回路２は、複数組
の０ＭＯ３）ランジスタＭ ｌ １− ］、 。
の０ＭＯ３）ランジスタＭ ｌ １− ］、 。
］Ｍ２１−１．Ｍｌ１−２．Ｍ２１−２を使うことによ
って任意の論理機能をもたせることができる。同図に示
すレベル変換回路２では、２つの論理入力Ａ、Ｂの不定
論理積ｒ］をとるＮＡＮＤの論理回路が構成されている
６ 第７図は、上述したＣＭＯＳ論理回路３内に川・成され
る遅延回路５の応用回路例を示す。
って任意の論理機能をもたせることができる。同図に示
すレベル変換回路２では、２つの論理入力Ａ、Ｂの不定
論理積ｒ］をとるＮＡＮＤの論理回路が構成されている
６ 第７図は、上述したＣＭＯＳ論理回路３内に川・成され
る遅延回路５の応用回路例を示す。
同図に示す応用例では、偶数列（２ｎ列）のＣＭＯＳイ
ンバータ３−１〜３−２ ｎとＮＡＮＤゲートＧ１によ
ってパルス幅縮小回路が構成さｉｑ−ている。この場合
、前述したように、レベル変換回路２にＮＡＮＤゲート
Ｇ１の論理機能を含ませることができる。
ンバータ３−１〜３−２ ｎとＮＡＮＤゲートＧ１によ
ってパルス幅縮小回路が構成さｉｑ−ている。この場合
、前述したように、レベル変換回路２にＮＡＮＤゲート
Ｇ１の論理機能を含ませることができる。
第８図は、第７図に示した回路の各部における動作例を
波形チャートによって示す。
波形チャートによって示す。
第９図は、上述したＣＭＯＳ論理回路３内に形成される
遅延回路５の別の応用回路例を示す。
遅延回路５の別の応用回路例を示す。
同図に示す応用例では、奇数列（２ｎ−１列）のＣＭＯ
Ｓインバータ３−１〜３− （２ｎ−１）とＮＡＮＤゲ
ートＧ１によってエツジトリガー回路が構成されている
。この場合も、前述したように、レベル変換回路２にＮ
ＡＮＤゲートＧ１の論理機能を含ませることができる。
Ｓインバータ３−１〜３− （２ｎ−１）とＮＡＮＤゲ
ートＧ１によってエツジトリガー回路が構成されている
。この場合も、前述したように、レベル変換回路２にＮ
ＡＮＤゲートＧ１の論理機能を含ませることができる。
第１０図は、第９図に示した回路の各部における動作例
を波形チャートによって示す。
を波形チャートによって示す。
第１１図は、ＣＭＯＳ論理回路３が主体となって形成さ
れた半導体集積回路装置内にＥＣＬによる高速論理回路
４を部分的に形成した実施例を示す、この場合は、ＥＣ
Ｌによる高速論理４が第２、第１のレベル変換回路２，
１を介してＣＭＯ８論理回路３およびＣＭＯＳレベルの
人出力バッファ６に接続される。これにより、ＣＭＯＳ
論理回路３の中にＥＣＬによる高速論理回路４による高
速論理機能を付与させることができる。
れた半導体集積回路装置内にＥＣＬによる高速論理回路
４を部分的に形成した実施例を示す、この場合は、ＥＣ
Ｌによる高速論理４が第２、第１のレベル変換回路２，
１を介してＣＭＯ８論理回路３およびＣＭＯＳレベルの
人出力バッファ６に接続される。これにより、ＣＭＯＳ
論理回路３の中にＥＣＬによる高速論理回路４による高
速論理機能を付与させることができる。
以上、本発明者によってなされた発明を実施例にもとづ
き具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない、たとえば、高速論理
回路４を構成する論理回路形式は、たとえばＴＴＬであ
ってもよい。
き具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない、たとえば、高速論理
回路４を構成する論理回路形式は、たとえばＴＴＬであ
ってもよい。
以上の説明では主と１−で本発明者によってなされた発
明をその背景となった利用分野である論理用半導体集積
回路装置、とくにスタチック型ＲＡＭに適用した場合に
ついて説明したが、それに限定されるものではなく、た
とえば、アナログ／デジタル混在型半導体集積回路装置
などにも適用できる。
明をその背景となった利用分野である論理用半導体集積
回路装置、とくにスタチック型ＲＡＭに適用した場合に
ついて説明したが、それに限定されるものではなく、た
とえば、アナログ／デジタル混在型半導体集積回路装置
などにも適用できる。
［発明の効果コ
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
すなわち、ＥＣＬなとの高速論理回路とＣＭＯ５による
低消費電力論理回路の双方の利点を兼ね備えた半導体集
積回路装置が得られ、これにより、たとえばＥＣＬイン
ターフェイス型のスタチック型ＲＡＭにおいては、タイ
ミング調整を行うための遅延要素を消費電力および素子
数の大幅な増大をともなわずにもたせることができるよ
うになる、という効果が得られる。
低消費電力論理回路の双方の利点を兼ね備えた半導体集
積回路装置が得られ、これにより、たとえばＥＣＬイン
ターフェイス型のスタチック型ＲＡＭにおいては、タイ
ミング調整を行うための遅延要素を消費電力および素子
数の大幅な増大をともなわずにもたせることができるよ
うになる、という効果が得られる。
第１図はこの発明による技術が適用された高速論理半導
体集積回路装置の要部における回路の一実施例を示す図
、 第２図はこの発明による技術が適用されたＲＡＭの構成
を示すブロック図、 第３図は第２図の一部分の詳細な回路例を示す図、 第４図は第２図に示したＲＡＭの読出動作例を示すタイ
ミングチャート、 第５図はこの発明が適用される高速論理半導体集積回路
装置の別の実施例を示すブロック図、第６図はこの発明
が適用される半導体集積回路装置内に形成されるＥＣＬ
−ＣＭＯＳレベル変換回路の変形例を示す図、 第７図はこの発明が適用される半導体集積回路装置内に
て形成される回路の一例を示す図、第８図は第７図に示
した回路の動作例を示すタイミングチャート、 第９図はこの発明が適用される半導体集積回路装置内に
形成される回路の別の例を示す図、第１０図は第９図に
示した回路の動作例を示すタイミングチャート、 第１１図はこの発明が適用される半導体集積回路装置の
さらに別の実施例を示すブロック図、第１２図はこの発
明に先立って検討されたＲＡＭの構成を示すブロック図
、 第１３図は第１２図に示したＲＡＭの読出動作例を示す
タイミングチャートである。 １・・・第１のレベル変換回路（Ｅ ＣＬ −ＣＭＯＳ
レベル変換回路）、２・・・第２のレベル変検回路（Ｅ
ＣＬ−ＣＭＯＳＬ／ベル変換回路）、３・・・ＣＭＯＳ
論理回路、４・・・ＥＣＬなどのバイポーラによる高速
論理回路、５・・・遅延回路、６・・・人出力バッファ
、Ｍ、２１．Ｍ２２・・・第２のレベル変換回路２を構
成するためのＣＭ ＯＳ トランジスタ、Ｖ ＣＣ、Ｖ
ＥＥ・・・電源電位、ｖｃｃ’ 、 ｖεε゛ ・・
・第２のレベル変換回路を動作させるための電源電位。 第 ４ 図 第 ５ 図 第１１図 第１３図
体集積回路装置の要部における回路の一実施例を示す図
、 第２図はこの発明による技術が適用されたＲＡＭの構成
を示すブロック図、 第３図は第２図の一部分の詳細な回路例を示す図、 第４図は第２図に示したＲＡＭの読出動作例を示すタイ
ミングチャート、 第５図はこの発明が適用される高速論理半導体集積回路
装置の別の実施例を示すブロック図、第６図はこの発明
が適用される半導体集積回路装置内に形成されるＥＣＬ
−ＣＭＯＳレベル変換回路の変形例を示す図、 第７図はこの発明が適用される半導体集積回路装置内に
て形成される回路の一例を示す図、第８図は第７図に示
した回路の動作例を示すタイミングチャート、 第９図はこの発明が適用される半導体集積回路装置内に
形成される回路の別の例を示す図、第１０図は第９図に
示した回路の動作例を示すタイミングチャート、 第１１図はこの発明が適用される半導体集積回路装置の
さらに別の実施例を示すブロック図、第１２図はこの発
明に先立って検討されたＲＡＭの構成を示すブロック図
、 第１３図は第１２図に示したＲＡＭの読出動作例を示す
タイミングチャートである。 １・・・第１のレベル変換回路（Ｅ ＣＬ −ＣＭＯＳ
レベル変換回路）、２・・・第２のレベル変検回路（Ｅ
ＣＬ−ＣＭＯＳＬ／ベル変換回路）、３・・・ＣＭＯＳ
論理回路、４・・・ＥＣＬなどのバイポーラによる高速
論理回路、５・・・遅延回路、６・・・人出力バッファ
、Ｍ、２１．Ｍ２２・・・第２のレベル変換回路２を構
成するためのＣＭ ＯＳ トランジスタ、Ｖ ＣＣ、Ｖ
ＥＥ・・・電源電位、ｖｃｃ’ 、 ｖεε゛ ・・
・第２のレベル変換回路を動作させるための電源電位。 第 ４ 図 第 ５ 図 第１１図 第１３図
Claims (1)
- 【特許請求の範囲】 １、バイポーラ・トランジスタを用いて構成される高速
論理回路と、低消費電力で動作させられるＣＭＯＳ（相
補型電界効果トランジスタ）論理回路と、上記高速論理
回路の論理レベルを上記ＣＭＯＳ論理回路の論理レベル
に変換する第１のレベル変換回路と、上記ＣＭＯＳ論理
回路の論理レベルを上記高速論理回路の論理レベルに変
換する第２のレベル変換回路とを備えるとともに、上記
高速論理回路と上記ＣＭＯＳ論理回路とを上記第１、第
２のレベル変換回路を介して相互に接続したことを特徴
とする半導体集積回路装置。 ２、上記第２のレベル変換回路は、上記高速論理回路の
論理レベルと略同レベルの電源によって動作させられる
ＣＭＯＳ論理回路によつて構成されていることを特徴と
する特許請求の範囲第１項記載の半導体集積回路装置。 ３、上記高速論理回路の動作タイミングを設定するため
の遅延要素部分が上記ＣＭＯＳ論理回路によって構成さ
れていることを特徴とする特許請求の範囲第１項または
第２項記載の半導体集積回路装置。 ４、上記高速論理回路としてＥＣＬ（エミッタ結合論理
）が形成されていることを特徴とする特許請求の範囲第
１項から第３項までのいずれかに記載の半導体集積回路
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61171583A JPS6330020A (ja) | 1986-07-23 | 1986-07-23 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61171583A JPS6330020A (ja) | 1986-07-23 | 1986-07-23 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6330020A true JPS6330020A (ja) | 1988-02-08 |
Family
ID=15925843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61171583A Pending JPS6330020A (ja) | 1986-07-23 | 1986-07-23 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6330020A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02179028A (ja) * | 1988-12-28 | 1990-07-12 | Toshiba Corp | 論理レベル変換回路 |
| EP0451365A2 (de) * | 1990-03-29 | 1991-10-16 | Siemens Aktiengesellschaft | Pegelumsetzer |
| JPH03505393A (ja) * | 1989-04-10 | 1991-11-21 | モトローラ・インコーポレイテッド | Ｂｉｍｏｓレベル変換器 |
-
1986
- 1986-07-23 JP JP61171583A patent/JPS6330020A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02179028A (ja) * | 1988-12-28 | 1990-07-12 | Toshiba Corp | 論理レベル変換回路 |
| JPH03505393A (ja) * | 1989-04-10 | 1991-11-21 | モトローラ・インコーポレイテッド | Ｂｉｍｏｓレベル変換器 |
| JP2555776B2 (ja) * | 1989-04-10 | 1996-11-20 | モトローラ・インコーポレイテッド | Ｂｉｍｏｓレベル変換器 |
| EP0451365A2 (de) * | 1990-03-29 | 1991-10-16 | Siemens Aktiengesellschaft | Pegelumsetzer |
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