JPS6132125A - 電流制御回路 - Google Patents
電流制御回路Info
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- JPS6132125A JPS6132125A JP15286584A JP15286584A JPS6132125A JP S6132125 A JPS6132125 A JP S6132125A JP 15286584 A JP15286584 A JP 15286584A JP 15286584 A JP15286584 A JP 15286584A JP S6132125 A JPS6132125 A JP S6132125A
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
- G05F1/565—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor
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- Control Of Electrical Variables (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はＬＳＩの消費電力を制御するための回路方式に
関するものである。
関するものである。
一般にメモリＬＳＩでは第１図に示す様にメモリセルを
マトリクス状に配置したメモリセルアレー１と、その前
後に置くデコーダ回路、センス回路等を含む入力回路群
２、出力回路群３から構成される。一般にメモリでは動
作時と待機時がある。
マトリクス状に配置したメモリセルアレー１と、その前
後に置くデコーダ回路、センス回路等を含む入力回路群
２、出力回路群３から構成される。一般にメモリでは動
作時と待機時がある。
動作時には入力信号を受け、メモリセルの情報の読出し
・書込みを行ない出力信号を取出す。一方、待機時には
入・出力回路２，３の動作は不要であり、メモリセル１
の情報を保持するだけで良い。
・書込みを行ない出力信号を取出す。一方、待機時には
入・出力回路２，３の動作は不要であり、メモリセル１
の情報を保持するだけで良い。
従って、待機時にはメモリセルアレー１の情報保持電流
だけが必要であり、動作時より大幅に消費電力を低減で
きる可能性がある。メモリＬＳＩでは動作時と待機時を
切換える入力信号として通常チップセレクト信号（３丁
）があり、この入力信号を用いて周辺回路の消費電力を
制御することが可能である。
だけが必要であり、動作時より大幅に消費電力を低減で
きる可能性がある。メモリＬＳＩでは動作時と待機時を
切換える入力信号として通常チップセレクト信号（３丁
）があり、この入力信号を用いて周辺回路の消費電力を
制御することが可能である。
また他の種類のＬＳＩ、例えば論理ＬＳＩにおいても、
第２図に示す様な複数の回路ブロック１〜ｎにおいて、
ＬＳＩの用途によっては使用しない回路ブロックが生じ
うる。この場合不使用の回路ブロックの電力を強制的に
オフし、不必要な電力を低減することが望まれる。この
方法として各ブロック毎に電力制御用の信号■、。１〜
■、。、を設け、該当するブロックの電力を制御するこ
とが可能である。
第２図に示す様な複数の回路ブロック１〜ｎにおいて、
ＬＳＩの用途によっては使用しない回路ブロックが生じ
うる。この場合不使用の回路ブロックの電力を強制的に
オフし、不必要な電力を低減することが望まれる。この
方法として各ブロック毎に電力制御用の信号■、。１〜
■、。、を設け、該当するブロックの電力を制御するこ
とが可能である。
ところでバイポーラ形のメモリＬＳＩや論理ＬＳＩでは
その基本回路に第３図に示す様な電流切換形論理回路（
カレントスイッチ）が広く用いられている。スイッチン
グ電流用の定電流源はＣ３とＲ８１，エミッタフォロワ
用の定電流源はＱ、とＲｌｚおよびＣ７とＲ１３で各々
構成されＣ３１Ｃ６ｊＱ７のベースには、所定の電圧■
。８が通常はＬＳＩ内に設けた電源回路から供給される
。
その基本回路に第３図に示す様な電流切換形論理回路（
カレントスイッチ）が広く用いられている。スイッチン
グ電流用の定電流源はＣ３とＲ８１，エミッタフォロワ
用の定電流源はＱ、とＲｌｚおよびＣ７とＲ１３で各々
構成されＣ３１Ｃ６ｊＱ７のベースには、所定の電圧■
。８が通常はＬＳＩ内に設けた電源回路から供給される
。
さて前述した様にメモリＬＳＩの待機時の消費電力を低
減したり、汎用ＬＳＩの不使用の回路ブロックの電力を
オフするには、第３図に示した定電流源トランジスタの
ベース電圧Ｖ。、Ｓを制御すれば良い。以下メモリＬＳ
Ｉを例にとり説明する。
減したり、汎用ＬＳＩの不使用の回路ブロックの電力を
オフするには、第３図に示した定電流源トランジスタの
ベース電圧Ｖ。、Ｓを制御すれば良い。以下メモリＬＳ
Ｉを例にとり説明する。
メモリＬＳＩでは通常チップセレクト入力信号ＣＳによ
り動作時、待機時を切換えている。τ丁信号の変化に対
し、■６６電位が高速で応答しメモリＬＳＩの周辺回路
を制御することがアクセス時間の高速化にとって重要で
ある。従来この機能をはだすためパルス電流源が提案さ
れている（特公昭５３−３２１９ ）。これは第４図ａ
、ｂに示す様に制御回路４においてτ下人力信号に応じ
てＶ。８のレベルをＶ ａ ａ ＩＩ ？ Ｖ ａ ｓ
Ｌの２レベルに変化させ、■ｏｌＩ、ｌで多数の定電
流源をオンさせ、ｖｏ□でこれらをオフさせるものであ
る。
り動作時、待機時を切換えている。τ丁信号の変化に対
し、■６６電位が高速で応答しメモリＬＳＩの周辺回路
を制御することがアクセス時間の高速化にとって重要で
ある。従来この機能をはだすためパルス電流源が提案さ
れている（特公昭５３−３２１９ ）。これは第４図ａ
、ｂに示す様に制御回路４においてτ下人力信号に応じ
てＶ。８のレベルをＶ ａ ａ ＩＩ ？ Ｖ ａ ｓ
Ｌの２レベルに変化させ、■ｏｌＩ、ｌで多数の定電
流源をオンさせ、ｖｏ□でこれらをオフさせるものであ
る。
第３図の回路構成で３個の定電流源の電流は次式で決定
される。
される。
従ってＶ。の変化に対し一定の電流■、を流すためには
Ｖ ｃ ８の電位はＶ、を基準とする一定の電位とする
必要がある。（例えばＶ。ａＲ＝Ｖ、、＋２Ｖ、、、Ｖ
Ｃ５Ｌ＝Ｖ、、＋０．５Ｖ、、） この方式の欠点は■
ｃｃレベルから決まるＣ８入力を制御回路において“上
記の様な■、を基準としたＶ。６の電位Ｖ Ｃ！１□Ｖ
Ｃ８Ｌに精度良く、かつ高速に変換することが非常に
むずかしいことである。さらにＶ ｃ ｓラインは多数
の定電流源を同時に駆動するため大きな負荷容量が付く
のでオーバシュートやリンキングを生じやすく、これが
Ｖ ｃ ａの負荷回路群の出力波形に影響を及ぼす。以
上の理由からこのパルス電流源方式ではＶ ｃＢの負荷
回路のカレントスイッチが所定の電流で動作しなかった
り、さらにはメモリＬＳＩが不安定に動作し、情報破壊
を生じる恐れがある。
Ｖ ｃ ８の電位はＶ、を基準とする一定の電位とする
必要がある。（例えばＶ。ａＲ＝Ｖ、、＋２Ｖ、、、Ｖ
Ｃ５Ｌ＝Ｖ、、＋０．５Ｖ、、） この方式の欠点は■
ｃｃレベルから決まるＣ８入力を制御回路において“上
記の様な■、を基準としたＶ。６の電位Ｖ Ｃ！１□Ｖ
Ｃ８Ｌに精度良く、かつ高速に変換することが非常に
むずかしいことである。さらにＶ ｃ ｓラインは多数
の定電流源を同時に駆動するため大きな負荷容量が付く
のでオーバシュートやリンキングを生じやすく、これが
Ｖ ｃ ａの負荷回路群の出力波形に影響を及ぼす。以
上の理由からこのパルス電流源方式ではＶ ｃＢの負荷
回路のカレントスイッチが所定の電流で動作しなかった
り、さらにはメモリＬＳＩが不安定に動作し、情報破壊
を生じる恐れがある。
本発明はＬＳＩの消費電力を外部信号に応じて、精度よ
くかつ高速に制御するための回路方式に関するものであ
る。
くかつ高速に制御するための回路方式に関するものであ
る。
上記の目的を達成するために、本発明では第５図に示す
様に■。６を発生する直流電源回路５と、これを用いる
定電流源６との間に１個のスイッチ（ＳＷＩ）を挿入し
、このスイッチを外部信号Ｃ８に応じてオン、オフし、
定電流源を精度よく制御するものである。動作時にはＳ
Ｗｌをオンし定電流源６のベースまたはゲートにＶ。８
電位を印加し所定の電流を流させる。待機時にはＳＷｌ
をオフする。定電流源６のベースまたはゲートはオープ
ンとなり、その電流は０になる。これが本発明の基本的
な原理である。
様に■。６を発生する直流電源回路５と、これを用いる
定電流源６との間に１個のスイッチ（ＳＷＩ）を挿入し
、このスイッチを外部信号Ｃ８に応じてオン、オフし、
定電流源を精度よく制御するものである。動作時にはＳ
Ｗｌをオンし定電流源６のベースまたはゲートにＶ。８
電位を印加し所定の電流を流させる。待機時にはＳＷｌ
をオフする。定電流源６のベースまたはゲートはオープ
ンとなり、その電流は０になる。これが本発明の基本的
な原理である。
本発明では第５図の破線で示す電源回路５の発生電圧■
ｃ８は■、を基準とする一定電圧を発生すれば良い。そ
して負荷電流源にこのｖ、、５を印加するか否かは単な
るスイッチのオン、オフで行なう。
ｃ８は■、を基準とする一定電圧を発生すれば良い。そ
して負荷電流源にこのｖ、、５を印加するか否かは単な
るスイッチのオン、オフで行なう。
このためＶ。ａの発生用電源回路５の構成は電流制御を
行なわない場合と全く同じであり容易に構成できる。ま
たこのスイッチもＭｏＳトランジスタを用いて容易に構
成できる。この様に第４図の従来方式では■ｃａパルス
を高精度かつ高速に発生することが困難であったのに対
し、本発明では一定のＶ ｃ ｓの発生回路とそのオン
、オフの役割をする回路とを分離するので安定かつ高速
の電流制御を行なうことができる。
行なわない場合と全く同じであり容易に構成できる。ま
たこのスイッチもＭｏＳトランジスタを用いて容易に構
成できる。この様に第４図の従来方式では■ｃａパルス
を高精度かつ高速に発生することが困難であったのに対
し、本発明では一定のＶ ｃ ｓの発生回路とそのオン
、オフの役割をする回路とを分離するので安定かつ高速
の電流制御を行なうことができる。
第６図は更に改良した本発明の原理を示すものであり、
第５図のＳＷＩの負荷側と低位側電源電圧との間に第２
のスイッチ（Ｓ＊２）を設け、動作状態から待機状態へ
切換ねる際、高速に電流源をオフさせる。この方式では
動作時にはＳＷＩをオン、ＳＷ２をオフさせ定電流源６
のベースまたはゲートに電源回路５の発生電圧ｖ、、６
を印加し所定の電流を流させる。待機時にはＳＷＩをオ
フ。
第５図のＳＷＩの負荷側と低位側電源電圧との間に第２
のスイッチ（Ｓ＊２）を設け、動作状態から待機状態へ
切換ねる際、高速に電流源をオフさせる。この方式では
動作時にはＳＷＩをオン、ＳＷ２をオフさせ定電流源６
のベースまたはゲートに電源回路５の発生電圧ｖ、、６
を印加し所定の電流を流させる。待機時にはＳＷＩをオ
フ。
ＳＷ２をオンさせ定電流源６のベースまたはゲートに低
位側電源電圧（■□）に近い電圧を印加し、負荷回路の
電流を高速に０にする。なおＳＷ２の一方の端子には第
６図では低位側電源電圧（■、）を印加しているが、別
の外部から供給する電源電圧、あるいは内部回路で発生
する電圧を供給しても良い。その場合これらの電圧はｖ
０レベルに近い程、定電流源のオフを確実に行なうこと
ができる。
位側電源電圧（■□）に近い電圧を印加し、負荷回路の
電流を高速に０にする。なおＳＷ２の一方の端子には第
６図では低位側電源電圧（■、）を印加しているが、別
の外部から供給する電源電圧、あるいは内部回路で発生
する電圧を供給しても良い。その場合これらの電圧はｖ
０レベルに近い程、定電流源のオフを確実に行なうこと
ができる。
以下本発明を実施例を用いて詳しく説明する。
第７図は本発明の基本的な一実施例であり、第５図に示
したスイッチ１（ＳＷＩ）をｎＭＯｓＭｏＳトランジス
タて実現したものである。チップセレクト信号（百丁）
がＥＣＬ入力の場合は、第８図のＯ８入力回路７におい
てこのＥＣＬ入力信号（Ｈｉｇｈ ニー０．９Ｖ、Ｌｏ
ｗニー１．７Ｖ）をＭＯＳレベル信号（Ｈｉｇｈ： 〜
ｖｃｃｔ Ｌｏｗ：〜ＶＢ） テあるＣ８Ｉにレベル変
換を行なう。このＣ８Ｉをｎ ＭＯＳトランジスタＱ１
のゲートに印加する。動作時にはＣＳがＬｏｗ、Ｃ８
，がＨｉｇｈ （−Ｖ ｃｃ ）となり、Ｑｌがオンし
、定電流源６のベースまたはゲートにはＶ。６が印加さ
れ所定の電流が流れる。待機時にはＣＳがＨｉｇｈ、
ＣＳ １がＬｏｗ（〜Ｖ−ｗ）となりＱｌがオフし、定
電流源６のベースまたはゲートはオープンとなり、定電
流源６の電流はゼロになる。
したスイッチ１（ＳＷＩ）をｎＭＯｓＭｏＳトランジス
タて実現したものである。チップセレクト信号（百丁）
がＥＣＬ入力の場合は、第８図のＯ８入力回路７におい
てこのＥＣＬ入力信号（Ｈｉｇｈ ニー０．９Ｖ、Ｌｏ
ｗニー１．７Ｖ）をＭＯＳレベル信号（Ｈｉｇｈ： 〜
ｖｃｃｔ Ｌｏｗ：〜ＶＢ） テあるＣ８Ｉにレベル変
換を行なう。このＣ８Ｉをｎ ＭＯＳトランジスタＱ１
のゲートに印加する。動作時にはＣＳがＬｏｗ、Ｃ８
，がＨｉｇｈ （−Ｖ ｃｃ ）となり、Ｑｌがオンし
、定電流源６のベースまたはゲートにはＶ。６が印加さ
れ所定の電流が流れる。待機時にはＣＳがＨｉｇｈ、
ＣＳ １がＬｏｗ（〜Ｖ−ｗ）となりＱｌがオフし、定
電流源６のベースまたはゲートはオープンとなり、定電
流源６の電流はゼロになる。
次に第６図の原理に対応する（２個のスイッチを用いる
方式）実施例を第８図、第９図に示す。
方式）実施例を第８図、第９図に示す。
第８図は２個のスイッチ（第６図のＳＷＩ。
５Ｗ２）をいずれもｎ Ｍ ＯＳ トランジスタを用い
て実現した実施例、第９図はＳＷＩをｐＭＯ８゜ＳＷ２
をｎ Ｍ ＯＳを用いて実現した実施例である。
て実現した実施例、第９図はＳＷＩをｐＭＯ８゜ＳＷ２
をｎ Ｍ ＯＳを用いて実現した実施例である。
第８図では■。５発生用電源回路５と定電流源６との間
のスイッチをｎＭＯｓＭｏＳトランジスタＱ＋Ｑ２で構
成する。百丁信号は入力回路７においてＭＯＳレベル信
号ｃｓ１．ｃ旺にレベル変換を行ない（Ｉ（ｉｇｈ：〜
Ｖｃｃ、 Ｌｏｗ：〜■ｏ）これを各々Ｑ、、Ｑ、のゲ
ートに入力する。動作時にはτ音信号がＬｏｗレベルで
あり、テ旺がＬｏｗ、Ｃ８工がＨｊｇｈレベルになる。
のスイッチをｎＭＯｓＭｏＳトランジスタＱ＋Ｑ２で構
成する。百丁信号は入力回路７においてＭＯＳレベル信
号ｃｓ１．ｃ旺にレベル変換を行ない（Ｉ（ｉｇｈ：〜
Ｖｃｃ、 Ｌｏｗ：〜■ｏ）これを各々Ｑ、、Ｑ、のゲ
ートに入力する。動作時にはτ音信号がＬｏｗレベルで
あり、テ旺がＬｏｗ、Ｃ８工がＨｊｇｈレベルになる。
したがってＱｌがオンし。
Ｏ２はオフになる。定電流源のベースまたはゲートには
■。８が印加され所定の電流が流れる。待機時にはτ音
信号がＨｉｇｈレベルでありて１がＨｉｇｈ、Ｃ８１が
Ｌｏｗレベルになる。したがってＱｌがオフし、Ｏ２が
オンとなる。定電流源６のトランジスタのベースあるい
はゲートには低位側電源電圧Ｖ。に近い電圧が印加され
るので定電流源６の電流は強制的にゼロとなる。
■。８が印加され所定の電流が流れる。待機時にはτ音
信号がＨｉｇｈレベルでありて１がＨｉｇｈ、Ｃ８１が
Ｌｏｗレベルになる。したがってＱｌがオフし、Ｏ２が
オンとなる。定電流源６のトランジスタのベースあるい
はゲートには低位側電源電圧Ｖ。に近い電圧が印加され
るので定電流源６の電流は強制的にゼロとなる。
第９図は２個のスイッチをｐＭＯ８およびｎ Ｍ ＯＳ
で構成したものでこの制御を１本ので〕信号で行なうこ
とができる。すなわちτ下人力信号を入力回路において
ＭＯＳレベル信号で脛にレベル変換しこので１でｐ Ｍ
Ｏ’Ｓおよびｎ Ｍ ＯＳをオン、オフさせる。動作
時はで１がＬｏｗレベルであり、ｐＭＯ８Ｉ−ランジス
タＱ１をオンさせ、ｎＭＯＳトランジスタＯ２をオフさ
せる。したがって電源回路５の発生電圧Ｖｃｇがほぼそ
のまま定電流ｔＸｅのトランジスタに印加され所定の電
流を流す。一方待機時にはて１がＨｉｇｈレベルであり
、ＰＭＯＳＭｏＳトランジスタＱ工し、ｎ Ｍ ＯＳト
ランジスタＯ２をオンさせる。したがって定電流源６に
はほぼｖｏの電圧が印加され、定電流源６の電流を強制
的にゼロとする。
で構成したものでこの制御を１本ので〕信号で行なうこ
とができる。すなわちτ下人力信号を入力回路において
ＭＯＳレベル信号で脛にレベル変換しこので１でｐ Ｍ
Ｏ’Ｓおよびｎ Ｍ ＯＳをオン、オフさせる。動作
時はで１がＬｏｗレベルであり、ｐＭＯ８Ｉ−ランジス
タＱ１をオンさせ、ｎＭＯＳトランジスタＯ２をオフさ
せる。したがって電源回路５の発生電圧Ｖｃｇがほぼそ
のまま定電流ｔＸｅのトランジスタに印加され所定の電
流を流す。一方待機時にはて１がＨｉｇｈレベルであり
、ＰＭＯＳＭｏＳトランジスタＱ工し、ｎ Ｍ ＯＳト
ランジスタＯ２をオンさせる。したがって定電流源６に
はほぼｖｏの電圧が印加され、定電流源６の電流を強制
的にゼロとする。
第７．８．９図に述べたスイッチ用ＭＯ８トランジスタ
のゲート制御信号ｃｓ１．ｃｓの信号しベルに関しては
Ｈｉｇｈレベルはｖｃｃにできるだけ近く、またＬｏｗ
レベルはＶ□レベルにできるだけ近くとると、スイッチ
用トランジスタでの電位降下を無視できる程小さくでき
電流設定精度を向上できるとともに待機時の電流源の電
流をリーク電流のみの小さな値にできる。したがって、
Ｃ８入力信号がＥＣＬＣ８入力信号には、この入力信号
を上記のＭＯＳレベル信号に変換する必要がある。
のゲート制御信号ｃｓ１．ｃｓの信号しベルに関しては
Ｈｉｇｈレベルはｖｃｃにできるだけ近く、またＬｏｗ
レベルはＶ□レベルにできるだけ近くとると、スイッチ
用トランジスタでの電位降下を無視できる程小さくでき
電流設定精度を向上できるとともに待機時の電流源の電
流をリーク電流のみの小さな値にできる。したがって、
Ｃ８入力信号がＥＣＬＣ８入力信号には、この入力信号
を上記のＭＯＳレベル信号に変換する必要がある。
上記レベル変換を行なうための入力回路７の構成例を第
１０図に、その回路の信号レベル、タイミングの一例を
第１１図に示す。第１０図の回路でＥＣＬ入力信号て■
を３ｖ１．程度レベルシフトした後、バイポーラ差動ア
ンプで振幅を３ｔ程度に増幅し、Ｖ ｐ １とする。こ
の後エミッタフォロワ出力をとる。そしてレベルシフト
用ダイオードの陽極側と陰極側から各々ｃ Ｍ ＯＳイ
ンバータのｐＭＯ８およびｎ Ｍ Ｑ Ｓに印加する。
１０図に、その回路の信号レベル、タイミングの一例を
第１１図に示す。第１０図の回路でＥＣＬ入力信号て■
を３ｖ１．程度レベルシフトした後、バイポーラ差動ア
ンプで振幅を３ｔ程度に増幅し、Ｖ ｐ １とする。こ
の後エミッタフォロワ出力をとる。そしてレベルシフト
用ダイオードの陽極側と陰極側から各々ｃ Ｍ ＯＳイ
ンバータのｐＭＯ８およびｎ Ｍ Ｑ Ｓに印加する。
ｃ Ｍ ＯＳインバータは２〜３段の縦続接続をとる。
初段は入力振幅が３■と小さいため、ｐＭＯ８およびｎ
Ｍ ＯＳが常時オンするが、この初段出力は４．５ｔ
程度の振幅が得られるので、この出力を入力に用いる第
２段、第３段は完全にｃ Ｍ ＯＳインバータとして動
作させることができる。この結果ＣＳ １ｔ ＣＳ□は
完全なＭＯＳレベル信号が得られる。（Ｈｉｇｈ ：Ｖ
ａａｔ Ｌｏｗ ：Ｖｍｇ）これら信号のレベルとタイ
ミングは第１１図に示した様になる。
Ｍ ＯＳが常時オンするが、この初段出力は４．５ｔ
程度の振幅が得られるので、この出力を入力に用いる第
２段、第３段は完全にｃ Ｍ ＯＳインバータとして動
作させることができる。この結果ＣＳ １ｔ ＣＳ□は
完全なＭＯＳレベル信号が得られる。（Ｈｉｇｈ ：Ｖ
ａａｔ Ｌｏｗ ：Ｖｍｇ）これら信号のレベルとタイ
ミングは第１１図に示した様になる。
この第１０図は、本発明の範囲外のものであり、本発明
の実施例におけるレベル変換回路としては、どのような
形式のものを使用してもよい。
の実施例におけるレベル変換回路としては、どのような
形式のものを使用してもよい。
次に本発明の第５図の原理を第３図に示したバイポーラ
のカレントスイッチ９の定電流源に適用した実施例を第
１２図に示す。第１２図で■。６発生用の定電圧源８と
カレントスイッチ９の定電流源との間に、ｎＭＯｓトラ
ンジスタＱ１ によるスイッチを挿入し、このスイッチ
を丁ｖＳをＭＯＳレベルに変換したＣＳＩ信号で制御す
る。
のカレントスイッチ９の定電流源に適用した実施例を第
１２図に示す。第１２図で■。６発生用の定電圧源８と
カレントスイッチ９の定電流源との間に、ｎＭＯｓトラ
ンジスタＱ１ によるスイッチを挿入し、このスイッチ
を丁ｖＳをＭＯＳレベルに変換したＣＳＩ信号で制御す
る。
第１３図はＢｉｃＭＯ８回路（バイポーラとｃＭＯ８の
デバイスを複合した回路）でＥＣＬ入力コンパチブルの
メモリＬＳＩを構成する場合のアドレス人力バッファ・
デコーダ回路に本発明の電流制御回路を適用した実施例
である。アドレス入力信号（Ａｏ、Ａ１．Ａ２）はＥＣ
Ｌ入力信号で約０．８ｖの低振幅信号であるので、内部
のｃ Ｍ ＯＳ回路やＢｉｃＭＯ８回路を動作させるに
は、これを高振幅信号に変換する必要がある。アドレス
入力回路ではレベル変換を行なうと同時にデユード処理
をエミッタフォロワ出力のワイアドオア接続により行な
う必要がある。第１３図の例ではＡ。。
デバイスを複合した回路）でＥＣＬ入力コンパチブルの
メモリＬＳＩを構成する場合のアドレス人力バッファ・
デコーダ回路に本発明の電流制御回路を適用した実施例
である。アドレス入力信号（Ａｏ、Ａ１．Ａ２）はＥＣ
Ｌ入力信号で約０．８ｖの低振幅信号であるので、内部
のｃ Ｍ ＯＳ回路やＢｉｃＭＯ８回路を動作させるに
は、これを高振幅信号に変換する必要がある。アドレス
入力回路ではレベル変換を行なうと同時にデユード処理
をエミッタフォロワ出力のワイアドオア接続により行な
う必要がある。第１３図の例ではＡ。。
Ａ□、Ａ、の３本のアドレス入力信号をカレントスイッ
チで約２．５〜３ｖの振幅に増幅した後、ワイアドオア
接続することにより８本の出力ラインのうちの１本だけ
をＬＯνレベルにする。この後ダイオードでレベルシフ
トするが陽極側をｐＭＯｓトランジスタのゲート、陰極
側をｎ Ｍ ＯＳ トランジスタのゲートに印加するこ
とにより完全ＭＯＳレベル信号（Ｈｉｇｈ ：Ｖｏｃ、
２０００ ： Ｖ、Ｅ）の（ａｌｌｌａ□、ａ２）と
示す８本の出力信号を得るものである。この８本のうち
の１本だけがＨｉｇｈレベルである。さらに別のグルー
プのアドレス入力信号（Ａ３．Ａ４．Ａ１．）も入力バ
ッファ・デコーダ回路により（ａａｔ ａ４ｔ ａｓ）
と示す８本の出力信号を得る。この（ａｏｌ ８１１
ａ２）の８本と（８２１ａ４ｔａ、、）の８本をさらに
ワードドライバ回路２０で処理し、６４本のワードの中
の１本のみをＨｉｇｈレベルとするワード信号ｖｘを発
生する。この様にし、てＡ０〜Ａ５の６本のアドレス入
力信号を処理し６４ワードの中の１本のみをＨｉｇｈ
、その他６３本のワードをＬｏｗレベルとする。この入
力バッファ・デコーダ回路に第８図に示す本発明の基本
実施例を適用している。すなわちＣ８信号をレベル変換
したて１．ＣＳ、信号で２個のｎＭＯＳトランジスタＱ
、、Ｑ２を制御し、電源回路Ａで発生した電圧■。ＩＩ
Ａ を入力バッファカレントスイッチの電流源に印加す
るか否かを制御する。
チで約２．５〜３ｖの振幅に増幅した後、ワイアドオア
接続することにより８本の出力ラインのうちの１本だけ
をＬＯνレベルにする。この後ダイオードでレベルシフ
トするが陽極側をｐＭＯｓトランジスタのゲート、陰極
側をｎ Ｍ ＯＳ トランジスタのゲートに印加するこ
とにより完全ＭＯＳレベル信号（Ｈｉｇｈ ：Ｖｏｃ、
２０００ ： Ｖ、Ｅ）の（ａｌｌｌａ□、ａ２）と
示す８本の出力信号を得るものである。この８本のうち
の１本だけがＨｉｇｈレベルである。さらに別のグルー
プのアドレス入力信号（Ａ３．Ａ４．Ａ１．）も入力バ
ッファ・デコーダ回路により（ａａｔ ａ４ｔ ａｓ）
と示す８本の出力信号を得る。この（ａｏｌ ８１１
ａ２）の８本と（８２１ａ４ｔａ、、）の８本をさらに
ワードドライバ回路２０で処理し、６４本のワードの中
の１本のみをＨｉｇｈレベルとするワード信号ｖｘを発
生する。この様にし、てＡ０〜Ａ５の６本のアドレス入
力信号を処理し６４ワードの中の１本のみをＨｉｇｈ
、その他６３本のワードをＬｏｗレベルとする。この入
力バッファ・デコーダ回路に第８図に示す本発明の基本
実施例を適用している。すなわちＣ８信号をレベル変換
したて１．ＣＳ、信号で２個のｎＭＯＳトランジスタＱ
、、Ｑ２を制御し、電源回路Ａで発生した電圧■。ＩＩ
Ａ を入力バッファカレントスイッチの電流源に印加す
るか否かを制御する。
またこの図ではワイアドオア後の信号のエミッタフォロ
ワ電流源もスイッチ用ｎＭＯｓトランジスタＱ １′Ｉ
Ｑ２′ を用いてカレントスイッチ部と同様な方法で
電力制御を行なっている。６４個のワードドライバ回路
２０はｃ Ｍ ＯＳ、又はＢｉｃＭＯ８回路を用いて信
号の切換り時のみ電力を消費する構成が可能であるので
本発明を適用していない。
ワ電流源もスイッチ用ｎＭＯｓトランジスタＱ １′Ｉ
Ｑ２′ を用いてカレントスイッチ部と同様な方法で
電力制御を行なっている。６４個のワードドライバ回路
２０はｃ Ｍ ＯＳ、又はＢｉｃＭＯ８回路を用いて信
号の切換り時のみ電力を消費する構成が可能であるので
本発明を適用していない。
第１３図の回路は、待機時において（ａｎｔ ａｔ＋ａ
ｚ） Ｉ （ａａｔ ａ４１ ａｓ）で示した１６本
のバッファ出力ラインは全部Ｌｏｗレベルとなり６４本
のワード線信号は全部非選択状態のＬｏｗレベルになる
。従って全メモリセルは非選択の保持状態となりメモリ
セルアレーの情報保持に好都合である。
ｚ） Ｉ （ａａｔ ａ４１ ａｓ）で示した１６本
のバッファ出力ラインは全部Ｌｏｗレベルとなり６４本
のワード線信号は全部非選択状態のＬｏｗレベルになる
。従って全メモリセルは非選択の保持状態となりメモリ
セルアレーの情報保持に好都合である。
なお第１３図の回路では複数の定電流源回路に対し共通
のＭＯＳスイッチを用いて電流制御を行っているが、−
個の定電流源回路毎にＭＯＳスイッチを設ける構成でも
良い。この方式ではＭＯＳスイッチの個数が増えるが、
ＭＯＳスイッチに流れる電流が小さくなるので、そこで
の電位ドロップが小さくなり、電流設定精度がさらに向
上できる利点がある。
のＭＯＳスイッチを用いて電流制御を行っているが、−
個の定電流源回路毎にＭＯＳスイッチを設ける構成でも
良い。この方式ではＭＯＳスイッチの個数が増えるが、
ＭＯＳスイッチに流れる電流が小さくなるので、そこで
の電位ドロップが小さくなり、電流設定精度がさらに向
上できる利点がある。
第１４図はバイポーラメモリの続出電流源、およびディ
ジットドライバ電流源に本発明の第９図の基本実施例を
適用した応用実施例である。第１４図ではｎ行×ｍ列の
セルアレー２１とその直接周辺回路を示している。大容
量のバイポーラメモリを想定し、集中形の読出電流方式
を採用している。すなわちＹデコーダ信号Ｙ１〜Ｙ、の
中から１本の信号のみをＨｉｇｈレベルの選択状態とし
て、このディジットのみにＩ＊１１ ＩＲｏを流す方式
である。ＹＤＩ〜ＹＤｍと示したディジットドライバ回
路壁２２の各回路は第１５図に示す回路形式を採用して
いる。この回路は非選択の６３本のディジット線Ｄ□、
ＤｏをＨｉｇｈクランプするためのものである。そして
第１４図では集中電流源工、□ｌ ＩＮ。ｔ ＩＰの電
流制御に第９図のｐＭＯ８およびｎ Ｍ ＯＳ によ
るスイッチを適用している。
ジットドライバ電流源に本発明の第９図の基本実施例を
適用した応用実施例である。第１４図ではｎ行×ｍ列の
セルアレー２１とその直接周辺回路を示している。大容
量のバイポーラメモリを想定し、集中形の読出電流方式
を採用している。すなわちＹデコーダ信号Ｙ１〜Ｙ、の
中から１本の信号のみをＨｉｇｈレベルの選択状態とし
て、このディジットのみにＩ＊１１ ＩＲｏを流す方式
である。ＹＤＩ〜ＹＤｍと示したディジットドライバ回
路壁２２の各回路は第１５図に示す回路形式を採用して
いる。この回路は非選択の６３本のディジット線Ｄ□、
ＤｏをＨｉｇｈクランプするためのものである。そして
第１４図では集中電流源工、□ｌ ＩＮ。ｔ ＩＰの電
流制御に第９図のｐＭＯ８およびｎ Ｍ ＯＳ によ
るスイッチを適用している。
この電流制御回路の動作は前述したものと同様である。
なお第１４図では適用していないが、選択ワードのみに
集中して流す増加保持電流ΔＩＪＩＴの電流源にも本発
明を適用することができる。
集中して流す増加保持電流ΔＩＪＩＴの電流源にも本発
明を適用することができる。
ここで、第１４図において、２３はセンス回路、２４は
出力回路、２５は読出、書込制御回路２６゜２７は保持
電流源である。
出力回路、２５は読出、書込制御回路２６゜２７は保持
電流源である。
第１６図は第９図と本発明の基本実施例をバイポーラメ
モリのセンス回路および出力回路に適用した応用実施例
である。センス線Ｖａ１Ｔｖｏにはメモリセルの読出情
報に応じて、一方のみに該出力電流工、が流れる。
モリのセンス回路および出力回路に適用した応用実施例
である。センス線Ｖａ１Ｔｖｏにはメモリセルの読出情
報に応じて、一方のみに該出力電流工、が流れる。
前述のｐＭＯ８およびｎ Ｍ ＯＳによるスイッチによ
り第１６図中のセンス回路３０の５個の定電流源を制御
することができる。また出力回路３１は変形のシリーズ
ゲートを用いて３丁とＷＥ倍信号より待機時あるいは書
込み時にはＤＯ出力を強制的にＬｏｗレベルとする。こ
れによりＤｏ出力をＬＳＩの外部でワイアドオア接続す
ることができる。なお待機機にＤｏ出力をＬｏｗレベル
とするため、出力回路には電流を常時流しておく必要が
ある。
り第１６図中のセンス回路３０の５個の定電流源を制御
することができる。また出力回路３１は変形のシリーズ
ゲートを用いて３丁とＷＥ倍信号より待機時あるいは書
込み時にはＤＯ出力を強制的にＬｏｗレベルとする。こ
れによりＤｏ出力をＬＳＩの外部でワイアドオア接続す
ることができる。なお待機機にＤｏ出力をＬｏｗレベル
とするため、出力回路には電流を常時流しておく必要が
ある。
なおここでは本発明をメモリＬＳＩに適用した実施例を
述べてきたが、他の種類のＬＳＩにも同様に適用するこ
とができる。また実施例では省略したが、ＬＳＩの定電
流源には第３図に示す様にバイポーラトランジスタとエ
ミッタ抵抗とで構成する他に、抵抗を用いない定電流源
や、ＭＯＳトランジスタを用いた定電流源がある。しか
し、いずれにしてもバイポーラトランジスタのベースや
ＭＯＳトランジスタのゲートに■。６を印加するか否か
を制御することにより電流制御を行なうことができる。
述べてきたが、他の種類のＬＳＩにも同様に適用するこ
とができる。また実施例では省略したが、ＬＳＩの定電
流源には第３図に示す様にバイポーラトランジスタとエ
ミッタ抵抗とで構成する他に、抵抗を用いない定電流源
や、ＭＯＳトランジスタを用いた定電流源がある。しか
し、いずれにしてもバイポーラトランジスタのベースや
ＭＯＳトランジスタのゲートに■。６を印加するか否か
を制御することにより電流制御を行なうことができる。
以上に述べた様に本発明によればメモリＬＳＩや論理Ｌ
ＳＩの定電流源を機能に応じてパワーオフすることがで
きる。□さらにＭＯＳスイッチによりオン、オフするの
で、Ｖ ｃ ａの電源回路は従来の電流制御を行なわな
い時と同じ回路で構成でき、さらにオン・オフ時にオー
バーシュートやリンギングを生じることはなく、安定か
つ高速に行なうことができる。この効果として動作時の
消費電力がＩＷ程度のバイポーラメモリでは、待機時の
消費電力を約３００ｍＷ程度に低減できる。またＢｉｃ
ＭＯ８回路を用いたＥＣＬ入・出力コンパチブルのメモ
リＬＳＩでは、動作時の消費電力が５００ｍＷに対して
、待機時１５０ｍＷであったものを本発明を用いて５０
ｍＷ程度に低減できる。
ＳＩの定電流源を機能に応じてパワーオフすることがで
きる。□さらにＭＯＳスイッチによりオン、オフするの
で、Ｖ ｃ ａの電源回路は従来の電流制御を行なわな
い時と同じ回路で構成でき、さらにオン・オフ時にオー
バーシュートやリンギングを生じることはなく、安定か
つ高速に行なうことができる。この効果として動作時の
消費電力がＩＷ程度のバイポーラメモリでは、待機時の
消費電力を約３００ｍＷ程度に低減できる。またＢｉｃ
ＭＯ８回路を用いたＥＣＬ入・出力コンパチブルのメモ
リＬＳＩでは、動作時の消費電力が５００ｍＷに対して
、待機時１５０ｍＷであったものを本発明を用いて５０
ｍＷ程度に低減できる。
しかしチップセレクト信号の入力回路での遅れ時間等か
らアクセス時間は約２ｎＳ増加する。
らアクセス時間は約２ｎＳ増加する。
第１図はメモリＬＳＩのブロック図、第２図は論理ＬＳ
Ｉのブロック分割図、第３図はバイポーラ形の基本カレ
ントスイッチ回路、第４図はパルス電流源制御方式の概
念図、第５図、第６図は本発明の電流制御の原理的構成
を示す概念図、第７図、第８図、第９図は本発明の基本
的実施例を示す回路図、第１０図、第１１図はチップセ
レクト入力信号のレベル変換回路とその波形例、第１２
図は本発明を基本カレントスイッチ回路に適用した実施
例を示す回路図、第１３図はＢｉｃＭＯＳメモリのアド
レス人力バッファ・デコーダ回路に本発明を適用した実
施例、第１４図はバイポーラメモリのメモリセル周辺に
本発明を適用した実施例、第１５図は第１４図中のディ
ジットドライバ回路の回路図、第１６図はバイポーラメ
モリのセンス回路、出力回路に本発明を適用した実施例
である。Ｖａａ・・・定電流源制御電圧、ＣＳ−・・チ
ップセレクト入力信号、ＣＳ、、で１へ−・・・ＭＯＳ
スイッチをオン、オフするための制御信号。 ′ＶＪｔ 口 第 Ｚ 図 第 ３ 図 〆ＥＥ 菜 、！ｌｉ 図 第 ５ 目 茶 乙 図 箭 ７ 口 冨 ８ 口 第 １０ 図 な 篤 １１ 図 第 ＩＺ 図 ￥３１３図 ｃ５゜ 篤 １４ 図 ”ｆ３ ｔ５ 図 第 ／Ｊ 図
Ｉのブロック分割図、第３図はバイポーラ形の基本カレ
ントスイッチ回路、第４図はパルス電流源制御方式の概
念図、第５図、第６図は本発明の電流制御の原理的構成
を示す概念図、第７図、第８図、第９図は本発明の基本
的実施例を示す回路図、第１０図、第１１図はチップセ
レクト入力信号のレベル変換回路とその波形例、第１２
図は本発明を基本カレントスイッチ回路に適用した実施
例を示す回路図、第１３図はＢｉｃＭＯＳメモリのアド
レス人力バッファ・デコーダ回路に本発明を適用した実
施例、第１４図はバイポーラメモリのメモリセル周辺に
本発明を適用した実施例、第１５図は第１４図中のディ
ジットドライバ回路の回路図、第１６図はバイポーラメ
モリのセンス回路、出力回路に本発明を適用した実施例
である。Ｖａａ・・・定電流源制御電圧、ＣＳ−・・チ
ップセレクト入力信号、ＣＳ、、で１へ−・・・ＭＯＳ
スイッチをオン、オフするための制御信号。 ′ＶＪｔ 口 第 Ｚ 図 第 ３ 図 〆ＥＥ 菜 、！ｌｉ 図 第 ５ 目 茶 乙 図 箭 ７ 口 冨 ８ 口 第 １０ 図 な 篤 １１ 図 第 ＩＺ 図 ￥３１３図 ｃ５゜ 篤 １４ 図 ”ｆ３ ｔ５ 図 第 ／Ｊ 図
Claims (1)
- 【特許請求の範囲】 １、バイポーラトランジスタあるいはＭＯＳトランジス
タを用いて構成する電流源回路と、該トランジスタとベ
ースまたはゲートに印加する基準電圧を発生する電圧源
回路とを有する電流制御回路において、更に該電圧源回
路と該トランジスタの該ベースまたはゲートとの間に第
１のＭＯＳトランジスタを設け、該第１のＭＯＳトラン
ジスタのゲートを制御し、該第１のＭＯＳトランジスタ
をオン、オフさせることにより、該電流源回路の電流を
各々オン、オフさせることを特徴とする電流制御回路。 ２、第１項に従い、更にトランジスタのベースまたはゲ
ートと、低電位電源あるいはこれに近いレベルの電源と
の間に第２のＭＯＳトランジスタを設け、第１のＭＯＳ
トランジスタおよび第２のＭＯＳトランジスタを各々オ
ン、オフまたはオフ、オンとすることにより、電流源回
路の電流をオン、オフすることを特徴とする特許請求の
範囲第１項記載の電流制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59152865A JPH0763142B2 (ja) | 1984-07-25 | 1984-07-25 | 電流制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59152865A JPH0763142B2 (ja) | 1984-07-25 | 1984-07-25 | 電流制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6132125A true JPS6132125A (ja) | 1986-02-14 |
| JPH0763142B2 JPH0763142B2 (ja) | 1995-07-05 |
Family
ID=15549806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59152865A Expired - Lifetime JPH0763142B2 (ja) | 1984-07-25 | 1984-07-25 | 電流制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0763142B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0250728U (ja) * | 1988-09-28 | 1990-04-10 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5323526A (en) * | 1976-08-17 | 1978-03-04 | Fujitsu Ltd | Electronic circuit |
| JPS57166726A (en) * | 1981-04-06 | 1982-10-14 | Nec Corp | Output circuit for boosted signal |
-
1984
- 1984-07-25 JP JP59152865A patent/JPH0763142B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5323526A (en) * | 1976-08-17 | 1978-03-04 | Fujitsu Ltd | Electronic circuit |
| JPS57166726A (en) * | 1981-04-06 | 1982-10-14 | Nec Corp | Output circuit for boosted signal |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0250728U (ja) * | 1988-09-28 | 1990-04-10 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0763142B2 (ja) | 1995-07-05 |
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