JPS63272119A

JPS63272119A - 半導体集積回路装置

Info

Publication number: JPS63272119A
Application number: JP62104688A
Authority: JP
Inventors: Makoto Suzuki; 誠鈴木; Hisayuki Higuchi; 樋口　久幸
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-04-30
Filing date: 1987-04-30
Publication date: 1988-11-09
Anticipated expiration: 2014-06-07
Also published as: JP2901973B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体集積回路装置に係り、特に入力バッファ
回路、内部論理回路及びレベル変換回路を含む半導体集
積回路装置に好適な回路技術に関する。

〔従来の技術〕

従来の装置は、例えば、アイ・ニス・ニス・シー・シー
　ダイジェスト　オブ　テクニカル　ペーパーズ、　（
１９８６年）第２１２頁から第２１３頁（ｌ５ＳＣＣＤ
ＩＧＥＳＴ　ＯＦ　ＴＥＣＩＩＮＩＣＡＬ　ＰＡＰＥＲ
５，（１９８６）　ｐｐ２１２−２１３）に記載のよう
に入力信号レベルの内部論理回路の信号レベルへの変換
は入カバソファ回路で行なわれていた。また上記レベル
変換を入力バッファ回路以外で行なう回路としては、例
えば、特開昭６０−２３３９３０号に記載のようにＣＭ
ＯＳインバータ回路の例がある。

〔発明が解決しようとする問題点〕

上記従来技術は、前者のレベル変換回路では２つの相補
な入力信号を必要とするため、１つの信号を単独でレベ
ル変換することができず、集積回路装置内で使用できる
位置が限定されるという問題があった。

また後者のレベル変換回路は、１つの信号を単独でレベ
ル変換することができるので、上記の点は問題ないが、
上記信号の振幅に電源電圧依存性を持たせる必要があり
、そのため使用できる位置が限定されるという問題があ
った。

またＭＯＳＦＥＴだけで構成されているため、負荷駆動
能力が小さく高速に動作できないという問題があった。

本発明の目的は、従来、レベル変換後の大振幅の信号に
よって動作していた論理回路を、高速なバイポーラ論理
回路で置き換え、その出力信号を高速でレベル変換する
ことにより、高速な半導体集積回路装置を実現すること
にある。

〔問題点を解決するための手段〕

上記目的は、入力バッファ回路の出力信号を受けるバイ
ポーラ系の論理回路と、該論理回路の出力信号を同相で
レベルシフトした後にレベル変換するＭＯＳＦＥＴとバ
イポーラ・トランジスタとからなるレベル変換回路とを
備えることによって達成される。

上記のレベル変換回路は、例えば、単一の入力信号をＭ
ＯＳＦＥＴのソース電極に印加し、これによりＭＯＳＦ
ＥＴに流れる電流を作ることによって上記入力信号を同
相で高速にレベルシフトした信号を作り、上記入力信号
とレベルシフト信号とを６ＭＯ８構成のＭＯＳＦＥＴの
ゲート入力信号とすることによってレベル変換し、この
レベル変換した信号で負荷駆動用のバイポーラ・トラン
ジスタを動作させるように構成した単一入力信号の高速
なレベル変換回路である。

〔作用〕

本発明によるレベル変換回路では、入力信号をＭＯＳＦ
ＥＴのソース電極に印加し、これにより上記ＭＯ５ＦＥ
Ｔを流れる電流を変化させ、この電流を検出し、上記信
号と同相のレベルシフトされた信号を作り、これら同相
の２信号をＣＭＯＳのＭＯＳＦＥＴのゲート入力信号と
し、レベル変換をするよう動作する。

また上記ゲート入力信号によって駆動される６ＭＯ８構
成のＭＯＳＦＥＴにより、さらにバイポーラ・トランジ
スタを駆動し、このバイポーラ・トランジスタが負荷を
駆動するように動作する。

これによって単一の信号を高速にレベル変換することが
でき、また負荷を高速に駆動することができるようにな
るので、バイポーラ系の入力信号を受ける入力バッファ
回路とＭＯＳ系の信号を扱う内部回路とが形成された半
導体集積回路内の任意の位置で高速なレベル変換を行な
うことが可能となる。

さらにこれにより、上記入力バッファと内部回路の間に
高速なバイポーラ系の信号を扱う論理回路を設けること
が可能となる。

〔実施例〕

以下、本発明の一実施例を第１図〜第３図により説明す
る。

第１図は、本発明になる入力バッファ回路、バイポーラ
論理回路、レベル変換回路から成る半導体集積回路装置
の一実施例として２ビツトのデコーダ回路を示したもの
である。この回路図にそって本発明の半導体集積回路装
置の構成、動作を説明する。

第１図において、回路２００は入力バッファ回路、回路
２０１は回路２００と同一の入力バッファ回路、回路２
０２はワイヤード論理和回路１回路２０３はレベル変換
回路１回路２０４〜２０６は回路２０３と同一のレベル
変換回路、端子１，２は入力端子、端子３〜７は基準電
圧印加端子、端子８〜１４は電源端子、端子１５〜２２
は内部信号端子、端子２３〜２６は上記回路ブロックの
出力端子、素子１００〜１０５はｎｐｎバイポーラ・ト
ランジスタ（以下、ｎｐｎトランジスタと略す）、素子
１０６〜１０９はマルチエミッタ型のｎｐｎバイポーラ
・トランジスタ（以下、ｎｐｎトランジスタと略す）、
素子１１０〜１１２は抵抗、素子１１３〜１２１はＮチ
ャネル型ＭＯ８ＦＥＴ　（以下ＮＭｏ５と略す）、素子
１２２，１２３ハＰチャネル型ＭＯ８ＦＥＴ　（以下Ｐ
ＭＯ３と略す）を示している。

次に、第２図は従来の半導体集積回路装置の回路ブロッ
ク構成（第２図（ａ））と１本発明になる半導体集積回
路装置の回路ブロック構成（第２図（ｂ））の違いを示
したものである。

従来の装置、例えばアイ・ニス・ニス・シー・シー　ダ
イジェスト　オブ　テクニカル　ペーパーズ、　　（１
９８６年）第２１２頁から第２１３頁（ＩＳＳＣＣＤＩ
ＧＥＳＴ　ＯＦ　ＴＥＣＩＩＮＩＣＡＬ　ＰＡＰＥＲ３
，（１９８６）　ｐｐ２１２−２１３）において論じら
れている高速なレベル変換回路では、相補な２つの入力
信号が必要であるため、第２図（ａ）に示すように、Ｍ
Ｏ８系内部回路の信号に適した信号レベルへの変換は、
上記相補信号が存在する入力バッファ出力の段階で行な
われていた。

これに対し本発明になる装置では、例えば第１図の実施
例におけるレベル変換回路２０３により相補信号を用い
ず単一の入力信号１９を高速にレベル変換することが可
能となるので、第２図（ｂ）に示すように高速なバイポ
ーラ系の論理回路を組み込むことができる。これにより
、従来ＭＯＳ系の内部回路で構成されていた回路機能ブ
ロックを高速なバイポーラ系の回路で置き換えることが
可能となる。

次に第１図に示した２ビツト・デコーダ回路の動作を説
明する。

第１図において、回路２００．２０１は入力バッファ回
路であり、端子１あるいは２に入力されるＥＣＬ　（Ｅ
ｍｉｔｔｅｒ　Ｃｏｕｐｌｅｄ　Ｌｏｇｉｃ）レベルの
入力信号を検出、増幅し、それぞれ端子１５．１６ある
いは１７゜】８に相補な２信号を出力する。

また、ｎｐｎトランジスタ１００及びＮＭＯＳ１１３に
より構成される回路は、素子１０１〜１０３及び１１０
〜１１２で構成される電流切換型回路に適した信号レベ
ルに入力信号をレベルシフトする回路である。

すなわち、ＮＭＯＳ１１３のゲート端子３に適切な基準
電圧を印加してＮＭＯＳ１１３を飽和領域で動作させる
ことにより、はぼ一定のバイアス電流を供給することが
できる。

もちろん通常のｎｐｎトランジスタ、抵抗による定電流
回路構成としても良いが、上記の方が回路構成が簡単で
あり、低電源電圧動作が可能である。

また、電流切換型回路の出力振幅の設定によっては、ｎ
ｐｎトランジスタ１０１．１０２が飽和するのを防ぐた
め、ｎｐｎトランジスタ１００のエミッタとＮＭＯＳ１
１３のドレイン間にダイオードあるいは抵抗と容量素子
を挿入し、さらにレベル・シフトすることも可能である
。

次に、電流切換型回路は、端子５の電位をｎｐｎトラン
ジスタ１０１のベース信号の高、低レベルの間に割付け
ることにより、その出力端子１５．１６にそれぞれ入力
信号の否定、肯定信号を出力するよう動作する。

また、ｎｐｎトランジスタ１０３．抵抗１１２による回
路は定電流源回路であり、電流値の精度を必要としない
場合には、前述と同様にＮＭＯ８だけで構成しても良い
。

上記の電流切換型回路の出力信号振幅は後段のレベル変
換回路の入力信号振幅を考えると大きい程良いが、大き
くし過ぎると電流切換型回路部での遅延時間が増大する
。またｎｐｎ）−ランジスタ１０１及び１０２が飽和し
ないように設計しなければならない。実験からは上記出
力信号としては約１．４■が最適であった。

次に、回路２０２はワイヤード論理和回路であり、その
出力端子（端子１９．２０．２１．２２）に接続された
マルチエミッタ型のｎｐｎトランジスタのベース電位が
一つでも高レベルであると出力端子に高レベルを出力し
、上記ベース電位がすべて低レベルの場合は出力端子に
低レベルを出力する。

従って第１図のように入力バッファ回路の背定、否定信
号を入力とし、同図のように結線することにより、端子
１９〜２２には端子１，２の入力信号に対するデコード
信号（低レベル選択）が出力される。例えば端子１，２
とも低レベルの場合には、端子１５．１７は高レベル、
端子１６．１８は低レベルとなり、従って端子１９〜２
１は高レベル、端子２２が低レベルとなり選択される。

また、　ＮＭＯ８１１４〜１１７は、Ｎ　Ｍ　ＯＳ　１
１３ト同様にエミッタ・フォロワ回路にバイアス電流を
供給するためのものである。

なお、マルチエミッタ型のｎｐｎトランジスタ１０６〜
１０９は、シングルエミッタ型のｎｐｎトランジスタの
ベースとコレクタを共通にして構成してもよいことは言
うまでもない。

次に１回路２０３〜２０６は、上記デコードされた信号
を次段のＭＯＳ系の内部回路に適したレベルの信号にレ
ベル変換する回路である。

上記の回路において、例えば、入力バッファ回路２００
の出力振幅を１．４ｖ、エミッタ・フォロワ回路のレベ
ルシフト量を０．８Ｖとすると、入力端子１９には高レ
ベル−〇、８Ｖ、低レベル−２，２ｖの信号が入力され
る。Ｐ　Ｍ　ＯＳ　１２２のソース端子に上記信号を印
加し、そのゲート端子６に適切な基準電圧を印加するこ
とによりソース電位が高レベルのとき導通、低レベルの
とき非導通あるいはわずかに導通とすることができる。

上記のごとき、端子６に印加する基準電圧発生回路の一
実施例を第３図に示す。

第３図において、端子２６〜２８は電源端子であり、ｎ
ｐｎトランジスタ１２４〜１２６、抵抗１２７．１２８
．　ＮＭＯ８１２９による回路は、第１図におけるｎｐ
ｎトランジスタ１０２．１０３．１０６．抵抗１１１．
１１２．　ＮＭＯ８１１４を模擬した回路であり、第１
図と同一素子定数として基準電圧印加端子２３〜２５に
それぞれ端子４，５．７と同一電圧を印加することによ
り、ＰＭＯ３１３１のソース電位は第１図の端子１９の
低レベルと同一の電位となる。従ってＰＭＯ３１２２と
１３１とで基板バイアス効果は同一となる。ＮＭ　ＯＳ
　１３０はＰ　Ｍ　ＯＳ　１３１にわずかなバイアス電
流（例えば数１０μＡ）を供給し、従ってＰＭＯ３１３
１はわずかに導通し、ゲート端子２９の電位はその閾電
圧よりわずかに大きな値となる。

このＰ　Ｍ　ＯＳ　１３１と第１図のＰＭＯ８Ｌ２２を
飽和領域で動作させることにより、端子１９が低レベル
のときには、ＰＭＯ８１３１に流れる電流にＰＭ○Ｓ　
１３１と１２２のゲート幅比を乗じた値にほぼ等しい電
流がＰＭＯＳ１２２に流れる。これに対して端子１９が
高レベルのときには、ＰＭＯ８１２２のゲート・ソース
間電圧は上記に比べてその信号振幅だけ上昇し、ＰＭＯ
８１２２は大きく導通する。さらに、上記ＰＭＯ３１２
２を流れる電流に応じて、ＮＭＯ８１１８のゲート電圧
は、端子１９の入力電圧が低レベルのときはほぼその閾
電圧、高レベルのときはＮＭＯ８１１９，１２０を導通
させるのに充分大きな高レベルとすることができる。

一方、端子１９のレベル変換回路入力電圧をＰＭ０３１
２３のゲート端子に印加することにより、ＰＭＯ８１２
３は端子１９の電位が低レベルのときは導通、高レベル
のときは非導通あるいはわずかに導通となる。

以上の動作により、端子１９に印加される被レベル変換
電圧は、ＰＭＯ５１２３及びＮＭＯ３ｌ１９で構成され
るＣＭＯＳインバータ回路のそれぞれのＭＯＳＦＥＴの
入力信号に適した同相の２信号となり、上記ＣＭＯＳイ
ンバータ回路は相補動作を行ない、その出力端子である
ドレイン端子にはレベル変換されたほぼ電源電圧振幅の
信号が得られる。

もちろん上記信号によって次段のＭＯ８系内部回路を駆
動してもよいが、第１図の実施例ではｎｐｎトランジス
タ１０４．１０５、ＮＭＯ８１２０，１２１から成る回
路を付加して大きな負荷駆動能力を得ている。すなわち
端子１９の電位が低レベルのときには、Ｐ　Ｍ　ＯＳ　
１２３のドレイン電流をｎｐｎトランジスタ１０４で増
幅して負荷を駆動し、高レベルのときにはＮ　Ｍ　ＯＳ
　１２０のドレイン電流をｎｐｒ１トランジスタ１０５
で増幅して負荷を駆動している。

またｎｐｎトランジスタ１０４．１０５は相補動作をす
るので、これを流れる定常電流はなく、出力端子２３に
は通常のバイポーラ−ＣＭＯ３論理回路の出力と同様な
ＭＯＳ系の内部回路に適したレベル変換信号を高速に得
ることができる。

なお、第１図の実施例では、エミッタ・フォロワ回路の
バイアス電流源としてＮＭＯ３１１４〜１１７を設けた
が、ＮＭＯ３１１８を流れる電流をバイアス電流源とし
て流用し、ＮＭＯ５１１４〜１１７がない構成としても
構わない。

以上のように本実施例の半導体集積回路装置では、レベ
ル変換回路２０３〜２０６により高速に単一の信号をレ
ベル変換することが可能なため、従来はレベル変換後に
ＭＯＳ系の論理回路でデコードしていた構成に対し、レ
ベル変換前に高速なワイヤード論理和回路で論理をとる
構成が可能となり、高速なデコーダ回路を構成すること
ができる。

なお、第１図の実施例では、２ビツトのデコーダ回路を
示したが、２ビツト以上のデコーダ回路も同様であるこ
とは言うまでもない。またワイヤード論理和回路はデコ
ーダ回路として結線した実施例を示したが、他の結線も
もちろん可能である。

実験では、回路２０３のレベル変換回路は、従来の相補
な２４８号を入力とするレベル変換回路と同一の消費電
力で、はぼ同一の速度でレベル変換を行なうことができ
た。

またワイヤード論理和回路の速度は、従来の大振幅の信
号で動作する論理回路の速度に比べて充分速かった。

従って本実施例のデコーダ回路は、従来の２信号を入力
とするレベル変換回路と大振幅の信号で動作する論理回
路で構成されるデコーダ回路に比較して、同一の消費電
力で、上記デコード回路のデコード時間分だけ高速に動
作することが出来る。

次に、第４図は本発明になる半導体集積回路装置を構成
するレベル変換回路の他の実施例を示したものである。

第４図において、端子３０は被レベル変換信号入力端子
、端子３１．３２は基準電圧印加端子、端子３３〜３７
は電源端子、端子３８はレベル変換信号出力端子、素子
１３２．１３３はｎｐｎ）ランジスタ、素子１３４〜１
３８はＮＭＯ８，素子１３９．１４０はＰＭＯ８である
。

本実施例のレベル変換回路では、第１図の実施例のレベ
ル変換回路２０３におけるＰＭＯ８１２２，ＮＭ　ＯＳ
　１１８によるレベルシフト回路を２つ設けている。こ
の２つのレベルシフト回路とは、ＰＭＯ８１４０及びＮ
ＭＯ８１３４の回路と、ＰＭＯ８１４１及びＮＭＯ８１
３６の回路であり、これらの回路によってＮＭＯ８１３
５と１３７を別口路で駆動している点に特徴がある。

上記のレベルシフト回路及び素子１３２．１３３゜１３
５、１３７．１３８．１３９の動作自体は、第１図の実
施例におけるレベル変換回路２００の対応する回路及び
素子と同様であるので動作の説明は省略する。

第４図の実施例において、上記ＰＭＯ５とＮＭＯ８で構
成されるレベルシフト回路は、ＮＭＯ５１３５あるいは
１３７を個別に駆動するように構成されている。

一方のＮＭＯ８１３５には上記レベルシフト回路の出力
電圧がゲート・ソース間電圧として印加されるが、他方
のＮＭＯ８１３７の方は、ＮＭＯ８１３７を駆動して更
にｎｐｎトランジスタ１３３を駆動すると、ＮＭＯ８１
３７のゲート・ソース間にはレベルシフト回路の出力電
圧からｎｐｎ）−ランジスタのベース・エミッタ間閾電
圧（例えば０．８Ｖ）分だけ小さな電圧しか印加されな
い。従って場合によっては、第４図［こ示すごとくレベ
ルシフト回路を個別に設け、その出力振幅を個別に設定
し、レベル変換回路の速度性能を最適にすることが必要
である。

次に、第５図は本発明になる半導体集積回路装置を構成
するレベル変換回路の他のもう一つの実施例を示したも
のである。

第５図において、端子３９は被レベル変換信号入力端子
、端子４０は基準電圧印加端子、端子４１〜４５は電源
端子、端子４６はレベル変換信号出力端子、素子１４２
．１４３はｎｐｎトランジスタ、素子１４４〜１４８は
ＮＭＯ５，素子１４９〜１５１はＰＭＯ８である。

本実施例のレベル変換回路では、第１図の実施例のレベ
ル変換回路２０３と同様に、ＰＭＯ８１５０゜ＮＭＯ８
１４５で構成されるインバータ回路出力としてレベル変
換信号を得た後に、この信号をバイポーラとＣＭＯＳで
構成されるＢ、ＣＭＯＳインバータ回路に印加し、負荷
を駆動している点に特徴がある。

本実施例において、素子１４４．１４５．１４９．１５
０で構成されるレベル変換部の動作は、第１図の実施例
の素子１１８．１１９．１２２．１２３で構成されるレ
ベル変換部の動作と同じである。

第１図の実施例では、上記レベル変換部の出力を直接ｎ
ｐｎトランジスタ１０４のベースに入力し、かつレベル
シフト部の出力すなわちＮＭＯ８１１８のドレイン電圧
をＮＭＯ８１２０に直接入力して負荷を駆動している。

従って回路段数が少ない点からは、第１図の実施例のレ
ベル変換回路の方が第５図の実施例の回路よりも高速で
ある。しかし負荷容量によっては、大容量を駆動するた
めにＰＭＯＳ　１５１及びＮＭＯ８１４７あるいは第１
図の実施例（７）ＰＭＯ３１２３及びＮＭＯ８１２０（
７）ゲート幅を大きく設定する必要がある。このような
場合には、第１図の実施例ではレベルシフト部及びレベ
ル変換部での遅延が過度に増大し、全体としての速度は
第５図の実施例の回路の方が高速である場合がある。従
って上記の面で第５図の実施例の回路の方が回路設計に
対して自由度が大きいという利点がある。

また第１図の実施例におけるレベル変換回路はインバー
タ回路として機能するのに対し、第５図のレベル変換回
路はノンインバータ回路として機能する。従って、例え
ば第１図の実施例のレベル変換回路を第５図の回路に置
き換えることにより、低レベル選択の回路を構成できる
という利点があり、それによって論理設計の自由度が増
すという効果がある。

次に、第６図は本発明になる半導体集積回路装置を構成
するレベル変換回路の他のもう一つの実施例を示したも
のである。

第６図において、端子４７は被レベル変換信号入力端子
、端子４８は基準電圧印加端子、端子４９〜５２は電源
端子、端子５３はレベル変換信号出力端子。

素子１５２．１５３はｎｐｎトランジスタ、素子１５５
〜１５８はＮＭＯＳ　、素子１５９．１６０はＰＭＯ８
である。

本実施例のレベル変換回路では、ＰＭＯ８１６０、ＮＭ
Ｏ３１５６で構成されるレベルシフト部において、ＮＭ
Ｏ８１５６のゲート端子を基準電圧端子ではなくＰＭＯ
８１５９，ＮＭＯ８１５５で構成される別のレベルシフ
ト部の出力に接続し、入力端子４７の電位が高レベルの
ときに非導通となるようにしている点に特徴がある。

本実施例において、素子１５３．１５４．１５７．１５
８より成るバッファ部分の動作は第１図の実施例におけ
るレベル変換回路２０３と同じであるので説明は省略す
る。

本実施例のＰ　Ｍ　ＯＳ　１５９及びＮＭＯ８１５５よ
り成るレベルシフト部は以下のように動作し、第１図の
実施例のＰＭＯ８１２２，ＮＭＯ８１１８から成るレベ
ルシフト部と同様なＮＭＯ８の入力信号に適した信号を
作り出す。

すなわち、ＰＭＯ８１５９は、入力端子４７の電位が低
レベルのときに導通し、また高レベルのときにはわずか
に導通し、そのドレイン端子にはそれぞれ高レベル、或
いはほぼＮＭＯ８の閾電圧の低レベルが出力される。こ
れに対しＰＭＯ８１６０゜ＮＭＯ８１５６から成るレベ
ルシフト部は、第１図の実施例のＰＭＯ８１２２，ＮＭ
Ｏ８１１８より成るレベルシフト部と同様な動作をし、
ＰＭＯ３１６０は入力端子４７の電位が低レベルのとき
ねずかに導通し、また高レベルのとき導通し、そのドレ
イン端子にはそれぞれ低レベル及び高レベルが出方され
る。

第１図の実施例と異なるのは、第１図においてはＮＭＯ
８１１８のゲート端子をそのドレイン端子に接続してい
るのに対し、第６図の実施例ではＮＭ　ＯＳ　１５６の
ゲート端子を前述のレベルシフト部出力、すなわちＰＭ
Ｏ８１５９のドレイン端子に接続している点にある。従
ってＮＭＯ８１５６はＰＭＯＳ　１６０が導通であると
きにもわずかに導通するだけである。

上記の構成により、第１図の実施例のレベル変換回路で
は、入力電圧が低レベルのときに低消費電力であるのに
対し、第６図の実施例のレベル変換回路では、高レベル
入力に対し低消費電力である点に特徴がある。

次に、第７図は本発明になる半導体集積回路装置を構成
するレベル変換回路の他のもう一つの実施例を示したも
のである。

第７図において、端子５４は被レベル変換信号入力端子
、端子５５は基準電圧印加端子、端子５６〜５９は電源
端子、端子６０はレベル変換信号出力端子、素子１６１
．１６２はｎｐｎトランジスタ、素子１６３〜１６６は
ＮＭＯＳ、素子１６７、１６８は２ＭＯ８である。

本実施例のレベル変換回路では、ＰＭＯ８１６７゜ＮＭ
ＯＳ１６３から成るレベルシフト部及びＰＭＯ３１６８
，ＮＭＯＳ１６４から成るレベルシフト部は、それぞれ
第６図の実施例におけるＰＭＯ３１６０゜ＮＭＯＳ１５
６から成るレベルシフト部及びＰＭＯ３１５９，ＮＭＯ
Ｓ１５５から成るレベルシフト部と同様な動作をする。

また、素子１６１．１６２．１６５．１６６から成る出
力バッファ部も第６図の実施例の素子１５３、１５４．
１５７．１５８から成る出力バッファ部と同様に動作す
るので、その説明は省略する。

本実施例のレベル変換回路では、上記２つのレベルシフ
ト部の駆動する素子を第６図の実施例の場合の逆にして
おり、従ってノンインバータ回路として機能し、かつ、
入力電圧が高レベルのときに低消費電力である点に特徴
がある。

次に、第８図は本発明になる半導体集積回路装置を構成
するレベル変換回路の他のもう一つの実施例を示したも
のである。

第８図において、端子６１は被レベル変換信号入力端子
、端子６２．６３は基準電圧印加端子、端子６４〜６８
は電源端子、端子６９はレベル変換信号出力端子、素子
１６９．１７０はｎｐｎトランジスタ、素子１７１−１
７５はＮＭＯＳ、素子１７６〜１７８は２ＭＯ８である
。

本実施例のレベル変換回路では、素子１７２．１７３゜
１７７、１７８から成るレベル変換部及び素子１６９〜
１７１゜１７４〜１７６から成る出力バッファ回路部の
うち、ＰＭ　ＯＳ　１７６を除いた素子は、それぞれ第
５図の実施例の素子１４４．１４５．１４９．１５０か
ら成るレベル変換部及び出力バッファ回路部のうち素子
１４２．１４３゜１４６〜１４８．１５１と同様な動作
をするので、その説明は省略する。

本実施例のレベル変換回路では、ｎｐｎトランジスタ１
６９を駆動するＰ　Ｍ　ＯＳ　１７６に入力する信号を
第５図のようにレベル変換部出力からとるのではなく、
入力端子６１からとっている点に特徴がある。このＰ　
Ｍ　ＯＳ　１７６は、第５図の実施例のＰＭＯＳ　１５
１と同様に、入力信号が低レベルのときわずかに導通し
、高レベルのとき導通してｎｐｎトランジスタ１６９を
駆動するよう動作する。

上記のように構成したことにより、ｎｐｎトランジスタ
１６９を駆動するパスが短いため、本実施例のレベル変
換回路は高速で動作するという利点がある。

次に、第９図は本発明になる半導体集積回路装置を構成
するレベル変換回路の他のもう一つの実施例を示したも
のである。

第９図において、端子７０は被レベル変換信号入力端子
、端子７１は基準電圧印加端子、端子７２〜７６は電源
端子、端子７７はレベル変換信号出力端子、素子１７９
．１８０はｎｐｎトランジスタ、素子１８１〜１８５は
ＮＭＯＳ、素子１８６〜１８８はＰＭＯ３である。

本実施例のレベル変換回路では、素子１８２．１８３゜
１８７、１８８から成るレベルシフト部及び出力バッフ
ァ回路部のうち、素子１７９．１８０．１８４．１８５
はそれぞれ第６図の実施例の素子１５５．１５６．１５
９．１６０から成るレベルシフト部及び出力バッファ回
路部のうちの素子１５３．１５４．１５７．１５８と同
様な動作をするので、その説明は省略する。

本実施例のレベル変換回路では、ｎｐｎトランジスタ１
７９を駆動するＰ　Ｍ　ＯＳ　１８６の入力信号は入力
端子７０からとっており、第６図の実施例と同じである
が、ＮＭＯＳ１７１のゲート入力をレベルシフト部の出
力からとっている点に特徴がある。

すなわち、第６図の実施例ではＰＭＯ３１５９が導通の
ときＮＭＯＳ１５５も導通するが、本実施例ではＰＭＯ
８１８６が導通のときにはＮＭＯ３１８１はわずかに導
通するだけである。従って高レベル出力のときにはｎｐ
ｎｌ−ランジスタ１７９のベース電位は接地電位近くま
で上昇し、それによって端子７７の出力高レベルを第６
図の実施例のそれよりも高くすることができるという利
点がある。

以上、第１図及び第４〜９図で本発明になる半導体集積
回路装置を構成するレベル変換回路の各種の実施例を説
明したが、レベル変換回路の構成は上記のものに限られ
たものではない。

例えば、バッファ回路部のｎｐｎトランジスタをｌ！ｉ
Ｍ動するＮＭＯ８（例えば第９図のＮＭＯ８１８４）は
、そのゲート端子を出力端子（端子７７）に、ソース端
子を入力端子（ＮＭＯ８１８３のドレイン端子）に、ド
レイン端子を駆動するｎｐｎトランジスタ（ｎ　ｐ　ｎ
　トランジスタ１８０）のベース端子に接続する構成も
可能である。また、ベース電荷引き抜き用のＮＭＯＳ　
（例えば第９図のＮＭＯ５１８１あるいは１８５）を抵
抗に置き換える構成も可能である。また、ｎｐｎトラン
ジスタと０Ｍ０３回路で構成される実施例の出力回路構
成では、出力振幅は電源電圧よりも小さな値となるが、
必要があれば出力端子と電源端子の間にＰＭＯ８あるい
はまたＮＭＯ８を挿入し、そのゲート端子にレベル変換
回路内に存在する適当な信号（例えば第９図の実施例で
はＰＭＯ８のゲート端子に端子７０の信号、ＮＭＯ８の
ゲート端子にＮＭＯ３１８４のゲート端子の信号）を印
加することにより、電源電圧振幅のレベル変換信号を得
ることができる。さらに、ｎｐｎトランジスタを駆動す
るＭＯＳトランジスタの構成を通常のＣＭＯ８あるいは
Ｂ−〇ＭＯ３論理回路で用いられているＮＡＮＤあるい
はＮＯＲ構成（例えば第９図の実施例でＰＭＯ５１８６
を複数個並列に、ＮＭＯ８１８１及び１８４をそれぞれ
複数個直列に接続）とすることにより、上記レベル変換
回路に論理機能を持たせることもできる。また、以上の
実施例ではＮＭＯ８１１８，１３４゜１３６、１４４．
１５５．１６４．１７２．１８２のゲート端子をそれぞ
れのドレイン端子に接続しているが、第１図の実施例の
ＮＭＯ３１１３〜１１７と同様に基準電圧端子に接続す
る構成としてもよく、あるいはＮＭＯＳを抵抗素子で置
き換えても構わない。

さらに、第１０図に示すように上記基準電圧を端子７８
に印加するとともに、上記ＮＭＯ８（第１Ｏ図ではＮＭ
Ｏ８１９３）のゲート端子を端子８３に接続し、回路２
０７によって信号入力端子７９の高、低レベルに応じて
、端子８３に端子７８の基準電圧、あるいは電源電位を
印加し、ＮＭＯ５１９３を導通あるいは非導通にする構
成としてもよい。なお、第１０図において、端子７８は
基準電圧印加端子、端子７９は信号入力端子、端子８０
．８１は電源端子、端子８３は出力端子、素子１８９〜
１９１．１９３はＮＭＯ８、素子１９２はＰＭＯ８であ
る。この回路は、信号入力端子７９が高レベルのときに
はＮＭＯ５１８９は導通、１９１は非導通となり、出力
端子８３の電位は基準電圧印加端子７８の電位に等しく
なる。また信号入力端子７９が低レベルのときにはＮＭ
Ｏ８１８９は非導通、１９１は導通となり、出力端子８
３の電位は電源電位となる。この回路１２７を同様に、
第１図の実施例のＮＭＯ８１１３〜１１７のゲート端子
に付加し、不必要なときにＮＭＯ８１１３〜１１７を流
れる電流を遮断できることは言うまでもない。

次に、第１１図は、本発明になる入カバッファ回路、バ
イポーラ論理回路、レベル変換回路、ＭＯ８系内部回路
から成る半導体集積回路装置の他の実施例として半導体
メモリ装置におけるメモリセルアレイ選択回路の一実施
例を示したものである。

第１１図では説明を簡単にするために、２ビツトのワー
ド系デコーダ回路と４個のメモリセルアレイを示してい
る。

第１１図において１回路５００は入カバップア回路、回
路５０１は回路５００と同一の入力バッファ回路１回路
５０２はショットキー・バリア・ダイオード・デコーダ
回路（以下ＳＢＤデコーダ回路と略す）、回路５０３〜
５０５は回路５０２と同一のＳＢＤデコーダ回路、回路
５０６〜５０９は前記の実施例で示したレベル変換回路
、回路５１０はスタティック型メモリセル、回路５１１
〜５１３は回路５１０と同一のメモリセル、回路５２２
は第コー図の実施例においてＮＭＯ８１１４〜１１７で
構成されたものと同様のバイアス電流源回路、端子３０
０．３４０はアドレス信号入力端子、端子３０１〜３０
４は基準電圧印加端子、端子３０５〜３０８は電源端子
、端子３０９〜３１２は入力バッファ出力端子、端子３
１３〜３１６はＳＢＤデコーダ出力端子、端子３１７〜
３２０はワード線端子、端子３２１．３２２はデータ線
端子、素子４００〜４０９はｎｐｎトランジスタ、素子
４１０〜４１７は抵抗、素子４１８は容量素子、素子４
１９〜４２２はショットキー・バリア・ダイオード（以
下ＳＢＤと略す）、素子４２３〜４２７はＮＭＯ８であ
る。

第１３図に第１１図の実施例のメモリセルアレイ選択回
路を適用した半導体メモリ装置のブロック図の一例を示
す。

第１１図の実施例における回路５００及び５０１は第１
３図のＸアドレス・バッファ回路６００に、５０２〜５
０５はデコータ回路６０１に、５０６〜５０９はレベル
変換・ドライバ回路６０２に、５１０〜５１３はメモリ
セル・アレイ６０３に、それぞれ対応する。第１３図の
他の回路ブロックは第１１図においては省略して示して
いない。

以下、第１３図により本半導体メモリ装置の動作を簡単
に説明する。

第１３図において、Ｘアドレス・バッファ回路６００は
Ｘアドレス入力信号を検出し、後段のデコーダ回路６０
１で該入力信号をデコードするのに必要な信号を出力す
る。

デコーダ回路６０１は該入力信号をデコードし、次段の
レベル変換・ドライバ回路６０２による信号レベルの変
換の後、メモリセルアレイ６０３の一行または複数行が
選択される。

一方、Ｙアドレス入力信号に対しても同様に、Ｙアドレ
ス・バッファ回路６０９．デコータ回路６０８゜レベル
変換・ドライバ回路６０７の同様な機能により、メモリ
セル・アレイ６０３の一列または複数列が選択される。

上記動作により、メモリセル・アレイ６０３中の１個あ
るいは複数個のメモリ・セルが選択され、制御入力信号
による制御回路６０４の働きにより、該メモリ・セルか
らデータが読み出されるか、あるいは該メモリ・セルに
データが書き込まれる。

上記データの読み出し時には、読み出されたデータはセ
ンス回路６０５でセンスされ、出力回路６０６を経て出
力信号として出力される。

第１１図の実施例では、上記のＸアドレス入力信号に対
するメモリセル・アレイ選択回路の実施例を示したが、
Ｙアドレス入力信号に対しても同様な選択回路を構成で
きることは言うまでもない。

また半導体メモリ装置の規模によっては、レベル変換・
ドライバ回路の後段に、さらにデコーダ回路を付加して
ももちろん構わない。

以下、第１１図の実施例により本発明を半導体メモリ装
置に適用した一実施例を詳細に説明する。

まず入力バッファ回路及びＳＢＤデコーダ回路の動作を
説明する。

入力バッファ回路５００において、抵抗４１７と容量４
１８から成る部分は入力信号をレベルシフトする回路で
あり、その他の素子は基準電圧印加端子３０１〜３０３
に適切な電圧を印加することにより第１図の実施例の入
力バッファ回路の素子と同様な動作を行なう。すなわち
入力信号の高、低によりｎｐｎトランジスタ４０３及び
抵抗４１２、あるいはｎｐｎトランジスタ４０６及び抵
抗４１３で作られる定電流が、ｎｐｎトランジスタ４０
１．４０４か４０２．４０５どちらか一方を流れる。例
えば今、入力端子３００が低レベルとするとｎｐｎトラ
ンジスタ４０２．４０５が導通し、４０５のコレクタに
接続されているデコーダ線３１０に上記定電流が流れる
。このとき、上記定電流は、デコーダＭＡ３１０に接続
されている回路５０４゜５０５内のＳＢＤ　（回路５０
２におけるＳ　Ｂ　Ｄ４１９．４２０と同様な５ＢＤ）
に分流し、回路５０４．５０５内の負荷抵抗（回路５０
２における負荷抵抗４１４と同様な負荷抵抗）に流れ、
デコーダ線３１０は低レベルとなる。一方、ｎｐｎトラ
ンジスタ４０４のコレクタに接続されているデコーダ線
３０９には電流が流れず高レベルとなる。

同様の動作が入力バッファ回路５０１に対しても成立し
、例えば入力端子３４０が低レベルとすると、デコーダ
線３１１．３１２はそれぞれ高レベル、低レベルに駆動
される。

ＳＢＤデコーダ回路５０２〜５０５には、それぞれ、２
個直列に接続されたＳＢＤが２組ある。このＳＢＤに接
続された２本のデコーダ線のうち１本でも低レベルであ
る場合には、先に述べた定電流が負荷抵抗に流れ、ＳＢ
Ｄデコーダの出力は低レベルとなる。

従って上述の例では、ＳＢＤデコーダ回路５０２の出力
だけが高レベルとなり、他のＳＢＤデコーダ回路５０３
〜５０５の出力は低レベルとなる。

また、素子４０１〜４０３．４０７．４０８．４１０〜
４１２からなる回路は、アクティブ・プル・アップ回路
であり、デコーダ線が低レベルから高レベルに切換ねる
際に、ｎｐｎトランジスタ４０７あるいは４０８による
エミッタ・フォロワ回路によりデコーダ線を高速に高レ
ベルにするためのものである。

またＳＢＤを２個直列にしているのは、その順方向電圧
を上記ｎｐｎトランジスタのベース・エミッタ間電圧よ
り大きくし、選択されたＳＢＤデコーダを完全に遮断状
態とし、ＳＢＤデコーダ回路出力電位の高レベルを十分
に高くするためである。

またｎｐｎトランジスタ４０９は、上記ＳＢＤデコーダ
回路出力をベース・エミッタ間電圧だけレベルシフトす
るためのものである。

上記のごとく、ＳＢＤデコーダ回路によりアドレス信号
はデコードされ、デコーダ出力信号３１３〜３１６のう
ちの１本が高レベルで選択される（上記の例では端子３
１３）。

レベル変換回路５０６〜５０９は上記デコード信号をレ
ベル変換し、本実施例ではレベル変換信号により直接、
メモリセルアレイのワード線を駆動している。

本実施例のメモリセル５１０〜５１３は高レベル選択で
あるため、レベル変換回路５０６〜５０９としてはノン
インバータ型のものが必要である。従ってレベル変換回
路５０６〜５０９としては１例えば第５図、第７図、第
８図の実施例の回路を使用することが出来る。

さらに、非選択ワード線を駆動するレベル変換回路を低
消費電力とするのには、第５図、第８図の実施例の回路
が適している。

また、選択ワード線の電位を接地電位まで上昇させる必
要があれば、前述のように、レベル変換回路の出力端子
と接地電位の間にＰＭＯ８を付加し、これによりワード
線を接地電位まで上昇させるか、あるいは出力端子に２
段のインバータ回路を付加し、その出力によりワード線
を接地電位まで上昇させても良い。

また、本実施例では、ＳＢＤデコーダでデコードした後
、レベル変換回路により直接ワード線を駆動する実施例
を示したが、レベル変換後にＭＯＳ系の内部回路を通し
てワード線を駆動する構成としてもよいことは言うまで
もない。この場合、あるいは低レベル選択のメモリセル
の場合には、レベル変換回路はノンインバータ型である
必要はないことは言うまでもない。

以上説明したごとく、本実施例の半導体集積回路装置で
は、高速で単一の信号をレベル変換することが可能なた
め、従来はレベル変換後にＭＯＳ系の論理回路でデコー
ドしていた構成に対し、レベル変換前に高速なＳＢＤデ
コーダ回路でデコードする構成が可能となり、高速なデ
コーダ・ドライバ回路を構成することができた。

なお、第１１図の実施例では２ビツトのデコーダ回路を
示したが、２ビツト以上のデコーダ回路も同様であるこ
とは言うまでもない。またダイオード・デコーダあるい
はマルチ・エミッタ・デコーダを用いても同様に構成で
きることは言うまでもない。またＳＢＤ論理積回路はデ
コーダ回路として結線した実施例を示したが、他の論理
積回路としての結線ももちろん可能である。

次に、第１２図は本発明になる入力バッファ回路、バイ
ポーラ論理回路、レベル変換回路、ＭＯ３系内部回路か
ら成る半導体集積回路装置の他のもう一つの実施例とし
て、半導体メモリ装置におけるメモリセルアレイ選択回
路の一実施例を示したものである。第１２図では説明を
簡単にするために、４ビツトのワード系デコーダ回路を
示している。

第１２図において、回路５１４〜５１７は第１図の実施
例の回路２００と同一の入力バッファ回路、回路５１８
は前記の実施例で示したレベル変換回路、回路５１９は
第１１図の実施例の回路５１０と同一のスタティック型
メモリセル、回路５２０．５２１は第１図の実施例のＮ
ＭＯ３１１４〜１１７で構成されるのと同様なバイアス
電流源回路、端子３２３〜３２Ｇはアドレス信号入力端
子、端子３２７．３２８は基準電圧印加端子、端子３２
９はｆｒ１ｇ端子、端子３３０〜３３７は入カバッファ
出力端子、端子３３８はデコーダ出力端子、端子３３９
はワード線端子、素子４２８〜４３５はマルチエミッタ
型のｎｐｎトランジスタ、素子４３６〜４４０はｎｐｎ
トランジスタ、素子４４１．４４２は抵抗である。なお
、第１２図では、その他の１５個のデコーダ回路、１５
個のレベル変換回路とメモリセルアレイは簡単のために
省略し、記載していない。

本実施例の半導体集積回路装置では、端子３２３゜３２
４及び３２５．３２６に入力されたアドレス信号をそれ
ぞれワイヤード論理和回路でプリデコードし、さらに素
子４３６〜４３９．４４１．４４２で構成される電流切
換型回路で上記２系統のプリデコード信号をデコードし
、レベル変換回路５１８でレベル変換した後、ＭＯＳＦ
ＥＴで構成されるメモリセル５１９のワード線３３９を
駆動している。

なお、入力バッファ回路５１４〜５１７及びワイヤード
論理和デコーダ回路の動作は第１図の実施例と同じであ
るので、その説明は省略する。また素子４３６〜４３９
．４４１．４４２で構成される電流切換型回路の動作も
第１図の実施例の入力バッファ回路とほぼ同じであるの
で、詳細な説明は省略する。

入力端子３２３．３２４に入力されたアドレス信号は入
カバソファ５１４．５１５及びマルチエミッタ型のｎｐ
ｎトランジスタ４２８〜４３１により構成されるワイヤ
ード論理和回路によってプリデコードされ、その出力線
４本のうち１本が低レベルとなる。同様にして端子３２
５．３２６に入力されたアドレス信号もプリデコードさ
れ、マルチエミッタ型のｎｐｎトランジスタ４３２〜４
３５のエミッタが接続された４木の出力線のうち１本が
低レベルとなる。今、上記２系統の出力線が接続された
ｎｐｎトランジスタ４３６、４３７のベースが低レベル
であるとすると、電流切換型回路の定電流はｎｐｎトラ
ンジスタ４３８を通って流れ、端子３３８の電位は低レ
ベルとなる６なお、ｎｐｎトランジスタ４４０はレベル
シフト用のトランジスタである。

一方、上記ベース入力信号が一つでも高レベルである場
合には、上記定電流はｎｐｎトランジスタ４３８を通っ
ては流れず、端子３３８の電位は高レベルとなる。従っ
て上記電流切換型回路と同様な他の１５個のデコーダ回
路の出力は高レベルとなる。

上記デコーダ出力信号はレベル変換回路５１８によりレ
ベル変換され、ワード線３３９を駆動する。

なお、メモリセル５１９が高レベル選択であるとすると
、レベル変換回路５１８としてはインバータ型のものが
必要である。従ってレベル変換回路５１８としては１例
えば第１図、第４図、第６図、第９図の実施例の回路を
使用できる。

また、非選択ワード線を駆動するレベル変換回路を低消
費電力とするには、第１図、第４図の実施例の回路が適
している。

さらに、ｎｐｎトランジスタ４３６．４３７のコレクタ
と接地電位との間に抵抗を挿入し、出力を上記コレクタ
側から取ることにより、レベル変換回路をノンインバー
タ型とすることももちろん可能である。

また、第１１図の実施例と同様なレベル変換回路の構成
法も可能であることは言うまでもない。

以上のように本実施例の半導体集積回路装置では、高速
で単一の信号をレベル変換することが可能なため、従来
はレベル変換後にＭＯＳ系の論理回路でデコードしてい
た構成に対し、レベル変換前に高速なワイヤード論理和
回路でプリデコードし、さらに電流切換型回路でデコー
ドする構成が可能となり、高速なデコーダ・ドライバ回
路を構成することができた。

〔発明の効果〕

本発明によれば、バイポーラ系の入力信号を受ける入力
バッファ回路と、ＭＯＳ系の信号を扱う内部回路とが形
成された半導体集積回路装置において、バイポーラ系の
信号を扱う高速な論理回路を設け、ＭＯＳ系の信号レベ
ルへの変換を上記バイポーラ系の論理回路の段階で行な
う回路構成ができるので、上記半導体集積回路装置を高
速化できるという優れた効果が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例の２ビツト・デコーダ回路の
回路図、第２図は従来と本発明の半導体集積回路装置の
構成を示す回路ブロック図、第３図は本発明の装置を構
成するレベル変換回路用の基準電圧発生回路の一実施例
を示す回路図、第４図は上記レベル変換回路の一実施例
を示す回路図、第５図はレベル変換回路の他の実施例を
示す回路図、第６図はレベル変換回路の他のもう一つの
実施例を示す回路図、第７図はレベル変換回路の他のも
う一つの実施例を示す回路図、第８図はレベル変換回路
の他のもう一つの実施例を示す回路図、第９図はレベル
変換回路の他のもう一つの実施例を示す回路図、第１０
図は本発明の装置を構成する回路に印加する基準電圧印
加回路の一実施例を示す回路図、第１１図は本発明の他
の実施例の２ビツト・デコーダ回路及びメモリアルアレ
イを示す回路図、第１２図は本発明の他の実施例の４ビ
ツト・デコーダ回路及びメモリアルアレイを示す回路図
、第１３図は第１１図の実施例のメモリセルアレイ選択
回路を適用した半導体メモリ装置の一例のブロック図で
ある。〈符号の説明〉１　、２．３０．３９，４７．５４．６１．７０．７９
．３００，３２３．３２４　、３２５．３２６゜３４０
・・・信号入力端子３．４．５，６，７．２３．２４　、２５，３１．３２
，４０，４ｇ、５５，６２，６３，７１　。７８．３０１，３０２，３０３，３０４，３２７，３２
８・・・基準電圧印加端子８．９．１０．１１．１２．
１３．１４．２６．２７．２８，３３，３４，３５，３
６，３７゜４１．４２，４３，４４　、４５，４９．５
０．５１　、５２，５６，５７．５８．５９．６４　、
６５゜６６、６７．６８，７２．７３．７４．７５，７
６、８０，８１　、８２．３０５，３０６．３０７゜３
０８．３２９・・・電源端子１５、１６．１７．　ｔｇ、　１９．２０．２１　、２
２，３０９．３ｔｏ、　３１１　、３１２．３１３゜３
１４　、３１５，３１６．３３０．３３１．３３２，３
３３．３３４．３３５．３３６，３３７゜３３８・・・
内部信号端子２３．２４，２５，２６，２９，３８，４６，５３，６
０，６９，７７．８３・・・出力端子３１７．３１８，３１９，３２０，３３９・・・ワード
線３２１．３２２・・・データ線１００、１０１　、１０２．１０３．１０４　、１０５
．１２４．１２５．１２６．１３２．１３３゜１４２．
１４３，１５３，１５４，１６１，１６２，１６９，１
７０，１７９，１８０，４００゜４０１．４０２，４０
３，４０４，４０５，４０６，４０７，４０８，４０９
，４３６，４３７゜４３８．４３９，４４０・・ｎｐｎ
バイポーラ・トランジスタ１０６、１０７　、１０８　
、１０９，４２８．４２９，４３０，４３１．４３２，
４３３，４３４　。４３５・・・マルチエミッタ型ｎｐｎバイポーラ・トラ
ンジスタ１０６　、１０７．１０８　、１０９，４２８，４２９
，４３０，４３１．４３２，４３３，４３４　。４３５・・・マルチエミッタ型ｎｐｎバイポーラ・トラ
ンジスタ１１０、１１１　、１１２．１２７．１２８，４１０，
４１１，４１２，４１３，４１５，４１６゜４１７．４
４１，４４２・・・抵抗素子４１８・・・容置素子１１３、１１４．１１５．１１６．１１７．１１８．１
１９．１２０．１２１．１２９．１３０゜１３４　、１
３５．１３６．１３７．１３８　、１４４　、１４５．
１４６．１４７．１４８．１５５゜１５６、１５７．１
５８．１６３．１６４．１６５．１６６、１７１　、１
７２．１７３．１７４　。１７５　、１８１　、１８２．１８３　、１８４　、１
８５．１８９．１９０．１９１　、１９３，４２３゜４
２４．４２５，４２６，４２７・・・Ｎチャネル型ＭＯ
８ＦＥＴ１２２、１２３．１３１．１３９．１４０．１
４］　、　１４９．１５０．１５１．１５９．１６０゜
１６７、１６８．１７６、１７７、１７８．１８６．１
８７．１８８．１９２・・・Ｐチャネル型ＭＯ８ＦＥＴ４１９．４２０，４２１，４２２・・・ショットキ・バ
リア・ダイオード（ＳＢＤ）２００　、５００・・・入力バッファ回路２０１．５１
４，５１５，５１６，５１７−１１１２００と同一ノ入
カバッファ回路５０１・・・回路５００と同一の入力バッファ回路２０
２・・・ワイヤード論理和回路２０３．５０６，５０７，５０８，５０９，５１８・・
・レベル変換回路２０４．２０５，２０６・・・回路２
０３と同一のレベル変換回路５０２・・・ＳＢＤ論理積
回路５０３　、５０４　、５０５・・・回路５０２と同一の
ＳＢＤ論理精回路５１０・・・メモリセル５１１．５１２，５１３，５１９・・・メモリセル５１
０と同一のメモリセル５２０．５２１，５２２・・・定電流バイアス回路２０
７・・・基準電圧印加回路６００・・・Ｘアドレスバッファ回路６０１．６０８・・・デコーダ回路６０２．６０７・・・レベル変換・ドライバ回路６０３
・・・メモリ・セル・アレイ６０４・・・制御回路６０５・・・センス回路６０６・・・出力回路６０９・・・Ｙアドレスバッファ回路代理人弁理士　　中　村　純之助富Ｚ口（α）（ｂ＞第３図Ｙ４図第５０第６０籐７５２Ｉ笛８図庫９図＋８３　　１８５７５　　７６

Claims

【特許請求の範囲】１、微小振幅の入力信号を受ける入力バッファ回路と、
大振幅の信号で動作させる内部回路とが形成された半導
体集積回路装置において、上記入力バッファ回路の出力
信号を受けるバイポーラ系の論理回路と、該論理回路の
出力信号を同相でレベルシフトした後にレベル変換する
ＭＯＳＦＥＴとバイポーラ・トランジスタとからなるレ
ベル変換回路とを備え、該レベル変換回路の出力で上記
内部回路を駆動するように構成したことを特徴とする半
導体集積回路装置。２、上記レベル変換回路は、単一の入力信号をＭＯＳＦ
ＥＴのソース電極に印加し、これによりＭＯＳＦＥＴに
流れる電流を作ることによって上記入力信号を同相で高
速にレベルシフトした信号を作り、上記入力信号とレベ
ルシフト信号とをＣＭＯＳ構成のＭＯＳＦＥＴのゲート
入力信号とすることによってレベル変換し、このレベル
変換した信号で負荷駆動用のバイポーラ・トランジスタ
を動作させるものであることを特徴とする特許請求の範
囲第一項記載の半導体集積回路装置。３、上記バイポーラ系の論理回路は、エミッタフォロワ
のワイヤード論理和回路を含むことを特徴とする特許請
求の範囲第一項記載の半導体集積回路装置。４、上記バイポーラ系の論理回路は、ショットキ・バリ
ア・ダイオード論理回路あるいはダイオード論理回路あ
るいはマルチエミッタ、トランジスタ論理回路を含むも
のであることを特徴とする特許請求の範囲第一項記載の
半導体集積回路装置。