JPS6231218A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPS6231218A JPS6231218A JP60170607A JP17060785A JPS6231218A JP S6231218 A JPS6231218 A JP S6231218A JP 60170607 A JP60170607 A JP 60170607A JP 17060785 A JP17060785 A JP 17060785A JP S6231218 A JPS6231218 A JP S6231218A
- Authority
- JP
- Japan
- Prior art keywords
- base
- potential
- turned
- output terminal
- input terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔、産業上の利用分野〕
本発明は論理回路に関し、時にＣＭ ＯＳゲート回路と
バイポーラトランジスタとが混在する論理回路に関する
。
バイポーラトランジスタとが混在する論理回路に関する
。
従来、ＣＭＯＳゲート回路の負荷駆動能力をバイポーラ
トランジスタを付加することにより増大させる試みとし
て、第４図に示すような論理ゲート回路が知られている
。
トランジスタを付加することにより増大させる試みとし
て、第４図に示すような論理ゲート回路が知られている
。
第４図は従来の論理回路の一例を示す回路図で、°Ｐチ
ャネルＭＯＳトランジスタ（以下へ４ｐ＞７０゜Ｎチャ
ネルＡりＯ３）ランジスタ（以下ＭＮ）７１゜バイポー
ラトランジスタ（以下Ｑ）４．５の混在型の論理ゲート
回路を示す。
ャネルＭＯＳトランジスタ（以下へ４ｐ＞７０゜Ｎチャ
ネルＡりＯ３）ランジスタ（以下ＭＮ）７１゜バイポー
ラトランジスタ（以下Ｑ）４．５の混在型の論理ゲート
回路を示す。
本例の動作は、まず入力端子ＩＮがローレベル（以下“
′Ｌ“′）のときＭ２７０がオンしてＱ４のベースを高
位側電圧ａ（以下Ｖ。ｐ）に短絡する一方、ＮＮ７１が
オフしてＱ５のベースを電気的にほぼ絶縁状態とし、Ｑ
５をオフさせる。この一連の動作により出力端子ＯＵＴ
に付加される図示しない浮遊容量（以下Ｃ）はＱ４のエ
ミッタ電流によって充電されるので、出力端子ＯＵＴは
ハイレベル（以下”Ｈ”）になる。また、入力端子ＩＮ
か°’ Ｉ−１“′のときはＭｐ７０がオフしてＱ４が
オフするととらにＭＮ７１およびＱ５がオンするので、
前記ＣはＱ５のコレクタ電流によって放電され、出力端
子ＯＵＴの出力レベルはＬ“になる。
′Ｌ“′）のときＭ２７０がオンしてＱ４のベースを高
位側電圧ａ（以下Ｖ。ｐ）に短絡する一方、ＮＮ７１が
オフしてＱ５のベースを電気的にほぼ絶縁状態とし、Ｑ
５をオフさせる。この一連の動作により出力端子ＯＵＴ
に付加される図示しない浮遊容量（以下Ｃ）はＱ４のエ
ミッタ電流によって充電されるので、出力端子ＯＵＴは
ハイレベル（以下”Ｈ”）になる。また、入力端子ＩＮ
か°’ Ｉ−１“′のときはＭｐ７０がオフしてＱ４が
オフするととらにＭＮ７１およびＱ５がオンするので、
前記ＣはＱ５のコレクタ電流によって放電され、出力端
子ＯＵＴの出力レベルはＬ“になる。
［発明が解決しようとする問題点〕
上述した従来の論理回路では、バイポーラトランジスタ
がオフされるとき、そのベース端子をほぼ絶縁状態にす
るので、このベースに蓄積された電荷が残留してバイポ
ーラトランジスタの完全なオフが行なわれない欠点があ
る。即ち前記蓄積電荷がベース・エミッタ電流として放
電し終わる間、このバイポーラトランジスタは完全なオ
フとはならず、従って高゛、Ｒ位側電源から接地点ｌ＼
の所謂「つきぬけ」過渡電流の発生や、充放電々流が実
効的に減少することによる動作時間の増加等の問題があ
る。
がオフされるとき、そのベース端子をほぼ絶縁状態にす
るので、このベースに蓄積された電荷が残留してバイポ
ーラトランジスタの完全なオフが行なわれない欠点があ
る。即ち前記蓄積電荷がベース・エミッタ電流として放
電し終わる間、このバイポーラトランジスタは完全なオ
フとはならず、従って高゛、Ｒ位側電源から接地点ｌ＼
の所謂「つきぬけ」過渡電流の発生や、充放電々流が実
効的に減少することによる動作時間の増加等の問題があ
る。
本発明の論理回路は、チャネルＭＯＳトランジスタと第
１のＮチャネルＭＯＳトランジスタと少なくとも１個の
入力端子からなるＣＭＯＳゲート回路と、バイポーラト
ランジスタとが混在する論理回路において、前記ＣＭ
ＯＳゲート回路の出力にベースが接続され該ＣＭ ＯＳ
ゲート回路のＭｊｆ記入記入子端子理入力端子としエミ
ッタを論理出力端子とする第１のバイポーラＩ・ランジ
スタと、前記論理出力端子にコレクタが接続された第２
のバイポーラトランジスタと、ゲートおよびドレインが
それぞれ前記論理出力端子および前記第２のバイポーラ
トランジスタのベースに接続された第２のＮチャネルＭ
ＯＳトランジスタと、ゲートが前記論理入力端子に接続
され前記論理出力端子と前記第２のバイポーラトランシ
タのベースとの間に直列又は並列に挿入接続された少な
くとも１個の第３のＮチャネルＭＯＳトランジスタとを
備えている。
１のＮチャネルＭＯＳトランジスタと少なくとも１個の
入力端子からなるＣＭＯＳゲート回路と、バイポーラト
ランジスタとが混在する論理回路において、前記ＣＭ
ＯＳゲート回路の出力にベースが接続され該ＣＭ ＯＳ
ゲート回路のＭｊｆ記入記入子端子理入力端子としエミ
ッタを論理出力端子とする第１のバイポーラＩ・ランジ
スタと、前記論理出力端子にコレクタが接続された第２
のバイポーラトランジスタと、ゲートおよびドレインが
それぞれ前記論理出力端子および前記第２のバイポーラ
トランジスタのベースに接続された第２のＮチャネルＭ
ＯＳトランジスタと、ゲートが前記論理入力端子に接続
され前記論理出力端子と前記第２のバイポーラトランシ
タのベースとの間に直列又は並列に挿入接続された少な
くとも１個の第３のＮチャネルＭＯＳトランジスタとを
備えている。
次に、本発明について第１図、へ−第３図を参照して説
明する。
明する。
第１図、〜第３図はそれぞれ本発明の論理回路の第１．
〜第３の実施例を示す回路図である。
〜第３の実施例を示す回路図である。
第１図において、第１の実施例はＣＭＯＳゲート回路と
してＭｐ １０． ＭＮ １１からなるＣＭＯＳインバ
ータ１を用い、Ｑ４，５と、ＭＮ６０゜６２とを備え、
Ｑ４のベース、コレクタ、エミッタはそれぞれＣＭ Ｏ
Ｓインバータ１の出力、ＶＯＯ＋出力端子ＯＵＴに接続
され、Ｑ５のコレクタ、エミッタはそれぞれ出力端子ｏ
ｔｊｒ、地気に接続され、ＭＮ６２のゲート、ドレイン
′、ソースはそれぞれ出力端子○ｔＪＴ、Ｑ５のベース
、地気に接続され、ゲートがＣＭ ＯＳインバータ１の
入力端子ＩＮに接続されたＭＮ６０のドレインおよびソ
ースは出力端子ＯＵＴとＱ５のベース間に接続挿入され
ている。
してＭｐ １０． ＭＮ １１からなるＣＭＯＳインバ
ータ１を用い、Ｑ４，５と、ＭＮ６０゜６２とを備え、
Ｑ４のベース、コレクタ、エミッタはそれぞれＣＭ Ｏ
Ｓインバータ１の出力、ＶＯＯ＋出力端子ＯＵＴに接続
され、Ｑ５のコレクタ、エミッタはそれぞれ出力端子ｏ
ｔｊｒ、地気に接続され、ＭＮ６２のゲート、ドレイン
′、ソースはそれぞれ出力端子○ｔＪＴ、Ｑ５のベース
、地気に接続され、ゲートがＣＭ ＯＳインバータ１の
入力端子ＩＮに接続されたＭＮ６０のドレインおよびソ
ースは出力端子ＯＵＴとＱ５のベース間に接続挿入され
ている。
続いて第１の実施例の動作について説明する。
まず入力端子ＩＮがＬ゛のとき、ＣＭＯＳインバータ１
の出力は“°Ｈ”であるからＱ４のベース電位は■。Ｄ
電位にほぼ等しい電位まで上昇している。このとき出力
端子ＯＵＴはこれに付加される図示していないＣ等がＱ
４のエミッタ電流によって充電されているので、Ｑ４の
ベース電位（′＝。
の出力は“°Ｈ”であるからＱ４のベース電位は■。Ｄ
電位にほぼ等しい電位まで上昇している。このとき出力
端子ＯＵＴはこれに付加される図示していないＣ等がＱ
４のエミッタ電流によって充電されているので、Ｑ４の
ベース電位（′＝。
ＶＤＤ電位）から数百ミリボルト低い電位となる。
この電位はソースが接地されているＭＮ６２をオンする
に充分なゲーＩ〜電圧なので、ＭＮ６２はオンしてＱ５
のベースを接地状態にしている。次いで入力端子ＩＮが
°゛Ｈ°゛からＬ゛′に遷移したときは、ＣＭＯＳイン
バータ１の出力が°“Ｈ”から“°Ｌ”に変化してＱ４
のベース電位をほぼ接地電位まで下降し、Ｑ４はオフと
なる。このときＱ４のベースに残留した電荷はＭＮｌｌ
により速やかに放電され、Ｑ４は完全はオフ状態になる
。
に充分なゲーＩ〜電圧なので、ＭＮ６２はオンしてＱ５
のベースを接地状態にしている。次いで入力端子ＩＮが
°゛Ｈ°゛からＬ゛′に遷移したときは、ＣＭＯＳイン
バータ１の出力が°“Ｈ”から“°Ｌ”に変化してＱ４
のベース電位をほぼ接地電位まで下降し、Ｑ４はオフと
なる。このときＱ４のベースに残留した電荷はＭＮｌｌ
により速やかに放電され、Ｑ４は完全はオフ状態になる
。
一方、ＭＮ６０入力端子ＩＮへの入力信号によリオンと
なり、Ｑ５のベース・コレクタ間を短絡するので、出力
端子ＯＵＴの前記Ｃに充電されていた電荷はＱ５のベー
スおよびコレクタ電流として放電され、出力端子○ＵＴ
の電位は急速にＨ°“から“°Ｌ゛へ変化する。因みに
、この出力端子ＯＵＴの電位変化の初期にはＭＮ６２は
オンのままなので、前記Ｃの電荷の一部はＭＮ６２を経
由して放電され、出力端子ＯＵＴの電位降下を促進する
。
なり、Ｑ５のベース・コレクタ間を短絡するので、出力
端子ＯＵＴの前記Ｃに充電されていた電荷はＱ５のベー
スおよびコレクタ電流として放電され、出力端子○ＵＴ
の電位は急速にＨ°“から“°Ｌ゛へ変化する。因みに
、この出力端子ＯＵＴの電位変化の初期にはＭＮ６２は
オンのままなので、前記Ｃの電荷の一部はＭＮ６２を経
由して放電され、出力端子ＯＵＴの電位降下を促進する
。
更に、入力端子ＩＮが′Ｈ゛′から再び’ Ｌ ”に遷
移したときは、Ｑ４のオンによる出力端子ＯＵＴの電位
の上昇に件ってＭＮ６２がオンしてＱ５のベースに残留
している電荷を速やかに放電するので、Ｑ５は急速に完
全なオフ状態になる。
移したときは、Ｑ４のオンによる出力端子ＯＵＴの電位
の上昇に件ってＭＮ６２がオンしてＱ５のベースに残留
している電荷を速やかに放電するので、Ｑ５は急速に完
全なオフ状態になる。
次に、第２図において第２の実施例はＣＭ ＯＳゲート
回路として２人力Ａ、ＢのＮ０Ｒ２を用い、出力端子Ｚ
とＱ５のベースとの間にＭｓ６０．６１が並列に挿入接
続されている。本実施例では、Ｑ４のベースの残留電荷
はＭ Ｎ ２１又は／およびＭＮ２３により急速に放電
され、一方Ｑ５のベースの残留電荷はＭＮｔフ２により
急速に放電されるので第１の実施例と同等の高速動作が
得られる。
回路として２人力Ａ、ＢのＮ０Ｒ２を用い、出力端子Ｚ
とＱ５のベースとの間にＭｓ６０．６１が並列に挿入接
続されている。本実施例では、Ｑ４のベースの残留電荷
はＭ Ｎ ２１又は／およびＭＮ２３により急速に放電
され、一方Ｑ５のベースの残留電荷はＭＮｔフ２により
急速に放電されるので第１の実施例と同等の高速動作が
得られる。
次に、第３図において第３の実施例はｃ ｘｔ ｏ ｓ
ゲート回路として２人力Ａ、ＢのＮＡＮＤ３を用い、出
力端子ＺとＱ５のベースとの間にＭＮ６１およびＭＮ６
０が直列に挿入接続されている。本実施例ではＭ Ｉ４
３３およびＭＮ３１によりＱ４のベースの残留電荷が急
速に放電され、一方ＭＮ６２によりＱ５のベースの残留
電荷が急速に放′：Ｒされるので第２の実施例と同等の
高速動作が得られる。
ゲート回路として２人力Ａ、ＢのＮＡＮＤ３を用い、出
力端子ＺとＱ５のベースとの間にＭＮ６１およびＭＮ６
０が直列に挿入接続されている。本実施例ではＭ Ｉ４
３３およびＭＮ３１によりＱ４のベースの残留電荷が急
速に放電され、一方ＭＮ６２によりＱ５のベースの残留
電荷が急速に放′：Ｒされるので第２の実施例と同等の
高速動作が得られる。
尚、第１．〜第３の実施例ではＱ４．Ｑ５にＮＰＮバイ
ポーラ１〜ランジスタを用いているが、ＰＮＰ）ランジ
スタを用いても同等の効果が得られるこのは明らかであ
る。
ポーラ１〜ランジスタを用いているが、ＰＮＰ）ランジ
スタを用いても同等の効果が得られるこのは明らかであ
る。
以−Ｅ説明したように本発明は、付加容量の充放電を行
うバイポーラトランジスタがオフ状態になるとき、ベー
スに残留した。電荷をＮチャネルＭＯ’Ｓトランジスタ
によて速やかに放電することにより、バイポーラトラン
ジスタを高速にかつ完全にオフ状態に至らしめぬので、
付加容量の効率的な充放電を促し、高速動作が達成され
る効果がある。
うバイポーラトランジスタがオフ状態になるとき、ベー
スに残留した。電荷をＮチャネルＭＯ’Ｓトランジスタ
によて速やかに放電することにより、バイポーラトラン
ジスタを高速にかつ完全にオフ状態に至らしめぬので、
付加容量の効率的な充放電を促し、高速動作が達成され
る効果がある。
またバイポーラトランジスタのエミッタ電流又はコレク
タ電流をすべて付加容量の充放電に振り分けることが可
能なので、「つきぬけ電流」等が発生せず消費電力の効
率的運用を行うことができる効果がある。
タ電流をすべて付加容量の充放電に振り分けることが可
能なので、「つきぬけ電流」等が発生せず消費電力の効
率的運用を行うことができる効果がある。
第１図、〜第３図はそれぞれ本発明の論理回路の第１．
〜第３の実施例を示す回路図、第４図は従来の論理回路
の一例を示す回路図である。 １・・・ＣＭＯＳインバータ、２・・・２人力Ｎ０Ｒ１
３・・・２人力ＮＡＮＤ、４，５・・・バイポーラトラ
ンジスタ（Ｑ）、１０，２０，２２，３０，３２゜７０
・・・ＰチャネルＭＯ８）ランジスタ（Ｍ２）、１１．
２１，２３，３１．３３．＋５０．６１．６２．７１・
・・Ｎチャネル間Ｏｓトランジスタ（ＭＮ）、Ａ、Ｂ、
ＩＮ・・・入力端子、ＯＵＴ、Ｚ・・・出力端子、Ｖｏ
ｏ・・・高位側電圧源。 り、−（ 姶ｆ 図 ８３凶 躬２図 ＠４図
〜第３の実施例を示す回路図、第４図は従来の論理回路
の一例を示す回路図である。 １・・・ＣＭＯＳインバータ、２・・・２人力Ｎ０Ｒ１
３・・・２人力ＮＡＮＤ、４，５・・・バイポーラトラ
ンジスタ（Ｑ）、１０，２０，２２，３０，３２゜７０
・・・ＰチャネルＭＯ８）ランジスタ（Ｍ２）、１１．
２１，２３，３１．３３．＋５０．６１．６２．７１・
・・Ｎチャネル間Ｏｓトランジスタ（ＭＮ）、Ａ、Ｂ、
ＩＮ・・・入力端子、ＯＵＴ、Ｚ・・・出力端子、Ｖｏ
ｏ・・・高位側電圧源。 り、−（ 姶ｆ 図 ８３凶 躬２図 ＠４図
Claims (1)
- ＰチャネルＭＯＳトランジスタと第１のＮチャネルＭ
ＯＳトランジスタと少なくとも１個の入力端子からなる
ＣＭＯＳゲート回路と、バイポーラトンジスタとが混在
する論理回路において、前記ＣＭＯＳゲート回路の出力
にベースが接続されて該ＣＭＯＳゲート回路の前記入力
端子を論理入力端子としエミッタを論理出力端子とする
第１のバイポーラトランジスタと、前記論理出力端子に
コレクタが接続された第２のバイポーラトランジスタと
、ゲートおよびドレインがそれぞれ前記論理出力端子お
よび前記第２のバイポーラトランジスタのベースに接続
された第２のＮチャネルＭＯＳトランジスタと、ゲート
が前記論理入力端子に接続され前記論理出力端子と前記
第２のバイポーラトランジスタのベースとの間に直列又
は並列に挿入接続された少なくとも１個の第３のＮチャ
ネルＭＯＳトランジスタとを備えることを特徴とする論
理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60170607A JPS6231218A (ja) | 1985-08-01 | 1985-08-01 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60170607A JPS6231218A (ja) | 1985-08-01 | 1985-08-01 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6231218A true JPS6231218A (ja) | 1987-02-10 |
Family
ID=15907985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60170607A Pending JPS6231218A (ja) | 1985-08-01 | 1985-08-01 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6231218A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63272119A (ja) * | 1987-04-30 | 1988-11-09 | Hitachi Ltd | 半導体集積回路装置 |
-
1985
- 1985-08-01 JP JP60170607A patent/JPS6231218A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63272119A (ja) * | 1987-04-30 | 1988-11-09 | Hitachi Ltd | 半導体集積回路装置 |
| JP2901973B2 (ja) * | 1987-04-30 | 1999-06-07 | 株式会社日立製作所 | 半導体集積回路装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4779014A (en) | BiCMOS logic circuit with additional drive to the pull-down bipolar output transistor | |
| JPH0720060B2 (ja) | 出力回路装置 | |
| KR910006513B1 (ko) | 바이폴라-상보형 금속산화물 반도체 인버터 | |
| JPH05175811A (ja) | パワーオンリセット回路 | |
| US5138195A (en) | Bi-CMOS logic circuit having full voltage swing and rapid turn-off | |
| US4468576A (en) | Inverter circuit having transistors operable in a shallow saturation region for avoiding fluctuation of electrical characteristics | |
| JPH02119427A (ja) | 出力バッファ回路 | |
| US5159214A (en) | Bicmos logic circuit | |
| JPS6231218A (ja) | 論理回路 | |
| US5097150A (en) | Bi-cmos logic circuit | |
| US5077492A (en) | Bicmos circuitry having a combination cmos gate and a bipolar transistor | |
| JPH0795681B2 (ja) | ＢｉＭＯＳ論理回路 | |
| US5182472A (en) | Logic circuit with bipolar CMOS configuration | |
| US5426377A (en) | BiMIS circuit | |
| JP2637773B2 (ja) | 相補型ｍｏｓ集積回路 | |
| JPS6229316A (ja) | ３ステ−ト回路 | |
| JP3099351B2 (ja) | ＢｉＣＭＯＳ論理回路 | |
| JPH0529914A (ja) | 出力バツフア回路 | |
| JP3008426B2 (ja) | ＢｉＣＭＯＳゲート回路 | |
| JPH05152931A (ja) | ＢｉＮＭＯＳ論理回路 | |
| JPS62126711A (ja) | 論理回路 | |
| JP2783115B2 (ja) | ＢｉＣＭＯＳ論理回路 | |
| JP2861556B2 (ja) | デコード回路 | |
| JPH01194711A (ja) | インバータ回路 | |
| JPH0377421A (ja) | ヒステリシス回路 |