JP2641132B2 - 半導体メモリ - Google Patents

半導体メモリ

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JP2641132B2
JP2641132B2 JP63203687A JP20368788A JP2641132B2 JP 2641132 B2 JP2641132 B2 JP 2641132B2 JP 63203687 A JP63203687 A JP 63203687A JP 20368788 A JP20368788 A JP 20368788A JP 2641132 B2 JP2641132 B2 JP 2641132B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、データ線を介して選択的に書込み回路ま
たは読出し増幅器と、また後者を介してデータ入力端ま
たは出力端と接続可能である多数のメモリセルを有する
半導体メモリであって、能動化された状態でデータ線を
予め定められた電位に充電する能動化可能な予充電回路
が設けられており、予充電回路を１つの信号反転の生起
の際に非能動化する信号反転認識回路が存在しており、
また予充電回路が信号反転の生起の後に時間遅延されて
再び能動化される半導体メモリに関するものである。
〔従来の技術〕
この種の半導体メモリはヨーロッパ特許第Ａ−010741
5号明細書から公知である。この明細書に記載されてい
る半導体メモリでは、信号反転認識回路のなかで各アド
レス信号反転から１つの出力信号が導き出され、この出
力信号は先ず予充電回路の第１の制御入力端に導かれ、
そこで予充電回路の非能動化を行う。他方において出力
信号は遅延ユニットを介して予充電回路の第２の制御入
力端に導かれ、そこで予充電回路の再能動化を行う。そ
の際に遅延ユニットは出力信号を、最も時間のかかるメ
モリアクセスのために必要とされる１つの固定した時間
間隔だけ遅延させる。
〔発明が解決しようとする課題〕
本発明の課題は、冒頭に記載した種類の半導体メモリ
であって、信号反転から導き出される予充電回路のクロ
ッキングが個々のメモリアクセスの実際の時間に、前記
の公知の半導体メモリの場合よりもはるかに良好に適応
し得る半導体メモリを提供することである。
〔課題を解決するための手段〕
この課題は、本発明によれば、冒頭に記載した種類の
半導体メモリにおいて、予充電回路を駆動する第１のク
ロック電圧を発生し、また信号反転認識回路により、第
１のクロック電圧を１つの信号反転の生起の際に予充電
回路を非能動化する第１の電圧レベルに切換えるように
制御されるクロック電圧発生器が設けられており、また
読出し増幅器が、クロック電圧発生器に読出し増幅器に
おける出力信号の生起に関係して、第１のクロック電圧
を予充電回路を能動化する第２の電圧レベルに切換える
ように制御する制御回路と接続されていることによって
解決される。
本発明の有利な実施例は請求項２ないし13にあげられ
ている。
〔実施例〕
以下、図面に示されている実施例により本発明を一層
詳細に説明する。
第１図には、相補性回路技術でたとえば第２図に従っ
て構成された多数のスタティックメモリセルから構成さ
れている１つのメモリ領域が示されている。これらのメ
モリセルの各々は第２図のように２つの交叉接続された
インバータを有し、それらのうちの第１のインバータは
２つの電界効果トランジスタT1およびT2の直列回路から
成っており、また第２のインバータは２つの電界効果ト
ランジスタT3およびT4の直列回路から成っている。ｐチ
ャネルトランジスタT1およびT3のソース端子は、たとえ
ば5Vの供給電圧VDDと接続されている端子２と接続され
ている。ｎチャネルトランジスタT2およびT4のソース端
子は、基準電位VSSと接続されている端子３と接続され
ている。トランジスタT1およびT2のドレイン端子は節点
４で互いに接続されており、トランジスタT3およびT4の
ドレイン端子は節点５で互いに接続されている。交叉接
続を実現するため、トランジスタT1およびT2の互いに接
続されているゲート端子が節点５と接続されており、ま
たトランジスタT3およびT4の互いに接続されているゲー
ト端子が節点４と接続されている。節点４および５はそ
れぞれｎチャネル選択トランジスタT5およびT6のソース
−ドレイン間パスを介してデータ線Ｌおよびと接続さ
れている。トランジスタT5およびT6のゲートはワード線
WLを介して駆動される。
メモリセルはメモリ領域１のなかで行および列ごと
に、１つの行のすべてのメモリセルが共通のワード線WL
に接続されており、他方において１つの列のすべてのメ
モリセルが共通のデータ線対Ｌ、を有するようにまと
められている。メモリ領域１のすべての行のワード線は
第１図中で参照符号WLiを付されており、またすべての
列のデータ線対Ｌ、は参照符号Li、▲▼を付され
ている。データ線対Li、▲▼は一方では読出し増幅
器６の入力端と接続されており、また他方では書込み回
路７の出力端と接続されている。さらにそれらは予充電
回路９の出力端８と接続されており、出力端８を介して
１つの予め定められた電位を与えられ得る。予充電回路
９はたとえばｎチャネルトランジスタを含んでおり、そ
れらのソース端子は出力端８を成しており、それらのド
レイン端子は供給電圧VDDと接続されている。ｎチャネ
ルトランジスタの制御端子は制御入力端10に接続されて
いる。読出し増幅器６の出力端11a、11bは中間メモリ12
およびバッファ増幅器13を介してデータ出力端DAに導か
れており、他方においてデータ入力端DEはバッファ増幅
器14を介して書込み回路７の入力端15と接続されてい
る。ブロック16は行デコーダを表し、またブロック17は
半導体メモリの列デコーダおよび書込み／読出し制御回
路を表している。
１つのｎポジションの、すなわちｎビットを含んでい
るアドレス信号Ａでは行デコーダ16のｎ個の入力端16a
がｎ本の導線18およびｎ個のバッファ増幅器19を介して
ｎ個の入力端20と接続されており、また列デコーダおよ
び書込み／読出し制御回路17のｎ個の入力端17aがｎ本
の導線21およびｎ個のバッファ増幅器19を介して同じく
ｎ個の入力端20と接続されている。行デコーダ16の出力
端はワード線WLiと接続されており、列デコーダおよび
書込み／読出し制御回路17の出力端は出力線22および23
を介して回路ユニット６、７、12、13および14と接続さ
れている。別の導線21が、書込み／読出し信号RWが与え
られている別の入力端20を列デコーダおよび書込み／読
出し制御回路17の入力端17aと接続している。また、１
つのチップ選択信号CSが供給されるもう１つの入力端20
が設けられており、この入力端20は別の導線18および21
を介して別の入力端16aおよび17aと接続されている。
すなわち全体として、ｎ＋２個の同種に構成された信
号反転認識回路24の入力端と接続されているｎ＋２個の
入力端20が設けられており、その共通の出力端25はクロ
ック電圧発生器26の第１の入力端と接続されている。ク
ロック電圧発生器26の第２の入力端27は制御回路28の出
力端28aと接続されており、その入力端は読出し増幅器
６の出力端11aおよび11bに接続されている。クロック電
圧発生器26の第１の出力端29は予充電回路９の制御入力
端10と接続されており、他方においてクロック電圧発生
器26の第２の出力端30は導線31を介して列デコーダおよ
び書込み／読出し制御回路17の１つの入力端と接続され
ており、また導線32を介して行デコーダ16の入力端16b
と接続されていてよい。列デコーダおよび書込み／読出
し制御回路17の出力線22は制御回路28の１つの別の入力
端とも接続されている。
データ出力端DAを介して１つのメモリセル、たとえば
T1ないしT6のなかに記憶されている１つの信号の読出し
の目的でそのアドレスを指定する際には、先に与えられ
るアドレス信号と異なる１つの相応のアドレス信号Ａが
入力端20に供給され、その結果１つのアドレス信号反転
が行われる。これは第３図中に時間ｔを横軸にとって描
かれた２つの電圧変化曲線の交叉点33により示されてい
る。その際に一方の電圧変化U1は時点t1でたとえば“1"
の上側の電圧値から下側の電圧値、たとえば“0"へ移行
する第１のアドレス信号の１つのビットを表し得る。ま
た他方の電圧変化U2は時点t1で“0"から“1"へ移行する
第２のアドレス信号の１つのビットを表す。
信号反転認識回路24の少なくとも１つはアドレス信号
反転から時点t1で１つのパルス状の出力信号34を導き出
し、その立下り（“1"から“0"への移行）はt1にくらべ
て時間D1だけ遅延されている。クロック電圧発生器はそ
の出力端29に時点t1の前に第１のクロック電圧φVLを発
し、このクロック電圧は予充電回路の制御入力端10に供
給される。その際に電圧φVLは予充電回路９を能動化す
る電圧レベル“1"を有し、従ってデータ線Li、▲▼
は１つの予め定められた電位に予充電される。出力信号
34の立下りはD2の遅延時間の後に電圧レベル“0"への第
１のクロック電圧φVLの切換、従ってまた予充電回路９
の非能動化、すなわち予充電を生じさせる電圧源からの
データ線の遮断を行う。同時に、出力端30に生ずる第２
のクロック電圧φDKが電圧レベル“0"から電圧レベル
“1"へ切換えられ、このことは列デコーダおよび書込み
／読出し回路17の能動化に通じ、また、もし行デコーダ
16の内部クロッキングが行われているならば、行デコー
ダ16の能動化に通ずる。それによって所望のメモリセル
がアドレス指定され、またメモリアクセスが行われ得
る。いまは読出し過程であるので、アドレス指定される
メモリセルに属するデータ線、たとえばＬおよびの選
択とならんで、読出し増幅器６および回路ユニット12お
よび13は、書込み／読出し信号R/Wが第１の電圧レベル
に切換えられることによって、能動化されており、他方
において書込み回路７およびバッファ増幅器14は非能動
化された状態にとどまる。もし個々のメモリセルが、予
充電の役割をする電圧源に接続されているデータ線が１
つの選択されたワード線と一緒に選択されたワード線に
接続されているメモリセルのなかの記憶された信号の誤
りに通じ得ないようにディメンショニングされているな
らば、行デコーダ16はクロック電圧φDKにより能動化ま
たは非能動化される必要はない。
制御回路28は、読出し増幅器６の出力端11aおよび11b
に生ずる読出された信号LA、▲▼を評価する。制御
回路28は、１つの特定の信号振幅を上回るか否かを認識
する。もし認識の結果が肯定であれば、制御回路28の出
力信号φＲは“1"から“0"へ移行する。第３図によれ
ば、この移行は時点t2で生ずる。φＲの立下がり60より
クロック電圧発生器26がその入力端27を介して、先ず遅
延時間D3の後にクロック電圧φDKが“1"から“0"へ切換
えられ、また時間D3よりも長い遅延時間D4の後にクロッ
ク電圧φVLが再び“0"から“1"へ戻されるように駆動さ
れる。最後にメモリアクセスの終了の際に、すなわち出
力信号LA、▲▼の消滅の際に出力信号φＲが“0"か
ら“1"へ切換えられ、それによりクロック電圧発生器26
は信号反転認識回路24の新たな出力信号34′の認識のた
めに再び敏感にされる。
アドレス指定されたメモリセルT1ないしT6のなかに時
点t1の前に“1"が記憶されていた（その際に節点４はた
とえば供給電圧VDDと接続され、節点５は基準電位にあ
る）という仮定のもとに、またデータ線Ｌおよびが時
点t1の前にほぼ供給電圧VDDの半分に予充電されていた
という別の仮定のもとに、読出し過程は詳細には、トラ
ンジスタT5およびT6の導通状態においてデータ線Ｌがト
ランジスタT6を介して基準電位に放電され、他方におい
てデータ線がトランジスタT5を介して供給電圧VDDか
らｎチャネルトランジスタのカットオフ電圧Vthを差し
引いた電圧に充電するように進行する。両データ線Ｌお
よびに生ずる電位の差は読出し増幅器のなかで評価さ
れる。その出力端11aおよび11bには差信号LA−▲▼
が生ずる。信号LAは第３図中では平均の信号値UMを上回
る１つの電圧変化により、また▲▼はUMを下回る１
つの電圧変化により示されている。
出力信号LA、▲▼は出力端11a、11bを介して中間
メモリ12に到達し、またその出力端およびバッファ増幅
器13を介してデータ出力端DAに伝達される。出力信号L
A、▲▼はこのデータ出力端に、出力端11a、11bに
１つの新たな信号が生じて中間メモリ12のなかに受け入
れられるまで与えられている。
１つのメモリセルのなかに１つの信号が書込まれるべ
きであれば、このメモリセルに対応付けられているアド
レス信号の供給が１つのアドレス信号反転を生じさせ、
このアドレス信号反転は再び１つの出力信号34の発生に
通じ、またその立下りから時間D2の間隔をおいて電圧φ
VLによる予充電回路の非能動化に、また電圧φDKによる
ブロック16および17の能動化に通ずる。それによってこ
のメモリセルがアドレス指定されている。さらに信号R/
Wが書込み過程を示す第２の電圧レベルに切換えられ、
従ってアドレス信号Ａが変化しない際にも回路24の１つ
の出力信号34が発生される。信号R/Wの第２の電圧レベ
ルによりブロック６、７および14が能動化され、他方に
おいてブロック12および13は非能動化された状態にとど
まる。書込むべき信号はいまブロック14、15および７を
介して、選択されたデータ線対Ｌ、に、また読出し増
幅器６の入力端に到達し、このことは出力端11aおよび1
1bへの１つの出力信号LA、▲▼の供給に通ずる。制
御回路28はこの出力信号を再び、電圧φＲが“1"から
“0"へ移行することにより評価する。その際に立下り60
はクロック電圧発生器26を、電圧φDKが“1"から“0"
へ、また電圧φVLが“0"から“1"へ戻されるように駆動
する。出力端11aおよび11bにおける出力信号の消滅の際
に電圧φＲが“0"から“1"へ切換えられ、従ってクロッ
ク電圧発生器26は再び回路24の１つの新たな信号34′を
認識し得る。
第４図には、相補性回路技術によるクロック電圧発生
器26の一例が示されている。信号反転認識回路の出力信
号34はｐチャネルトランジスタP1のゲートに導かれ、そ
のソースは１つの端子35を介して供給電圧VDDと接続さ
れており、またそのドレインは内部節点K1と接続されて
いる。制御回路28の出力信号φＲは１つのナンドゲート
36の第１の入力端に与えられており、その出力端はｎチ
ャネルトランジスタN1のゲートと接続されている。トラ
ンジスタN1のソースおよびドレインは基準電位VSSまた
は内部節点K1に接続されている。ナンドゲート36の第２
の入力端37が“チップ選択”信号と呼ばれる１つの信号
CSを与えられていることは目的にかなっている。信号CS
が値“1"をとると、半導体メモリは能動化されており、
他方において信号CSが値“0"をとると、半導体メモリは
非能動化されている。インバータI1およびI2から成る１
つの保持回路が節点K1と接続されている。節点K1はバッ
ファ増幅器38を介して出力端30と接続されており、この
出力端からクロック電圧φDKが取り出される。さらに節
点K1は直接にノアゲート39の第１の入力端と、また遅延
回路40、たとえばインバータ連鎖回路を介してノアゲー
ト39の第２の入力端と接続されている。ノアゲート39の
出力端はバッファ増幅器41を介して出力端29と接続され
ており、この出力端からクロック電圧φVLが取り出され
る。回路部分39および40により電圧φDKの立下り43にく
らべで電圧φVLの立上り42を遅延させることができる。
このことは、予充電回路９がスイッチオンされる前にメ
モリのデコーディングがスイッチオフされていることを
保証するために必要である。
節点K1の状態はトランジスタN1およびP1を介して“0"
または“1"にセットされ得る。その際にトランジスタP1
の導通による出力信号34の立下りは節点K1を“1"にセッ
トする。その後の出力信号34によっては、この状態はも
はや変更されない。節点K1が“1"にセットされると、電
圧φVLは“0"に、また電圧φDKは“1"にセットされ、従
って予充電回路９は非能動化され、またデコーダ16、17
は能動化される。他方において、状態φＲ＝“0"（制御
回路が読出し増幅器６の１つの出力信号LA、▲▼を
認識する）またはCS＝“0"（メモリがもはや能動化され
ていない）はトランジスタN1を導通させ、また節点K1を
“0"にリセットする。その結果として状態φDK＝“0"お
よびφVL＝“1"となり、従ってまたデコーダはスイッチ
オフされ、また予充電回路９はスイッチオンされる。
CS＝“0"またはφＲ＝“0"により節点K1は、トランジ
スタT1が同時にスイッチオンされている際にも確実に論
理“0"にもたらされなければならない。このことは、ト
ランジスタN1が導通状態でそのソース端子とそのドレイ
ン端子との間にトランジスタP1にくらべてはるかに小さ
い抵抗を有することを前提とする。さらにトランジスタ
N1およびP1はインバータI2よりも明白に多い電流を供給
するようにディメンジョニングされている。
第４図による回路では、トランジスタP1およびN1の同
時導通の際に横断電流、従ってまた望ましくない損失電
力が生ずる。このことを回避するため、端子35がｐチャ
ネルトランジスタP2を介して端子35′と接続されてお
り、端子35′が端子35の代わりに供給電圧VDDと接続さ
れていることは目的にかなっている。その場合、トラン
ジスタP2のゲートはナンドゲート36の出力端と接続され
ている。トランジスタP2は、トランジスタN1の導通状態
において供給電圧VDDを端子35から切り離すスイッチン
グトランジスタとしての役割をする。それによって横断
電流の生起が回避される。
第５図には制御回路28および読出し増幅器６の好まし
い実施例が示されている。読出し増幅器６は2n個のデー
タ線入力端を有し、それらのうち最初の２つは参照符号
E1およびE1′を付されており、またメモリ領域１の第１
の列のデータ線L1および１と接続されている。入力端
EnおよびEn′は第ｎ列のデータ線Lnおよびｎと接続さ
れている。入力端E1およびE1′に３つのｎチャネルトラ
ンジスタN11、N21、N31が対応付けられており、それら
のうちの最初の２つはそれらのソース端子で１つの節点
42aに接続されている。トランジスタN21のドレイン端子
は出力端11aと、またトランジスタN11のドレイン端子は
出力端11bと接続されている。トランジスタN11のゲート
は入力端E1と、またトランジスタN21のゲートは入力端E
1′と接続されている。節点42aは脚点トランジスタN31
のドレイン端子と接続されており、そのソースは１つの
端子43aを介して基準電位に接続されている。トランジ
スタN31のゲートは端子44を介して列デコーダ17の第１
の出力端と接続されており、この出力端には、データ線
対L1、１が選択されているときには、“1"が与えられ
ている。読出し増幅器６の他のデータ入力端には類似の
仕方でｎチャネルトランジスタが対応付けられており、
これらのｎチャネルトランジスタは相応の仕方で出力端
11aおよび11bと接続されており、その際に脚点トランジ
スタのゲート端子はそれぞれ列デコーダ17のその他の出
力端に接続されている。第５図中で入力端EnおよびEn′
に対応付けられているｎチャネルトランジスタは参照符
号N1n、N2nおよびN3nを付されている。脚点トランジス
タN3nのゲート端子は参照符号45を付されており、また
基準電位に接続されているトランジスタN3nのソース端
子は参照符号46を付されている。
出力端11bはｐチャネルトランジスタPL1のドレイン端
子と接続されており、そのソース端子は節点47に接続さ
れている。これと類似して出力端11aはｐチャネルトラ
ンジスタPL2のドレイン端子と接続されており、そのソ
ース端子は節点47に接続されている。トランジスタPL1
のゲート端子はトランジスタPL2のドレイン端子と接続
されており、トランジスタPL2のゲート端子はトランジ
スタPL1のドレイン端子と接続されている。節点47は別
のｐチャネルトランジスタPS1のソース−ドレイン間パ
スを介して端子48に接続されており、この端子は供給電
圧VDDと接続されている。さらに出力端11aおよび11bは
ｎチャネル電界効果トランジスタN2のソース−ドレイン
間パスを介して互いに接続されており、その際にトラン
ジスタPS1およびN2のゲートは１つの端子49に接続され
ている。トランジスタPL1およびPL2は読出し増幅器６の
１つのｐチャネル負荷部分50を成している。出力端11a
および11bには、第１図によれば、中間メモリ12および
バッファ増幅器13が接続されており、その出力端はデー
タ出力端DAを成している。
第５図中に示されている制御回路28の実施例は３つの
ｎチャネルトランジスタNE1、NE2およびNE3を含んでお
り、それらのうちの最初の２つはそれらのソース端子で
節点51に接続されており、その際にトランジスタNE1の
ドレイン端子は節点52に、またトランジスタNE2のドレ
イン端子は節点53に接続されている。トランジスタNE1
のゲート端子は出力端11aの接続されており、またトラ
ンジスタNE2のゲート端子は出力端11bと接続されてい
る。節点51はトランジスタNE3のソース−ドレイン間パ
スを介して１つの端子54に接続されており、この端子は
基準電位VSSと接続されている。トランジスタNE3のゲー
ト端子は参照符号55を付されている。節点52はｐチャネ
ルトランジスタPE1のソース−ドレイン間パスを介して
端子56に接続されており、この端子は供給電圧VDDと接
続されている。これと類似して節点53はｐチャネルトラ
ンジスタPE2のソース−ドレイン間パスを介して端子57
に接続されており、この端子は同じく供給電圧VDDと接
続されている。その際にトランジスタPE1のゲート端子
はトランジスタPE2のドレイン端子と接続されており、
トランジスタPE2のゲート端子はトランジスタPE1のドレ
イン端子と接続されている。節点52および53はｐチャネ
ルトランジスタPE3のソース−ドレイン間パスを介して
互いに接続されており、そのゲートは端子55に接続され
ている。さらに節点52および53はインバータI3またはI4
を介して１つのノアゲート58の入力端に接続されてお
り、その出力端はバッファ増幅器59を介して出力端28a
と接続されている。
予充電相では、すなわちφVL＝“1"かつφDK＝“0"の
際には、読出し増幅器６のすべての脚点トランジスタN3
1ないしN3nが遮断状態にある。出力端49は“1"を与えら
れており、従って出力端11aおよび11bはトランジスタN2
を介して短絡されており、また供給電圧VDDは遮断状態
にあるトランジスタPS1を介して切り離されている。ト
ランジスタNE3のゲート端子55は“0"を与えられてお
り、従ってトランジスタNE3は遮断状態にあり、トラン
ジスタPE3は導通状態にある。それによって節点52およ
び53はそれぞれ電位VDD−Vtにある。ここでVtはトラン
ジスタPE1またはPE2のカットオフ電圧を意味する。イン
バータI3およびI4は節点52または53における電位をそれ
ぞれ“1"として評価し、従って端子28aから取り出し可
能な出力信号φＲは同じく“1"である。
１つのメモリセルのアドレス指定の際には、選択され
た列に属する脚点トランジスタが導通状態に切換えられ
る。その際に、端子49に与えられている信号は“1"から
“0"へ切換えられる。これにより出力端11aおよび11bは
互いに脱結合され、その際にトランジスタPS1の導通状
態への切換により供給電圧VDDが節点47に与えられる。
さらに、ゲート端子55に与えられている（端子49に与え
られている信号に対して反転されている）信号が“0"か
ら“1"へ切換えられる。それによってトランジスタNE3
は導通状態に切換えられ、他方においてトランジスタPE
3は遮断している。選択されたデータ線上の電位は読出
すべき信号に関係してそれぞれ逆方向に変化するもの
で、１つの差動増幅器を成す読出し増幅器６の出力端11
aおよび11bにも同様の電位変化が生ずる。そこに生ずる
逆方向の電位変化は第３図中にLAおよび▲▼として
示されている。読出すべき信号に関係してLAもしくは▲
▼が基準電位への方向に変化し、また相応の電位変
化が節点52および53に生ずるもので、インバータI3また
はI4の一方の応動しきいがこれにより下回る。当該のイ
ンバータはそれによって入力信号“0"を認識し、またそ
の後に接続されているノアゲート58の入力端に“1"を与
える。その際に、出力端28aに生ずる信号φＲは“1"か
ら“0"へ切換えられる。第３図中にφＲの立下り60によ
り示されているこの切換に伴って、遅延時間D3の経過後
にトランジスタN1が導通状態に切換えられ、従ってまた
電圧φDKがスイッチオフされ、さらにその結果として、
選択されたデータ線対に対応付けられている読出し増幅
器６の脚点トランジスタが遮断状態に切換えられる。立
下り60に関係して、他方では、遅延時間D4の経過の後に
クロック電圧φVLが再びスイッチオンされる。時間D3の
経過後にさらにトランジスタN2およびPE3が導通状態に
切換えられ、従って出力端11aおよび11bにおける電位差
ならびに節点52および53における電位差は消滅する。節
点52および53における電位はVDD−Vtになり、それによ
り両インバータI3およびI4はそれらの入力信号を再び
“1"として評価し、また電圧φＲは“1"に切換えられ
る。この切換過程によりナンドゲート36は出力信号“0"
にセットされ、このことはトランジスタN1の遮断に通
じ、ただしその際に節点K1は、トランジスタP1が同じく
遮断状態にあるかぎり、“0"にとどまる。これによりク
ロック電圧発生器26はすぐ次の出力信号34に対して再び
敏感にされている。なぜならば、出力信号の立下りによ
りトランジスタP1の導通状態への切換が行われ、それに
より節点K1が“1"にセットされるからである。スイッチ
ングトランジスタPS1がその他の点では第５図に従って
構成された読出し増幅器６のなかで省略されるならば、
制御回路28の回路部分NE1ないしNE3、PE1ないしPE3、5
2、53、56および57も省略され得る。この場合には、イ
ンバータI3の入力端は直接に出力端11aに接続されてお
り、インバータI4の入力端は直接に出力端11bに接続さ
れている。
読出し増幅器６の負荷部分50は、第５図と異なってト
ランジスタPL1およびPL2のゲートが互いに接続されてお
り、またトランジスタPL1のドレイン端子に接続されて
いるように構成されていてもよい。他方では、トランジ
スタPL1およびPL2のゲートが互いに接続されており、ま
た１つの参照電圧端子に接続されていてもよい。しか
し、この場合には、制御回路28の上記の簡単化は許され
ない。
第６図には、第５図中の交叉結合されたトランジスタ
PE1およびPE2により与えられているような１つの双安定
回路が回避される制御回路28の別の実施例が示されてい
る。第５図中に示されているものにほぼ相当する構成の
第１の差動増幅回路が第６図の左側部分に示されてい
る。その際にｎチャネルトランジスタNE11ないしNE13お
よびｐチャネルトランジスタPE11ないしPE13は第５図中
のトランジスタ回路部分NE1ないしNE3およびｐチャネル
トランジスタPE1ないしPE3に相当し、その際にトランジ
スタPE11およびPE12のゲート端子がトランジスタPE11の
ドレイン端子と接続されているという相違が存在する。
もう１つの相違は、節点53は１つのインバータ入力端と
接続されているが、節点52はもはや１つのインバータ入
力端を介して取り出されないことにある。第１の差動増
幅器回路に完全に相当する構成の第２の差動増幅器回路
が第６図の右側部分を成している。第２の差動増幅器回
路は第６図の左側部分に相当する回路形態でｎチャネル
トランジスタNE21ないしNE23およびｐチャネルトランジ
スタPE21ないしPE23を含んでいる。NE21のゲート端子は
出力端11aと接続されており、トランジスタNE22のゲー
ト端子は出力端11bと接続されている。さらに、基準電
位VSSに接続されているトランジスタNE23のソース端子
は参照符号54′を付されている。トランジスタPE21およ
びPE22のドレイン端子は参照符号52′および53′を付さ
れている。ここでも節点53′のみが１つのインバータ入
力端と接続されており、それに対して節点52′はインバ
ータ入力端と接続されていない。第５図のインバータI3
およびI4に相当する２つのインバータI5およびI6の入力
端は第６図によれば節点53および53′と接続されてい
る。インバータI5およびI6の出力端は１つのノアゲート
61の入力端に接続されており、その出力端はバッファ増
幅器62を介して出力端28aに接続されている。
第６図によれば、電位VDD−Vtへの節点52および53な
らびに52′および53′の予充電が行われる。ここでVtは
再びトランジスタPE11またはPE12またはPE21またはPE22
のカットオフ電圧を意味する。メモリセルの読出しの際
には電位が記憶された信号に関係して読出し増幅器の出
力端11aもしくは11bにおいて、またそれに応じて節点53
もしくは53′において低下し、その際にインバータI5も
しくはI6は電位減少を１つの入力信号“0"として認識
し、また後に接続されているノアゲート61の入力端に１
つの“1"を供給する。このことは出力端28における信号
φＲの“1"から“0"への切換に通ずる。端子55への“1"
の印加の際に節点53および53′における電位は導通状態
にあるトランジスタPE13およびPE23を介して再び予充電
値VDD−Vtにもたらされ、従ってφＲは値“1"に切換え
られる。
第５図および第６図中の読出し増幅器６または制御回
路28の端子49および55は、列デコーダおよび書込み／読
出し制御回路17によりクロック電圧φDKから導き出され
て出力線22を介して供給される信号AGまたは▲▼を
与えられる。これらの信号は、回路17が能動化されてい
る場合には、すなわちφDK＝“1"の場合には、“1"また
は“0"であり、またそれによって読出し増幅器６および
制御回路28を能動化する。他方、これらの信号は、回路
17が非能動化されている場合には、すなわちφDK＝“0"
の場合には、“0"または“1"であり、またそれによって
読出し増幅器６および制御回路28を非能動化する。
第５図による制御回路の実施例では、擾乱またはトラ
ンジスタNE1とNE2との間またはPE1とPE2との間の製造に
起因する非対称性は、回路点11aおよび11bにおいて信号
行程が生ずることなしに、回路がその両安定状態の１つ
を占めることに通ずる可能性がある。しかしながら、こ
の危険は、トランジスタPE3が回路点11aおよび11bにお
ける信号行程の生起前に既により長い時間にわたり遮断
されるときにのみ生ずる。第６図による回路ではこの危
険は完全に排除されている。
信号反転認識回路24の構成はたとえば米国電気電子学
会雑誌、固体回路編（IEEE Journ.of Solid−State Cir
cuits）、第SC−19巻、1984年10月、第545〜551頁から
公知である。アドレス信号反転だけでなく、メモリに供
給される書込み／読出し信号R/WまたはCS信号の反転を
も、後者が“0"から“1"へ切換えられる際に、１つの出
力信号34の導出に利用するためには、同種に構成された
回路24がｎ＋２個の入力端20の後に接続されている。
既に第５図により説明した読出し増幅器６の実施例と
異なり、入力端Ei、Ei′はデータ線Li、Li′の代わり
に、前に接続されている１つの増幅器段の出力端と接続
されており、この増幅器段が前記のデータ線と接続され
ていてもよい。他方、第５図中に示されている読出し増
幅器６は、所望のデータ線対の選択が既に、残留する１
段の読出し増幅器の入力端、たとえばE1およびE1′の前
で、たとえば前に接続されている増幅器段のなかで行わ
れるかぎりは、たとえばトランジスタN11ないしN31を設
けられているただ１つのｎチャネルトランジスタ回路と
して簡単化され得る。
インバータI3ないしI6のスイッチングしきい値は、そ
れ自体は公知の仕方でそれらのなかに含まれているｐお
よびｎチャネルトランジスタのチャネル幅の比により、
供給電圧VDDが約5Vであるときに、たとえば1.5Vの比較
的低い値に設定され得る。これにより、節点52、53およ
び53′におけるVDDよりもカットオフ電圧Vtだけ低い予
充電電圧がインバータにより一層確実に入力信号“1"と
して認識されることが達成される。
特にバッファ増幅器19の出力端と行デコーダ16および
列デコーダ17の入力端16aおよび17aとの間に、電圧φDK
により、１つのメモリアクセスの間に遮断するように駆
動される１つのゲート回路19aが設けられていてよい。
これにより、メモリアクセスの間に別のアドレス信号が
デコーダ16および17に到達することが回避される。
本発明の上記の実施例とならんで、メモリのワード幅
が１ビットよりも大きい別の実施例も有意義である。こ
の場合、ｍビットのワード幅においてそれぞれｍ個のメ
モリ領域１、予充電回路９、読出し増幅器６、書込み回
路７、中間メモリ12、バッファ増幅器13、14およびデー
タ出力または入力端DA、DEが設けられている。ブロック
16および17の出力端はそれぞれｍ個の互いに相応するワ
ードおよびデータ線または読出し増幅器、書込み回路、
中間メモリおよびバッファ増幅器と接続されている。し
かし、その際に制御回路28はｍ個の読出し増幅器のうち
の出力端11aおよび11bにのみ接続されることは目的にか
なっている。
〔発明の効果〕
本発明によれば、予充電回路の再能動化が個々のメモ
リアクセスの終了後にできるかぎり早くに行われ得るの
で、メモリをそれぞれ最短時間のうちに新たなアクセス
に対して準備することができ、また予充電回路の非常に
迅速な再能動化をメモリ領域内のメモリセルの数に無関
係に、従ってまたそれに伴うメモリアクセス時間の相違
に無関係に保証することができる。
【図面の簡単な説明】
第１図は本発明による半導体メモリのブロック回路図、
第２図は第１図によるメモリの１つのメモリセルの原理
回路図、第３図は第１図によるメモリの作用の仕方を説
明するための電圧−時間図、第４図は第１図の１つの部
分回路の原理回路図、第５図は第１図の他の部分回路の
原理回路図、第６図は第５図による部分回路の代替的な
実施例の原理回路図である。 １……メモリ領域 ２、３……端子 ４、５……節点 ６……読出し増幅器 ７……書込み回路 ８……予充電回路の出力端 ９……予充電回路 10……制御入力端 11a、11b……読出し増幅器の出力端 12……中間メモリ 13、14……バッファ増幅器 15……書込み回路の入力端 16……行デコーダ 17……列デコーダ 18……導線 19……バッファ増幅器 20……入力端 21……導線 22、23……出力線 24……信号反転認識回路 25……信号反転認識回路の出力端 26……クロック電圧発生器 27……クロック電圧発生器の入力端 28……制御回路 29、30……クロック電圧発生器の出力端 31、32……導線 33……交叉点 34……出力信号 35……端子 36……ナンドゲート 37……ナンドゲートの入力端 38……バッファ増幅器 39……ノアゲート 40……遅延回路 41……バッファ増幅器 42……立上り 43……立下り 44……端子 45……ゲート端子 46……ソース端子 47……節点 48、49……端子 50……ｐチャネル負荷部分 51〜53……節点 54……端子 55……ゲート端子 56、57……端子 58……ノアゲート 59……バッファ増幅器 60……下降縁 61……ノアゲート T1〜T4……電界効果トランジスタ T5、T6……選択トランジスタ Ｌ、……データ線 WL……ワード線 DA……データ出力端 DE……データ入力端

Claims (13)

    (57)【特許請求の範囲】
  1. 【請求項１】データ線（Li、▲▼）を介して選択的
    に書込み回路（７）または読出し増幅器（６）と、また
    後者を介してデータ入力端（DE）または出力端（DA）と
    接続可能である多数のメモリセルを有する半導体メモリ
    であって、能動化された状態でデータ線を予め定められ
    た電位に充電する能動化可能な予充電回路（９）が設け
    られており、予充電回路（９）を１つの信号反転の生起
    の際に非能動化する信号反転認識回路（24）が存在して
    おり、また予充電回路（９）が信号反転の生起の後に時
    間遅延されて再び能動化される半導体メモリにおいて、
    予充電回路を駆動する第１のクロック電圧を発生し、ま
    た信号反転認識回路（24）により、第１のクロック電圧
    を１つの信号反転の生起の際に予充電回路（９）を非能
    動化する第１の電圧レベルに切換えるように制御される
    クロック電圧発生器（26）が設けられており、また読出
    し増幅器（６）が、クロック電圧発生器（26）に読出し
    増幅器（６）における出力信号の生起に関係して、第１
    のクロック電圧を予充電回路（９）を能動化する第２の
    電圧レベルに切換えるように制御する制御回路（28）と
    接続されていることを特徴とする半導体メモリ。
  2. 【請求項２】制御回路（28）が読出し増幅器（６）の出
    力信号の遮断の際にクロック電圧発生器（26）を信号反
    転認識回路（24）による駆動に対して敏感にすることを
    特徴とする請求項１記載の半導体メモリ。
  3. 【請求項３】クロック電圧発生器（26）が、第１の電圧
    レベルへの第１のクロック電圧の切換とほぼ同時に、列
    デコーダ（17）を能動化する第２の電圧レベルに切換え
    られる列デコーダ（17）の能動化のための第２のクロッ
    ク電圧を発生し、また第２のクロック電圧が第２の電圧
    レベルへの第１のクロック電圧の切換とほぼ同時に、列
    デコーダ（17）を非能動化する第１の電圧レベルに切換
    えられることを特徴とする請求項１または２記載の半導
    体メモリ。
  4. 【請求項４】第２のクロック電圧がその第２の電圧レベ
    ルにより追加的に１つの行デコーダ（16）の能動化の役
    割をすることを特徴とする請求項１ないし３の１つに記
    載の半導体メモリ。
  5. 【請求項５】１つの読出し過程の際に読出し増幅器
    （６）およびその後に接続されている中間メモリ（12）
    を能動化し、また１つの書込み過程の際に、中間メモリ
    （12）を能動化することなく、読出し増幅器（６）を書
    込み回路（７）と一緒に能動化する１つの書込み／読出
    し制御回路（17）が設けられていることを特徴とする請
    求項１ないし４の１つに記載の半導体メモリ。
  6. 【請求項６】行デコーダ（16）および列デコーダ（17）
    のアドレス信号を与えられる入力端の前に、第２のクロ
    ック電圧によりその第２の電圧レベルの生起の間に遮断
    するように駆動される１つのゲート回路（19a）が接続
    されていることを特徴とする請求項１ないし５の１つに
    記載の半導体メモリ。
  7. 【請求項７】クロック電圧発生器（26）が相異なるチャ
    ネル形式の２つの電界効果トランジスタ（P1、N1）を含
    んでおり、それらのドレイン端子が第１の節点（K1）と
    接続されており、第１の電界効果トランジスタ（P1）の
    ソース端子は供給電圧（VDD）と接続されており、また
    第２の電界効果トランジスタ（N1）のソース端子は基準
    電圧（VSS）にあり、第１の電界効果トランジスタ（P
    1）のゲート端子が信号反転認識回路と接続されている
    クロック電圧発生器（26）の１つの入力端をなしてお
    り、第２の電界効果トランジスタ（N1）のゲート端子が
    制御回路（28）と接続されているクロック電圧発生器
    （26）の入力端（27）をなしており、第１の節点（K1）
    がノアゲート（39）の第１の入力端と直接に、またその
    第２の入力端と遅延回路（40）を介して接続されてお
    り、またクロック電圧発生器の第１の出力端（29）がノ
    アゲート（39）の出力端と、またクロック電圧発生器の
    第２の出力端（30）が第１の節点（K1）と接続されてい
    ることを特徴とする請求項１ないし６の１つに記載の半
    導体メモリ。
  8. 【請求項８】第２の電界効果トランジスタ（N1）のゲー
    ト端子がナンドゲート（36）の出力端と接続されてお
    り、その第１の入力端が制御回路（28）と接続されてい
    るクロック電圧発生器の入力端（27）をなしており、ま
    た第２の入力端（37）が１つのチップ選択信号を与えら
    れていることを特徴とする請求項７記載の半導体メモ
    リ。
  9. 【請求項９】第２の電界効果トランジスタ（N1）のゲー
    ト端子が第１の電界効果トランジスタと同一のチャネル
    形式の第３の電界効果トランジスタ（P2）のゲート端子
    と接続されており、またそのソース−ドレイン間パスに
    より第１の電界効果トランジスタ（P1）のソース端子と
    供給電圧を与えられる端子（35′）との間に挿入されて
    いることを特徴とする請求項７または８記載の半導体メ
    モリ。
  10. 【請求項１０】第１の節点（K1）が２つの交叉接続され
    たインバータ（I1、I2）から成る保持回路と接続されて
    いることを特徴とする請求項７ないし９の１つに記載の
    半導体メモリ。
  11. 【請求項１１】制御回路（28）が第１のチャネル形式の
    ３つの電界効果トランジスタ（NE1ないしNE3）を含んで
    おり、それらのうちの２つはそれらのゲート端子を介し
    て読出し増幅器（６）の２つの出力端（11a、11b）と接
    続されており、これらの両電界効果トランジスタ（NE
    1、NE2）はそれらのドレイン端子を介して２つの回路節
    点（52、53）と、またそれらのソース端子を介して第３
    の電界効果トランジスタ（NE3）のドレイン端子と接続
    されており、第３の電界効果トランジスタ（NE3）はそ
    のソース端子を基準電位に、またそのゲート端子を制御
    入力端（55）に接続されており、両回路節点（52、53）
    は第２のチャネル形式のそれぞれ１つの別の電界効果ト
    ランジスタ（PE1、PE2）のソース−ドレイン間パスを介
    して供給電圧と接続されている端子と接続されており、
    それぞれこれらの別の電界効果トランジスタの一方のゲ
    ート端子は他方のドレイン端子に接続されており、また
    両回路節点（52、53）が一方では、ゲート端子を制御入
    力端（55）に接続されている１つの等化トランジスタ
    （PE3）を介して互いに接続されており、またそれぞれ
    １つのインバータ（I3、I4）を介してノアゲート（58）
    の入力端と接続されており、その出力端が制御回路（2
    8）の出力端（28a）に接続されていることを特徴とする
    請求項１ないし10の１つに記載の半導体メモリ。
  12. 【請求項１２】制御回路（28）が、読出し増幅器（６）
    の出力端（11a、11b）に接続されている２つのインバー
    タ（I3、I4）から成っており、それらの出力端がノアゲ
    ート（58）の入力端に接続されており、またこのノアゲ
    ートの出力端が制御回路（28）の出力端と接続されてい
    ることを特徴とする請求項１ないし10の１つに記載の半
    導体メモリ。
  13. 【請求項１３】制御回路（28）が第１のチャネル形式の
    ３つの電界効果トランジスタ（NE11ないしNE13）を含ん
    でおり、それらのうちの２つはそれらのゲート端子を介
    して読出し増幅器（６）の２つの出力端（11a、11b）と
    接続されており、これらの両電界効果トランジスタの一
    方（NE11）はそのドレイン端子を介して第１の内部回路
    節点（52）と、また他方の電界効果トランジスタ（NE1
    2）はそのドレイン端子を介して第１の出力節点（53）
    と接続されており、これらの両電界効果トランジスタは
    それらのソース端子を介して第３の電界効果トランジス
    タ（NE13）のドレイン端子と接続されており、第３の電
    界効果トランジスタ（NE13）はそのソース端子を基準電
    位に、またそのゲート端子を１つの制御入力端（55）に
    接続されており、第１の内部回路節点（52）および第１
    の出力節点（53）が一方では第１の等化トランジスタ
    （PE13）を介して互いに接続されており、また第２のチ
    ャネル形式のそれぞれ１つの追加的な電界効果トランジ
    スタ（PE11、PE12）のソース−ドレイン間パスを介して
    供給電圧と接続されている端子（56、57）と接続されて
    おり、両追加的電界効果トランジスタのゲート端子はそ
    れらの一方のドレイン端子と接続されており、第１のチ
    ャネル形式の３つの追加的な電界効果トランジスタ（NE
    21ないしNE23）が設けられており、これらの３つの追加
    的な電界効果トランジスタ（NE21ないしNE23）は最初の
    両電界効果トランジスタ（NE21、NE22）のドレイン端子
    を例外として第１のチャネル形式の３つの電界効果トラ
    ンジスタに相応して接続されており、第１の追加的な電
    界効果トランジスタ（NE22）のドレイン端子は第２の内
    部節点（52′）と、また第２の追加的な電界効果トラン
    ジスタ（NE21）のドレイン端子は第２の出力節点（5
    3′）と接続されており、第２の内部節点（52′）およ
    び第２の出力節点（53′）は一方では第２の等化トラン
    ジスタ（PE23）を介して互いに接続されており、またそ
    れぞれ１つの別の追加的な電界効果トランジスタ（PE2
    1、PE22）のソース−ドレイン間パスを介して供給電圧
    と接続されている端子（56、57）と接続されており、そ
    の際に別の追加的な電界効果トランジスタのゲート端子
    はそれらのうちの１つのドレイン端子と接続されてお
    り、第１および第２の等化トランジスタ（PE13、PE23）
    のゲート端子と接続されており、また第１および第２の
    出力節点（53、53′）がそれぞれインバータ（I5、I6）
    を介してノアゲート（61）の入力端と接続されており、
    その出力端が制御回路（28）の出力端（2a）に接続され
    ていることを特徴とする請求項１ないし10の１つに記載
    の半導体メモリ。
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