JPH0763142B2 - 電流制御回路 - Google Patents
電流制御回路Info
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- JPH0763142B2 JPH0763142B2 JP59152865A JP15286584A JPH0763142B2 JP H0763142 B2 JPH0763142 B2 JP H0763142B2 JP 59152865 A JP59152865 A JP 59152865A JP 15286584 A JP15286584 A JP 15286584A JP H0763142 B2 JPH0763142 B2 JP H0763142B2
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- current
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
- G05F1/565—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor
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- Automation & Control Theory (AREA)
- Control Of Electrical Variables (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明はLSIの消費電力を制御するための回路方式に関
するものである。
するものである。
一般にメモリLSIでは第１図に示す様にメモリセルをマ
トリクス状に配置したメモリセルアレー１と、その前後
に置くデコーダ回路、センス回路等を含む入力回路群
２、出力回路群３から構成される。一般にメモリでは動
作時と待機時がある。動作時には入力信号を受け、メモ
リセルの情報の読出し・書込みを行ない出力信号を取出
す。一方、待機時には入・出力回路2,3の動作は不要で
あり、メモリセル１の情報を保持するだけで良い。従つ
て、待機時にはメモリセルアレー１の情報保持電流だけ
が必要であり、動作時より大幅に消費電力を低減できる
可能性がある。メモリLSIでは動作時と待機時を切換え
る入力信号として通常チツプセレクト信号（▲▼）
があり、この入力信号を用いて周辺回路の消費電力を制
御することが可能である。
トリクス状に配置したメモリセルアレー１と、その前後
に置くデコーダ回路、センス回路等を含む入力回路群
２、出力回路群３から構成される。一般にメモリでは動
作時と待機時がある。動作時には入力信号を受け、メモ
リセルの情報の読出し・書込みを行ない出力信号を取出
す。一方、待機時には入・出力回路2,3の動作は不要で
あり、メモリセル１の情報を保持するだけで良い。従つ
て、待機時にはメモリセルアレー１の情報保持電流だけ
が必要であり、動作時より大幅に消費電力を低減できる
可能性がある。メモリLSIでは動作時と待機時を切換え
る入力信号として通常チツプセレクト信号（▲▼）
があり、この入力信号を用いて周辺回路の消費電力を制
御することが可能である。
また他の種類のLSI、例えば論理LSIにおいても、第２図
に示す様な複数の回路ブロツク１〜ｎにおいて、LSIの
用途によつて使用しない回路ブロツクが生じうる。この
場合不使用の回路ブロツクの電力を強制的にオフし、不
必要な電力を低減することが望まれる。この方法として
各ブロツク毎に電力制御用の信号VPC1〜VPCnを設け、該
当するブロツクの電力を制御することが可能である。
に示す様な複数の回路ブロツク１〜ｎにおいて、LSIの
用途によつて使用しない回路ブロツクが生じうる。この
場合不使用の回路ブロツクの電力を強制的にオフし、不
必要な電力を低減することが望まれる。この方法として
各ブロツク毎に電力制御用の信号VPC1〜VPCnを設け、該
当するブロツクの電力を制御することが可能である。
ところでバイポーラ形のメモリLSIや論理LSIではその基
本回路に第３図に示す様な電流切換形論理回路（カレン
トスイツチ）が広く用いられている。スイツチング電流
用の定電流源はQ3とRE1，エミツタフオロワ用の定電流
源はQ6とRE2およびQ7とRE3で各々構成されQ3，Q6，Q7の
ベースには、所定の電圧VCSが通常はLSI内に設けた電源
回路から供給される。
本回路に第３図に示す様な電流切換形論理回路（カレン
トスイツチ）が広く用いられている。スイツチング電流
用の定電流源はQ3とRE1，エミツタフオロワ用の定電流
源はQ6とRE2およびQ7とRE3で各々構成されQ3，Q6，Q7の
ベースには、所定の電圧VCSが通常はLSI内に設けた電源
回路から供給される。
さて前述した様にメモリLSIの待機時の消費電力を低減
したり、汎用LSIの不使用の回路ブロツクの電力をオフ
するには、第３図に示した定電流源トランジスタのベー
ス電圧VCSを制御すれば良い。以下メモリLSIを例にとり
説明する。
したり、汎用LSIの不使用の回路ブロツクの電力をオフ
するには、第３図に示した定電流源トランジスタのベー
ス電圧VCSを制御すれば良い。以下メモリLSIを例にとり
説明する。
メモリLSIでは通常チツプセレクト入力信号▲▼に
より動作時、待機時を切換えている。▲▼信号の変
化に対し、VCS電位が高速で応答しメモリLSIの周辺回路
を制御することがアクセス時間の高速化にとつて重要で
ある。従来この機能をはたすためパルス電流源が提案さ
れている（特公昭53−3219）。これは第４図a,bに示す
様に制御回路４において▲▼入力信号に応じてVCS
のレベルをVCSH、VCSLの２レベルに変化させ、VCSHで多
数の定電流源をオンさせ、VCSLでこれらをオフさせるも
のである。
より動作時、待機時を切換えている。▲▼信号の変
化に対し、VCS電位が高速で応答しメモリLSIの周辺回路
を制御することがアクセス時間の高速化にとつて重要で
ある。従来この機能をはたすためパルス電流源が提案さ
れている（特公昭53−3219）。これは第４図a,bに示す
様に制御回路４において▲▼入力信号に応じてVCS
のレベルをVCSH、VCSLの２レベルに変化させ、VCSHで多
数の定電流源をオンさせ、VCSLでこれらをオフさせるも
のである。
第３図の回路構成で３個の定電流源の電流は次式で決定
される。
される。
従つてVEEの変化に対し一定の電流I1を流すためにはVCS
の電位はVEEを基準とする一定の電位とする必要があ
る。（例えばVCSH＝VEE＋２VBE，VCSL＝VEE＋0.5VBE）
この方式の欠点はVCCレベルから決まる▲▼入力を
制御回路において上記の様なVEEを基準としたVCSの電位
VCSH，VCSLに精度良く、かつ高速に変換することが非常
にむずかしいことである。さらにVCSラインは多数の定
電流源を同時に駆動するため大きな負荷容量が付くので
オーバシユートやリンキングを生じやすく、これがVCS
の負荷回路群の出力波形に影響を及ぼす。以上の理由か
らこのパルス電流源方式ではVCSの負荷回路のカレント
スイツチが所定の電流で動作しなかつたり、さらにはメ
モリLSIが不安定に動作し、情報破壊を生じる恐れがあ
る。
の電位はVEEを基準とする一定の電位とする必要があ
る。（例えばVCSH＝VEE＋２VBE，VCSL＝VEE＋0.5VBE）
この方式の欠点はVCCレベルから決まる▲▼入力を
制御回路において上記の様なVEEを基準としたVCSの電位
VCSH，VCSLに精度良く、かつ高速に変換することが非常
にむずかしいことである。さらにVCSラインは多数の定
電流源を同時に駆動するため大きな負荷容量が付くので
オーバシユートやリンキングを生じやすく、これがVCS
の負荷回路群の出力波形に影響を及ぼす。以上の理由か
らこのパルス電流源方式ではVCSの負荷回路のカレント
スイツチが所定の電流で動作しなかつたり、さらにはメ
モリLSIが不安定に動作し、情報破壊を生じる恐れがあ
る。
本発明はLSIの消費電力を外部信号に応じて、精度よく
かつ高速に制御するための回路方式に関するものであ
る。
かつ高速に制御するための回路方式に関するものであ
る。
上記の目的を達成するために、本発明では第５図に示す
様にVCSを発生する直流電源回路５と、これを用いる定
電流源６との間に１個のスイツチ（SW1）を挿入し、こ
のスイツチを外部信号▲▼に応じてオン，オフし、
定電流源を精度よく制御するものである。動作時にはSW
1をオンし定電流源６のベースまたはゲートにVCS電位を
印加し所定の電流を流させる。待機時にはSW1をオフす
る。定電流源６のベースまたはゲートはオープンとな
り、その電流は０になる。これが本発明の基本的な原理
である。
様にVCSを発生する直流電源回路５と、これを用いる定
電流源６との間に１個のスイツチ（SW1）を挿入し、こ
のスイツチを外部信号▲▼に応じてオン，オフし、
定電流源を精度よく制御するものである。動作時にはSW
1をオンし定電流源６のベースまたはゲートにVCS電位を
印加し所定の電流を流させる。待機時にはSW1をオフす
る。定電流源６のベースまたはゲートはオープンとな
り、その電流は０になる。これが本発明の基本的な原理
である。
本発明では第５図の破線で示す電源回路５の発生電圧V
CSはVEEを基準とする一定電圧を発生すれば良い。そし
て負荷電流源にこのVCSを印加するか否かは単なるスイ
ツチのオン，オフで行なう。このためVCSの発生用電源
回路５の構成は電流制御を行なわない場合と全く同じで
あり容易に構成できる。またこのスイツチもMOSトラン
ジスタを用いて容易に構成できる。この様に第４図の従
来方式ではVCSパルスを高精度かつ高速に発生すること
が困難であつたのに対し、本発明では一定のVCSの発生
回路とそのオン，オフの役割をする回路とを分離するの
で安定かつ高速の電流制御を行なうことができる。
CSはVEEを基準とする一定電圧を発生すれば良い。そし
て負荷電流源にこのVCSを印加するか否かは単なるスイ
ツチのオン，オフで行なう。このためVCSの発生用電源
回路５の構成は電流制御を行なわない場合と全く同じで
あり容易に構成できる。またこのスイツチもMOSトラン
ジスタを用いて容易に構成できる。この様に第４図の従
来方式ではVCSパルスを高精度かつ高速に発生すること
が困難であつたのに対し、本発明では一定のVCSの発生
回路とそのオン，オフの役割をする回路とを分離するの
で安定かつ高速の電流制御を行なうことができる。
第６図は更に改良した本発明の原理を示すものであり、
第５図のSW1の負荷側と低位側電源電圧との間に第２の
スイツチ（SW2）を設け、動作状態から待機状態へ切換
わる際、高速に電流源をオフさせる。この方式では動作
時にはSW1をオン,SW2をオフさせ定電流源６のベースま
たはゲートに電源回路５の発生電圧VCSを印加し所定の
電流を流させる。待機時にはSW1をオフ,SW2をオンさせ
定電流源６のベースまたはゲートに低位側電源電圧（V
EE）に近い電圧を印加し、負荷回路の電流を高速に０に
する。なおSW2の一方の端子には第６図では低位側電源
電圧（VEE）を印加しているが、別の外部から供給する
電源電圧、あるいは内部回路で発生する電圧を供給して
も良い。その場合これらの電圧はVEEレベルに近い程、
定電流源のオフを確実に行なうことができる。
第５図のSW1の負荷側と低位側電源電圧との間に第２の
スイツチ（SW2）を設け、動作状態から待機状態へ切換
わる際、高速に電流源をオフさせる。この方式では動作
時にはSW1をオン,SW2をオフさせ定電流源６のベースま
たはゲートに電源回路５の発生電圧VCSを印加し所定の
電流を流させる。待機時にはSW1をオフ,SW2をオンさせ
定電流源６のベースまたはゲートに低位側電源電圧（V
EE）に近い電圧を印加し、負荷回路の電流を高速に０に
する。なおSW2の一方の端子には第６図では低位側電源
電圧（VEE）を印加しているが、別の外部から供給する
電源電圧、あるいは内部回路で発生する電圧を供給して
も良い。その場合これらの電圧はVEEレベルに近い程、
定電流源のオフを確実に行なうことができる。
以下本発明を実施例を用いて詳しく説明する。
第７図は本発明の基本的な一実施例であり、第５図に示
したスイツチ１（SW1）をnMOSトランジスタを用いて実
現したものである。チツプセレクト信号（▲▼）が
ECL入力の場合は、第８図の▲▼入力回路７におい
てこのECL入力信号（High:−0.9V,Low:−1.7V）をMOSレ
ベル信号（High:−VCC,Low:−VEE）であるCS1にレベル
変換を行なう。このCS1をnMOSトランジスタQ1のゲート
に印加する。動作時には▲▼がLow,CS1がHigh（〜V
CC）となり、Q1がオンし、定電流源６のベースまたはゲ
ートにはVCSが印加され所定の電流が流れる。待機時に
は▲▼がHigh、CS1がLow（〜VEE）となりQ1がオフ
し、定電流源６のベースまたはゲートはオープンとな
り、定電流源６の電流はゼロになる。
したスイツチ１（SW1）をnMOSトランジスタを用いて実
現したものである。チツプセレクト信号（▲▼）が
ECL入力の場合は、第８図の▲▼入力回路７におい
てこのECL入力信号（High:−0.9V,Low:−1.7V）をMOSレ
ベル信号（High:−VCC,Low:−VEE）であるCS1にレベル
変換を行なう。このCS1をnMOSトランジスタQ1のゲート
に印加する。動作時には▲▼がLow,CS1がHigh（〜V
CC）となり、Q1がオンし、定電流源６のベースまたはゲ
ートにはVCSが印加され所定の電流が流れる。待機時に
は▲▼がHigh、CS1がLow（〜VEE）となりQ1がオフ
し、定電流源６のベースまたはゲートはオープンとな
り、定電流源６の電流はゼロになる。
次に第６図の原理に対応する（２個のスイツチを用いる
方式）実施例を第８図，第９図に示す。第８図は２個の
スイツチ（第６図のSW1,SW2）をいずれもnMOSトランジ
スタを用いて実現した実施例、第９図はSW1をpMOS,SW2
をMOSを用いて実現した実施例である。
方式）実施例を第８図，第９図に示す。第８図は２個の
スイツチ（第６図のSW1,SW2）をいずれもnMOSトランジ
スタを用いて実現した実施例、第９図はSW1をpMOS,SW2
をMOSを用いて実現した実施例である。
第８図ではVCS発生用電源回路５と定電流源６との間の
スイツチをnMOSトランジスタQ1，Q2で構成する。▲
▼信号は入力回路７においてMOSレベル信号CS1，▲
▼にレベル変換を行ない（High:〜VCC,Low:〜VEE）こ
れを各々Q1，Q2のゲートに入力する。動作時には▲
▼信号がLowレベルであり、▲▼，CS1がHighレベ
ルになる。したがつてQ1がオンし、Q2はオフになる。定
電流源のベースまたはゲートにはVCSが印加され所定の
電流が流れる。待機時には▲▼信号がHighレベルで
あり▲▼がHigh,CS1がLowレベルになる。したが
つてQ1がオフし、Q2がオンとなる。定電流源６のトラン
ジスタのベースあるいはゲートには低位側電源電圧VEE
に近い電圧が印加されるので定電流源６の電流は強制的
にゼロとなる。
スイツチをnMOSトランジスタQ1，Q2で構成する。▲
▼信号は入力回路７においてMOSレベル信号CS1，▲
▼にレベル変換を行ない（High:〜VCC,Low:〜VEE）こ
れを各々Q1，Q2のゲートに入力する。動作時には▲
▼信号がLowレベルであり、▲▼，CS1がHighレベ
ルになる。したがつてQ1がオンし、Q2はオフになる。定
電流源のベースまたはゲートにはVCSが印加され所定の
電流が流れる。待機時には▲▼信号がHighレベルで
あり▲▼がHigh,CS1がLowレベルになる。したが
つてQ1がオフし、Q2がオンとなる。定電流源６のトラン
ジスタのベースあるいはゲートには低位側電源電圧VEE
に近い電圧が印加されるので定電流源６の電流は強制的
にゼロとなる。
第９図は２個のスイツチをpMOSおよびnMOSで構成したも
のでこの制御を１本の▲▼信号で行なうことがで
きる。すなわち▲▼入力信号を入力回路においてMO
Sレベル信号▲▼にレベル変換しこの▲▼
でpMOSおよびnMOSをオン，オフさせる。動作時は▲
▼がLowレベルであり、pMOSトランジスタQ1をオンさ
せ、nMOSトランジスタQ2をオフさせる。したがつて電源
回路５の発生電圧VCSがほぼそのまま定電流源６のトラ
ンジスタに印加され所定の電流を流す。一方待機時には
▲▼がHighレベルであり、pMOSトランジスタQ1を
オフし、nMOSトランジスタQ2をオンさせる。したがつて
定電流源６にはほぼVEEの電圧が印加され、定電流源６
の電流を強制的にゼロとする。
のでこの制御を１本の▲▼信号で行なうことがで
きる。すなわち▲▼入力信号を入力回路においてMO
Sレベル信号▲▼にレベル変換しこの▲▼
でpMOSおよびnMOSをオン，オフさせる。動作時は▲
▼がLowレベルであり、pMOSトランジスタQ1をオンさ
せ、nMOSトランジスタQ2をオフさせる。したがつて電源
回路５の発生電圧VCSがほぼそのまま定電流源６のトラ
ンジスタに印加され所定の電流を流す。一方待機時には
▲▼がHighレベルであり、pMOSトランジスタQ1を
オフし、nMOSトランジスタQ2をオンさせる。したがつて
定電流源６にはほぼVEEの電圧が印加され、定電流源６
の電流を強制的にゼロとする。
第7,8,9図に述べたスイツチ用MOSトランジスタのゲート
制御信号CS1，▲▼の信号レベルに関してはHigh
レベルはVCCにできるだけ近く、またLowレベルはVEEレ
ベルにできるだけ近くとると、スイツチ用トランジスタ
での電位降下を無視できる程小さくでき電流設定精度を
向上できるとともに待機時の電流源の電流をリーク電流
のみの小さな値にできる。したがつて、▲▼入力信
号がECLレベル信号の時には、この入力信号を上記のMOS
レベル信号に変換する必要がある。
制御信号CS1，▲▼の信号レベルに関してはHigh
レベルはVCCにできるだけ近く、またLowレベルはVEEレ
ベルにできるだけ近くとると、スイツチ用トランジスタ
での電位降下を無視できる程小さくでき電流設定精度を
向上できるとともに待機時の電流源の電流をリーク電流
のみの小さな値にできる。したがつて、▲▼入力信
号がECLレベル信号の時には、この入力信号を上記のMOS
レベル信号に変換する必要がある。
上記レベル変換を行なうための入力回路７の構成例を第
10図に、その回路の信号レベル、タイミングの一例を第
11図に示す。第10図の回路でECL入力信号▲▼を3V
BE程度レベルシフトした後、バイポーラ差動アンプで振
幅を3V程度に増幅し、VP1とする。この後エミツタフオ
ロワ出力をとる。そしてレベルシフト用ダイオードの陽
極側と陰極側から各々cMOSインバータのpMOSおよびnMOS
に印加する。cMOSインバータは２〜３段の縦続接続をと
る。初段は入力振幅が3Vと小さいため、pMOSおよびnMOS
が常時オンするが、この初段出力は4.5V程度の振幅が得
られるので、この出力を入力に用いる第２段，第３段は
完全にcMOSインバータとして動作させることができる。
この結果CS1，▲▼は完全なMOSレベル信号が得ら
れる。（High:VCC,Low:VEE）これら信号のレベルとタイ
ミングは第11図に示した様になる。この第10図は、本発
明の範囲外のものであり、本発明の実施例におけるレベ
ル変換回路としては、どのような形式のものを使用して
もよい。
10図に、その回路の信号レベル、タイミングの一例を第
11図に示す。第10図の回路でECL入力信号▲▼を3V
BE程度レベルシフトした後、バイポーラ差動アンプで振
幅を3V程度に増幅し、VP1とする。この後エミツタフオ
ロワ出力をとる。そしてレベルシフト用ダイオードの陽
極側と陰極側から各々cMOSインバータのpMOSおよびnMOS
に印加する。cMOSインバータは２〜３段の縦続接続をと
る。初段は入力振幅が3Vと小さいため、pMOSおよびnMOS
が常時オンするが、この初段出力は4.5V程度の振幅が得
られるので、この出力を入力に用いる第２段，第３段は
完全にcMOSインバータとして動作させることができる。
この結果CS1，▲▼は完全なMOSレベル信号が得ら
れる。（High:VCC,Low:VEE）これら信号のレベルとタイ
ミングは第11図に示した様になる。この第10図は、本発
明の範囲外のものであり、本発明の実施例におけるレベ
ル変換回路としては、どのような形式のものを使用して
もよい。
次に本発明の第５図の原理を第３図に示したバイポーラ
のカレントスイツチ９の定電流源に適用した実施例を第
12図に示す。第12図でVCS発生用の定電流源８とカレン
トスイツチ９の定電流源との間に、nMOSトランジスタQ1
によるスイツチを挿入し、このスイツチを、▲▼を
MOSレベルに変換したCS1信号で制御する。
のカレントスイツチ９の定電流源に適用した実施例を第
12図に示す。第12図でVCS発生用の定電流源８とカレン
トスイツチ９の定電流源との間に、nMOSトランジスタQ1
によるスイツチを挿入し、このスイツチを、▲▼を
MOSレベルに変換したCS1信号で制御する。
第13図はBi cMOS回路（バイポーラとcMOSのデバイスを
複合した回路）でECL入力コンパチブルのメモリLSIを構
成する場合のアドレス入力バツフア・デコーダ回路に本
発明の電流制御回路を適用した実施例である。アドレス
入力信号（A0，A1，A2）はECL入力信号で約0.8Vの低振
幅信号であるので、内部のcMOS回路やBi cMOS回路を動
作させるには、これを高振幅信号に変換する必要があ
る。アドレス入力回路ではレベル変換を行なうと同時に
デユード処理をエミツタフオロワ出力のワイアドオア接
続により行なう必要がある。第13図の例ではA0，A1，A2
の３本のアドレス入力信号をカレントスイツチで約2.5
〜3Vの振幅に増幅した後、ワイアドオア接続することに
より８本の出力ラインのうち１本だけをLowレベルにす
る。この後ダイオードでレベルシフトするが陽極側をpM
OSトランジスタのゲート、陰極側をnMOSトランジスタの
ゲートに印加することにより完全MOSレベル信号（High:
VCC,2000:VEE）の（a0，a1，a2）と示す８本の出力信号
を得るものである。この８本のうちの１本だけがHighレ
ベルである。さらに別のグループのアドレス入力信号
（A3，A4，A5）も入力バツフア・デコーダ回路により
（a3，a4，a5）と示す８本の出力信号を得る。この
（a0，a1，a2）の８本と（A3，A4，A5）の８本をさらに
ワードドライバ回路20で処理し、64本のワードの中の１
本のみをHighレベルとするワード信号VXを発生する。こ
の様にしてA0〜A5の６本のアドレス入力信号を処理し64
ワードの中の１本のみをHigh、その他63本のワードをLo
wレベルとする。この入力バツフア・デコーダ回路に第
８図に示す本発明の基本実施例を適用している。すなわ
ちCS信号をレベル変換した▲▼，CS1信号で２個
のnMOSトランジスタQ1，Q2を制御し、電源回路Ａで発生
した電圧VCSAを入力バツフアカレントスイツチの電流源
に印加するか否かを制御する。
複合した回路）でECL入力コンパチブルのメモリLSIを構
成する場合のアドレス入力バツフア・デコーダ回路に本
発明の電流制御回路を適用した実施例である。アドレス
入力信号（A0，A1，A2）はECL入力信号で約0.8Vの低振
幅信号であるので、内部のcMOS回路やBi cMOS回路を動
作させるには、これを高振幅信号に変換する必要があ
る。アドレス入力回路ではレベル変換を行なうと同時に
デユード処理をエミツタフオロワ出力のワイアドオア接
続により行なう必要がある。第13図の例ではA0，A1，A2
の３本のアドレス入力信号をカレントスイツチで約2.5
〜3Vの振幅に増幅した後、ワイアドオア接続することに
より８本の出力ラインのうち１本だけをLowレベルにす
る。この後ダイオードでレベルシフトするが陽極側をpM
OSトランジスタのゲート、陰極側をnMOSトランジスタの
ゲートに印加することにより完全MOSレベル信号（High:
VCC,2000:VEE）の（a0，a1，a2）と示す８本の出力信号
を得るものである。この８本のうちの１本だけがHighレ
ベルである。さらに別のグループのアドレス入力信号
（A3，A4，A5）も入力バツフア・デコーダ回路により
（a3，a4，a5）と示す８本の出力信号を得る。この
（a0，a1，a2）の８本と（A3，A4，A5）の８本をさらに
ワードドライバ回路20で処理し、64本のワードの中の１
本のみをHighレベルとするワード信号VXを発生する。こ
の様にしてA0〜A5の６本のアドレス入力信号を処理し64
ワードの中の１本のみをHigh、その他63本のワードをLo
wレベルとする。この入力バツフア・デコーダ回路に第
８図に示す本発明の基本実施例を適用している。すなわ
ちCS信号をレベル変換した▲▼，CS1信号で２個
のnMOSトランジスタQ1，Q2を制御し、電源回路Ａで発生
した電圧VCSAを入力バツフアカレントスイツチの電流源
に印加するか否かを制御する。
またこの図ではワイアドオア後の信号のエミツタフオロ
ワ電流源もスイツチ用nMOSトランジスタQ1′，Q2′を用
いてカレントスイツチ部と同様な方法で電力制御を行な
つている。64個のワードドライド回路20はcMOS、又はBi
cMOS回路を用いて信号の切換り時のみ電力を消費する
構成が可能であるので本発明を適用していない。
ワ電流源もスイツチ用nMOSトランジスタQ1′，Q2′を用
いてカレントスイツチ部と同様な方法で電力制御を行な
つている。64個のワードドライド回路20はcMOS、又はBi
cMOS回路を用いて信号の切換り時のみ電力を消費する
構成が可能であるので本発明を適用していない。
第13図の回路は、待機時において（a0，a1，a2），
（A3，A4，A5）で示した16本のバツフア出力ラインは全
部Lowレベルとなり64本のワード線信号は全部非選択状
態のLowレベルになる。従つて全メモリセルは非選択の
保持状態となりメモリセルアレーの情報保持に好都合で
ある。
（A3，A4，A5）で示した16本のバツフア出力ラインは全
部Lowレベルとなり64本のワード線信号は全部非選択状
態のLowレベルになる。従つて全メモリセルは非選択の
保持状態となりメモリセルアレーの情報保持に好都合で
ある。
なお第13図の回路では複数の定電流源回路に対し共通の
MOSスイツチを用いて電流制御を行つているが、一個の
定電流源回路毎にMOSスイツチを設ける構成でも良い。
この方式ではMOSスイツチの個数が増えるが、MOSスイツ
チに流れる電流が小さくなるので、そこでの電位ドロツ
プが小さくなり、電流設定精度がさらに向上できる利点
がある。
MOSスイツチを用いて電流制御を行つているが、一個の
定電流源回路毎にMOSスイツチを設ける構成でも良い。
この方式ではMOSスイツチの個数が増えるが、MOSスイツ
チに流れる電流が小さくなるので、そこでの電位ドロツ
プが小さくなり、電流設定精度がさらに向上できる利点
がある。
第14図はバイポーラメモリの読出電流源、およびデイジ
ツトドライバ電流源に本発明の第９図の基本実施例を適
用した応用実施例である。第14図ではｎ行×ｍ列のセル
アレー21とその直接周辺回路を示している。大容量のバ
イポーラメモリを想定し、集中形の読出電流方式を採用
している。すなわちＹデコーダ信号Y1〜Ymの中から１本
の信号のみをHighレベルの選択状態として、このデイジ
ツトのみにIR1，IR0を流す方式である。YD1〜YDmとした
デイジツトドライバ回路壁22の各回路は第15図に示す回
路形式を採用している。この回路は非選択の63本のデイ
ジツト線D1，D0をHighクランプするためのものである。
そして第14図では集中電流源IR1，IR0，Iyの電流制御に
第９図のpMOSおよびnMOSによるスイツチを適用してい
る。この電流制御回路の動作は前述したものと同様であ
る。なお第14図では適用していないが、選択ワードのみ
に集中して流す増加保持電流ΔISTの電流源にも本発明
を適用することができる。
ツトドライバ電流源に本発明の第９図の基本実施例を適
用した応用実施例である。第14図ではｎ行×ｍ列のセル
アレー21とその直接周辺回路を示している。大容量のバ
イポーラメモリを想定し、集中形の読出電流方式を採用
している。すなわちＹデコーダ信号Y1〜Ymの中から１本
の信号のみをHighレベルの選択状態として、このデイジ
ツトのみにIR1，IR0を流す方式である。YD1〜YDmとした
デイジツトドライバ回路壁22の各回路は第15図に示す回
路形式を採用している。この回路は非選択の63本のデイ
ジツト線D1，D0をHighクランプするためのものである。
そして第14図では集中電流源IR1，IR0，Iyの電流制御に
第９図のpMOSおよびnMOSによるスイツチを適用してい
る。この電流制御回路の動作は前述したものと同様であ
る。なお第14図では適用していないが、選択ワードのみ
に集中して流す増加保持電流ΔISTの電流源にも本発明
を適用することができる。
ここで、第14図において、23はセンス回路、24は出力回
路、25は読出、書込制御回路26,27は保持電流源であ
る。
路、25は読出、書込制御回路26,27は保持電流源であ
る。
第16図は第９図と本発明の基本実施例をバイポーラメモ
リのセンス回路および出力回路に適用した応用実施例で
ある。センス線VS1，VS0にはメモリセルの読出情報に応
じて、一方のみに該出力電流IRが流れる。
リのセンス回路および出力回路に適用した応用実施例で
ある。センス線VS1，VS0にはメモリセルの読出情報に応
じて、一方のみに該出力電流IRが流れる。
前述のpMOSおよびnMOSによるスイツチにより第16図中の
センス回路30の５個の定電流源を制御することができ
る。また出力回路31は変形のシリーズゲートを用いて▲
▼とWE信号により待機時あるいは書込み時にはDo出
力を強制的にLowレベルとする。これによりDo出力をLSI
の外部でワイアドオア接続することができる。なお待機
機にDo出力をLowレベルとするため、出力回路には電流
を常時流しておく必要がある。
センス回路30の５個の定電流源を制御することができ
る。また出力回路31は変形のシリーズゲートを用いて▲
▼とWE信号により待機時あるいは書込み時にはDo出
力を強制的にLowレベルとする。これによりDo出力をLSI
の外部でワイアドオア接続することができる。なお待機
機にDo出力をLowレベルとするため、出力回路には電流
を常時流しておく必要がある。
なおここでは本発明をメモリLSIに適用した実施例を述
べてきたが、他の種類のLSIにも同様に適用することが
できる。また実施例では省略したが、LSIの定電流源に
は第３図に示す様にバイポーラトランジスタとエミツタ
抵抗とで構成する他に、抵抗を用いない定電流源や、MO
Sトランジスタを用いた定電流源がある。しかし、いず
れにしてもバイポーラトランジスタのベースやMOSトラ
ンジスタのゲートにVCSを印加するか否かを制御するこ
とにより電流制御を行なうことができる。
べてきたが、他の種類のLSIにも同様に適用することが
できる。また実施例では省略したが、LSIの定電流源に
は第３図に示す様にバイポーラトランジスタとエミツタ
抵抗とで構成する他に、抵抗を用いない定電流源や、MO
Sトランジスタを用いた定電流源がある。しかし、いず
れにしてもバイポーラトランジスタのベースやMOSトラ
ンジスタのゲートにVCSを印加するか否かを制御するこ
とにより電流制御を行なうことができる。
以上に述べた様に本発明によればメモリLSIや論理LSIの
定電流源を機能に応じてパワーオフすることができる。
さらにMOSスイツチによりオン，オフするので、VCSの電
源回路は従来の電流制御を行なわない時と同じ回路で構
成でき、さらにオン・オフ時にオーバーシユートやリン
ギングを生じることはなく、安定かつ高速に行なうこと
ができる。この効果として動作時の消費電力が1W程度の
バイポーラメモリでは、待機時の消費電力を約300mW程
度に低減できる。またBi cMOS回路を用いてECL入・出力
コンパチブルのメモリLSIでは、動作時の消費電力が500
mWに対して、待機時150mWであつたものを本発明を用い
て50mW程度に低減できる。しかしチツプセレクト信号の
入力回路での遅れ時間等からアクセス時間は約2nS増加
する。
定電流源を機能に応じてパワーオフすることができる。
さらにMOSスイツチによりオン，オフするので、VCSの電
源回路は従来の電流制御を行なわない時と同じ回路で構
成でき、さらにオン・オフ時にオーバーシユートやリン
ギングを生じることはなく、安定かつ高速に行なうこと
ができる。この効果として動作時の消費電力が1W程度の
バイポーラメモリでは、待機時の消費電力を約300mW程
度に低減できる。またBi cMOS回路を用いてECL入・出力
コンパチブルのメモリLSIでは、動作時の消費電力が500
mWに対して、待機時150mWであつたものを本発明を用い
て50mW程度に低減できる。しかしチツプセレクト信号の
入力回路での遅れ時間等からアクセス時間は約2nS増加
する。
第１図はメモリLSIのブロツク図、第２図は論理LSIのブ
ロツク分割図、第３図はバイポーラ形の基本カレントス
イツチ回路、第４図はパルス電流源制御方式の概念図、
第５図，第６図は本発明の電流制御の原理的構成を示す
概念図、第７図，第８図，第９図は本発明の基本的実施
例を示す回路図、第10図，第11図はチツプセレクト入力
信号のレベル変換回路とその波形例、第12図は本発明を
基本カレントスイツチ回路に適用した実施例を示す回路
図、第13図はBi cMOSメモリのアドレス入力バツフア・
デコーダ回路に本発明を適用した実施例、第14図はバイ
ポーラメモリのメモリセル周辺に本発明を適用した実施
例、第15図は第14図中のデイジツトドライバ回路の回路
図、第16図はバイポーラメモリのセンス回路、出力回路
に本発明を適用した実施例である。VCS……定電流源制
御電圧、▲▼……チツプセレクト入力信号、CS1，
▲▼……MOSスイツチをオン，オフするための制
御信号。
ロツク分割図、第３図はバイポーラ形の基本カレントス
イツチ回路、第４図はパルス電流源制御方式の概念図、
第５図，第６図は本発明の電流制御の原理的構成を示す
概念図、第７図，第８図，第９図は本発明の基本的実施
例を示す回路図、第10図，第11図はチツプセレクト入力
信号のレベル変換回路とその波形例、第12図は本発明を
基本カレントスイツチ回路に適用した実施例を示す回路
図、第13図はBi cMOSメモリのアドレス入力バツフア・
デコーダ回路に本発明を適用した実施例、第14図はバイ
ポーラメモリのメモリセル周辺に本発明を適用した実施
例、第15図は第14図中のデイジツトドライバ回路の回路
図、第16図はバイポーラメモリのセンス回路、出力回路
に本発明を適用した実施例である。VCS……定電流源制
御電圧、▲▼……チツプセレクト入力信号、CS1，
▲▼……MOSスイツチをオン，オフするための制
御信号。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小高 雅則 東京都小平市上水本町1450番地 株式会社 日立製作所コンピユータ事業本部デバイス 開発センター内 (72)発明者 荻上 勝己 東京都小平市上水本町1450番地 株式会社 日立製作所コンピユータ事業本部デバイス 開発センター内 (56)参考文献 特開 昭53−23526（ＪＰ，Ａ) 特開 昭57−166726（ＪＰ，Ａ)
Claims (3)
- 【請求項１】低電位側電源線に接続され、電流源用トラ
ンジスタを含んでなる電流源と、高電位側電源線の電圧
未満で、該低電位側電源線の電位に対して一定の電圧を
発生する直流定電圧源と、該電流源用トランジスタの制
御電極と該直流定電圧源とを接続するスイッチング用の
第１のMOSトランジスタと、該電流源用トランジスタの
制御電極と該低電位側電源線とを接続し、該第１のMOS
トランジスタとは相補的なスイッチ動作をする第２のMO
Sトランジスタと、外部からの入力信号に応じた信号を
該第１及び第２のMOSトランジスタのゲートに印加する
手段とを有し、 上記電流源用トランジスタの制御電極は、上記電流源が
オン時には上記一定の電圧が供給され、上記電流源がオ
フ時には上記低電位側電源線電位と等しい電圧が供給さ
れるものであることを特徴とする電流制御回路。 - 【請求項２】上記電流源用トランジスタはMOSトランジ
スタであり、上記制御電極はゲートであることを特徴と
する特許請求の範囲第１項記載の電流制御回路。 - 【請求項３】上記電流源用トランジスタはバイポーラト
ランジスタであり、上記制御電極はベースであることを
特徴とする特許請求の範囲第１項記載の電流制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59152865A JPH0763142B2 (ja) | 1984-07-25 | 1984-07-25 | 電流制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59152865A JPH0763142B2 (ja) | 1984-07-25 | 1984-07-25 | 電流制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6132125A JPS6132125A (ja) | 1986-02-14 |
| JPH0763142B2 true JPH0763142B2 (ja) | 1995-07-05 |
Family
ID=15549806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59152865A Expired - Lifetime JPH0763142B2 (ja) | 1984-07-25 | 1984-07-25 | 電流制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0763142B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2531826Y2 (ja) * | 1988-09-28 | 1997-04-09 | ローム 株式会社 | パワーセーブ回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5323526A (en) * | 1976-08-17 | 1978-03-04 | Fujitsu Ltd | Electronic circuit |
| JPS57166726A (en) * | 1981-04-06 | 1982-10-14 | Nec Corp | Output circuit for boosted signal |
-
1984
- 1984-07-25 JP JP59152865A patent/JPH0763142B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6132125A (ja) | 1986-02-14 |
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