JPH0567745A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【目的】 ＥＣＬ信号を解読するデコード回路の低消費
電力化を図った半導体集積回路装置を提供する。 【構成】 複数からなるＥＣＬ出力信号を直列形態のＰ
チャンネル型ＭＯＳＦＥＴで受け、それに適当な負荷手
段を設けてデコード回路を構成する。 【効果】 複数からなるＥＣＬ出力信号の組み合わせに
対応した複数からなるデコード回路のうち、選択信号を
形成する１つの回路でのみ直流電流パスが形成され、他
の残り全部のデコード回路では直流電流パスが形成され
ないから低消費電力化を図ることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体集積回路装置
に関し、例えばＥＣＬ（エミッタ・カップルド・ロジッ
ク）と互換性を持つ入出力インターフェイスを備えたス
タティック型ＲＡＭ（ランダム・アクセス・メモリ）に
利用して有効な技術に関するものである。

【０００２】

【従来の技術】バイポーラ型トランジスタとＣＭＯＳ
（相補型ＭＯＳ）を複合した論理ゲートやドライバ、セ
ンスアンプなどを駆使した高速・大容量のスタティック
型ＲＡＭがある。このようなスタティック型ＲＡＭに関
しては、例えば１９８６年３月１０日付『日経エレクト
ロニクス』頁１９９〜頁２０９がある。

【０００３】

【発明が解決しようとする課題】ＥＣＬ互換性のスタテ
ィック型ＲＡＭでは、ＥＣＬレベルの信号をＣＭＯＳレ
ベルに変換してアドレス選択を行うため比較的消費電流
が大きいという欠点がある。本願発明者においては、ア
ドレス選択動作において選択されるのは１つで残り全部
は非選択状態であることに着目し、選択信号を形成する
デコーダ回路のみが電流を流す構成として低消費電力化
を図ることを考えた。この発明の目的は、ＥＣＬ信号を
解読するデコード回路の低消費電力化を図った半導体集
積回路装置を提供することにある。この発明の前記なら
びにそのほかの目的と新規な特徴は、本明細書の記述お
よび添付図面から明らかになるであろう。

【０００４】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、複数からなるＥＣＬ出力信
号を直列形態のＰチャンネル型ＭＯＳＦＥＴで受け、そ
れに適当な負荷手段を設けてデコード回路を構成する。

【０００５】

【作用】上記した手段によれば、複数からなるＥＣＬ出
力信号の組み合わせに対応した複数からなるデコード回
路のうち、選択信号を形成する１つの回路でのみ直流電
流パスが形成され、他の残り全部のデコード回路では直
流電流パスが形成されないから低消費電力化を図ること
ができる。

【０００６】

【実施例】図１には、この発明が適用されたＢｉ−ＣＭ
ＯＳ構成のスタティック型ＲＡＭにおけるアドレスバッ
ファとＸアドレスデコーダの一実施例の回路図が示され
ている。同図の各回路素子は、バイポーラ型トランジス
タとＣＭＯＳ回路とを組み合わせたＢｉ−ＣＭＯＳ技術
により、単結晶シリコンのような１個の半導体基板上に
おいて形成される。なお、同図において、Ｐチャンネル
型ＭＯＳＦＥＴは、そのチャンネル部分（バックゲート
部）に矢印が付加されることによってＮチャンネル型Ｍ
ＯＳＦＥＴと区別される。

【０００７】アドレスバッファＡＤＢ０は、外部端子Ａ
０から供給されるアドレス信号を受けるトランジスタＴ
１と、そのエミッタに設けられた定電流源Ｉｏとからな
るエミッタフォロワ回路を介して、ＥＣＬ回路を構成す
る一方の差動トランジスタＴ２のベースに供給される。
他方の差動トランジスタＴ３のベースには、アドレス信
号のハイレベルとロウレベルを識別するための基準電圧
ＶＢＢが供給される。上記差動トランジスタＴ２とＴ３
の共通エミッタには、定電流源Ｉｏが設けられる。ま
た、上記差動トランジスタＴ２，Ｔ３のコレクタには、
負荷抵抗Ｒ１とＲ２がそれぞれ設けられる。

【０００８】上記差動トランジスタＴ２とＴ３のコレク
タ出力は、そのままＥＣＬレベルの信号として次のプリ
デコード回路に入力される。特に制限されないが、同様
なアドレスバッファが外部端子Ａ１，Ａ２に対応して設
けられる。プリデコード回路は、これら３ビットからな
るアドレス信号の組み合わせにより８通りのプリデコー
ド出力を形成する。同図には代表として例示的に１つの
プリデコード回路が示されている。

【０００９】Ｐチャンネル型ＭＯＳＦＥＴＱ１〜Ｑ３の
ゲートには、アドレス信号Ａ０〜Ａ２のロウレベルに対
応した内部アドレス信号が組み合わせれて入力される。
これらのＭＯＳＦＥＴＱ１〜Ｑ３には、特に制限されな
いが、負荷としてのＮチャンネル型ＭＯＳＦＥＴＱ４が
接続される。このＭＯＳＦＥＴＱ４のゲートには、適当
なバイアス電圧ＶＧが供給されて抵抗素子として作用さ
せられる。このＭＯＳＦＥＴＱ４による抵抗値は、ＭＯ
ＳＦＥＴＱ１〜Ｑ３がオン状態のときの合成抵抗値より
十分大きな抵抗値に設定される。すなわち、ＭＯＳＦＥ
ＴＱ１、Ｑ２及びＱ３のゲートに供給されるＥＣＬレベ
ルの入力信号が全てロウレベルでこれらのＭＯＳＦＥＴ
Ｑ１、Ｑ２及びＱ３がオン状態のとき、その合成コンダ
クタンスと負荷ＭＯＳＦＥＴＱ４のコンダクタンスの比
に対応してほぼ回路の接地電位のようなハイレベルの出
力信号が形成される。このように、３ビットの入力信号
が全てロウレベルのとき、ハイレベルの出力信号を形成
するのでプリデコード回路は、ノア（ＮＯＲ）論理回路
を構成する。

【００１０】上記のような８通りのプリデコード回路の
ために、３ビットの相補アドレス信号が３個ずつ組み合
わせされて８通りのプリデコード回路が形成される。こ
れらのプリデコード回路は、上記のようにそれぞれの入
力信号が全てロウレベルのときハイレベルの出力信号を
形成するので、ノア（ＮＯＲ）ゲート回路ＮＯＲ２〜Ｎ
ＯＲ８により表されている。

【００１１】特に制限されないが、アドレス信号が全部
で９ビットからなるとき、アドレス信号Ａ０〜Ａ２、Ａ
３〜Ａ５及びＡ６〜Ａ８のように３ビットずつ分けられ
て、それぞれに対応して上記のようなプリデコード回路
が構成される。そして、それぞれのプリデコード回路か
らの３つの出力信号は、ワード線ドライバを兼ねるアン
ドゲート回路ＷＤ０に入力されて、ワード線Ｗ０の選択
信号を形成するようにされる。このアンドゲート回路
は、デコード機能とプリデコード回路のバッファ回路と
しての機能も持たせられる。すなわち、多数のメモリセ
ルが接続されることにより、大きな容量性負荷を持つの
で上記のようなプリデコード回路の出力信号では高速に
駆動できないので、デコード機能とデコード機能とを兼
ねたアンドゲート回路を介して駆動する。このアンドゲ
ート回路は、入力部がＣＭＯＳ回路により構成され、出
力部がバイポーラ型トランジスタにより構成されるＢｉ
−ＣＭＯＳ回路から構成されることが望ましい。上記の
ように９ビットのアドレス信号に対応してワード線は、
Ｗ０〜Ｗ５１１の５１２本から構成される。

【００１２】この実施例では、上記のようにプリデコー
ダ回路の組み合わせにより、２４通りのプリデコード回
路のうち、ハイレベルの選択信号を形成する３個のプリ
デコード回路のみが直流電流を流し、残り２１個のワイ
ヤードオア回路では直流電流パスが形成されないから大
幅な低消費電力化を図ることができる。また、上記のよ
うなプリデコード回路は、それ自体でＥＬＣレベルの入
力信号を受けてＣＭＯＳレベルの信号に変換するという
レベル変換機能も合わせ持つものとされる。

【００１３】図２には、この発明に係るスタティック型
ＲＡＭのメモリアレイ部とその周辺回路の一実施例の具
体的回路図が示されている。メモリアレイＭＡＲＹは、
代表として相補データ線Ｄ０，Ｄ０Ｂに接続される２つ
のメモリセルが示されている。メモリセルＭＣのそれぞ
れは、互いに同じ構成にされ、その１つの具体的回路が
代表として示されているように、ゲートとドレインが互
いに交差接続され、かつソースが回路の負電圧に結合さ
れたＮチャンネル型の記憶ＭＯＳＦＥＴＱ１，Ｑ２と、
上記ＭＯＳＦＥＴＱ１，Ｑ２のドレインと回路の接地電
位との間に設けられたポリ（多結晶）シリコン層からな
る高抵抗Ｒ１，Ｒ２とを含んでいる。上記ＭＯＳＦＥＴ
Ｑ１，Ｑ２の共通接続点と相補データ線Ｄ０，Ｄ０Ｂと
の間にＮチャンネル型の伝送ゲートＭＯＳＦＥＴＱ３，
Ｑ４が設けられている。同じ行に配置されたメモリセル
の伝送ゲートＭＯＳＦＥＴＱ３，Ｑ４等のゲートは、そ
れぞれ例示的に示された対応するワード線Ｗ０、Ｗｎ等
に共通に接続され、同じ列に配置されたメモリセルの入
出力端子は、上記代表として例示的に示されている一対
の相補データ線（相補ビット線又は相補ディジット線と
も呼ばれている。）Ｄ０，Ｄ０Ｂに接続されている。

【００１４】メモリセルＭＣにおいて、ＭＯＳＦＥＴＱ
１，Ｑ２及び抵抗Ｒ１，Ｒ２は、一種のフリップフロッ
プ回路を構成しているが、情報保持状態における動作点
は、普通の意味でのフリップフロップ回路のそれと随分
異なる。すなわち、上記メモリセルＭＣにおいて、それ
を低消費電力にさせるため、その抵抗Ｒ１は、ＭＯＳＦ
ＥＴＱ１がオフ状態にされているときのＭＯＳＦＥＴＱ
２のゲート電圧をそのしきい値電圧よりも若干高い電圧
に維持させることができる程度の著しく高い抵抗値にさ
れる。同様に抵抗Ｒ２も高抵抗値にされる。言い換える
と、上記抵抗Ｒ１、Ｒ２は、ＭＯＳＦＥＴＱ１、Ｑ２の
ドレインリーク電流を補償できる程度の高抵抗にされ
る。抵抗Ｒ１、Ｒ２は、ＭＯＳＦＥＴＱ２のゲート容量
（図示しない）に蓄積されている情報電荷が放電させら
れてしまうのを防ぐ程度の電流供給能力を持つ。

【００１５】この実施例に従うと、メモリ部がＣＭＯＳ
−ＩＣ技術によって製造されるにもかかわらず、上記の
ようにメモリセルＭＣはＮチャンネルＭＯＳＦＥＴとポ
リシリコン抵抗素子とから構成される。スタティック型
ＲＡＭのメモリセルとしては、上記ポリシリコン抵抗素
子に代えてＰチャンネルＭＯＳＦＥＴを用いることもで
きる。メモリセルは、ＰチャンネルＭＯＳＦＥＴを用い
る場合に比べ、その大きさを小さくできる。すなわち、
ポリシリコン抵抗を用いた場合、駆動ＭＯＳＦＥＴＱ１
又はＱ２のゲート電極上に形成できるとともに、それ自
体のサイズを小型化できる。そして、ＰチャンネルＭＯ
ＳＦＥＴを用いたときのように、駆動ＭＯＳＦＥＴＱ
１，Ｑ２から比較的大きな距離を持って離さなければな
らないことがないので無駄な空白部分が生じない。

【００１６】同図において、特に制限されないが、各相
補データ線Ｄ０，Ｄ０Ｂと回路の接地電位との間には、
そのゲートに定常的に電源電圧ＶＥＥが供給されること
によって抵抗素子として作用するＰチャンネル型の負荷
ＭＯＳＦＥＴＱ９，Ｑ１０が設けられる。これらの負荷
ＭＯＳＦＥＴＱ９，Ｑ１０は、そのサイズが比較的小さ
く形成されることによって、小さなコンダクタンスを持
つようにされる。これらの負荷ＭＯＳＦＥＴＱ９，Ｑ１
０には、それぞれ並列形態にＰチャンネル型の負荷ＭＯ
ＳＦＥＴＱ１１，Ｑ１２が設けられる。これらの負荷Ｍ
ＯＳＦＥＴＱ１１，Ｑ１２は、そのサイズが比較的大き
く形成されることによって、比較的大きなコンダクタン
スを持つようにされる。上記ＭＯＳＦＥＴＱ９〜Ｑ１２
がオン状態における合成コンダクタンスとメモリセルＭ
Ｃの伝送ゲートＭＯＳＦＥＴ及び記憶用ＭＯＳＦＥＴの
合成コンダクタンスとの比は、上記メモリセルＭＣの読
み出し動作において、相補データ線Ｄ０，Ｄ０Ｂ等が、
その記憶情報に従った所望の電位差を持つような値に選
ばれる。上記各負荷ＭＯＳＦＥＴＱ１１，Ｑ１２のゲー
トには、書き込み動作の時に回路の接地電位のようなハ
イレベルにされる内部書き込み信号ＷＥが供給される。
これにより、書き込み動作のとき、上記負荷ＭＯＳＦＥ
ＴＱ１１，Ｑ１２はオフ状態にされる。したがって、書
き込み動作における相補データ線の負荷手段は、上記小
さなコンダクタンスのＭＯＳＦＥＴＱ９，Ｑ１０のみと
なる。

【００１７】この実施例では、特に制限されないが、カ
ラムスイッチを通して読み出されるメモリセルの読み出
し信号の信号振幅をメモリセルのアドレスに無関係にほ
ぼ一定にするために、上記のような負荷ＭＯＳＦＥＴＱ
９〜Ｑ１２は、相補データ線Ｄ０，Ｄ０Ｂの遠端側、言
い換えるならばら、カラムスイッチ側に接続されるデー
タ線の端に対して反対側の端ではなく、相補データ線と
カラムスイッチに近接して設けられる。具体的に説明す
るならば、上記負荷ＭＯＳＦＥＴＱ９〜Ｑ１２は、カラ
ムスイッチに最も近い位置に配置されるメモリセルとカ
ラムスイッチとの間に配置される。

【００１８】同図において、ワード線Ｗ０は、ワード線
の高速に選択／非選択に切り換えるためにＸデコーダ回
路ＸＤＣＲとワードドライバＷＤとによって駆動される
が、同図では図面が複雑化されるのを防ぐために、ノア
ゲート回路Ｇ１によりＸデコーダＸＤＣＲとワードドラ
イバＷＤを兼ねて表している。このことは、他の代表と
して示されているワード線Ｗｎについても同様である。
これらのアンドゲート回路Ｇ１，Ｇ２等の入力端子に
は、外部から供給される複数ビットからなるＸ系の外部
アドレス信号ＡＸ（ ＡＸ０〜ＡＸｉ）を受けるアドレ
スバッファＸＢによって形成された内部相補アドレス信
号が所定の組合せをもって印加される。なお、実際に
は、Ｘデコーダ回路ＸＤＣＲは、前記図１のようなノア
ゲート回路からなるプリデコード回路の組み合わせによ
り多段構成にされるが、この実施例でそれを１つのノア
ゲート回路により機能的に示している。

【００１９】特に制限されないが、上記メモリアレイに
おける相補データ線Ｄ０と読み出し用の共通相補データ
線ＲＣＤとの間には、Ｐチャンネル型ＭＯＳＦＥＴＱ５
かならるカラムスイッチが設けられる。他のデータ線Ｄ
０Ｂと読み出し用の共通相補データ線ＲＣＤＢとの間に
も、Ｐチャンネル型ＭＯＳＦＥＴＱ６からなるカラムス
イッチが設けられる。上記メモリアレイにおける相補デ
ータ線Ｄ０と書き込み用の共通相補データ線ＷＣＤとの
間には、Ｎチャンネル型ＭＯＳＦＥＴＱ７かならるカラ
ムスイッチが設けられる。他のデータ線Ｄ０Ｂと書き込
み用の共通相補データ線ＷＣＤＢとの間にも、Ｎチャン
ネル型ＭＯＳＦＥＴＱ８からなるカラムスイッチが設け
られる。上記Ｎチャンネル型ＭＯＳＦＥＴＱ７とＱ８の
ゲートには、カラム選択信号Ｙ０が供給され、Ｐチャン
ネル型ＭＯＳＦＥＴＱ５とＱ６のゲートには、インバー
タ回路Ｎ１によって反転されたカラム選択信号Ｙ０が供
給される。これにより、カラム選択信号Ｙ０がハイレベ
ルの選択レベルにされると、上記Ｎチャンネル型ＭＯＳ
ＦＥＴＱ７，Ｑ８とＰチャンネル型ＭＯＳＦＥＴＱ５，
Ｑ６がオン状態にされる。上記カラム選択信号Ｙ０は、
上記Ｘデコーダ回路ＸＤと類似の回路から構成されるＸ
デコード回路ＹＤ（図示せず）により形成される。

【００２０】読み出し動作のときには、回路の接地電位
に対してデータ線負荷抵抗等にメモリ電流が流れること
より生じる電圧降下分が読み出し信号として出力され
る。それ故、上記のようにＰチャンネル型ＭＯＳＦＥＴ
をカラムスイッチとして用いることにより、データ線に
おけるメモリセルの読み出し信号をＭＯＳＦＥＴのしき
い値電圧によるレベル損失が生じることなく、そのまま
共通相補データ線ＣＤ，ＣＤＢ側に伝えることができ
る。また、書き込み動作においては、相補データ線Ｄ
０，Ｄ０Ｂのうち、一方を回路の接地電位のようなロウ
レベルにして、それに接続されるメモリセルの記憶ＭＯ
ＳＦＥＴをオフ状態にさせることより、他方の記憶ＭＯ
ＳＦＥＴをオン状態に切り換える。それ故、上記のよう
にＮチャンネル型ＭＯＳＦＥＴをカラムスイッチとして
用いることにより、回路の接地電位のロウレベルをその
ままデータ線に伝えることができる。

【００２１】この実施例において、読み出し用の共通相
補データ線ＲＣＤ，ＲＣＤには、読み出し用の共通相補
データ線に給電を行うＰチャンネル型からなる負荷ＭＯ
ＳＦＥＴＱ１５，Ｑ１４が設けられる。これらの負荷Ｍ
ＯＳＦＥＴＱ１５，Ｑ１４のゲートには、電源電圧ＶＥ
Ｅのようなロウレベルが定常的に供給されることによっ
て抵抗素子として作用する。この負荷ＭＯＳＦＥＴＱ１
５，Ｑ１４の抵抗値は、上記データ線Ｄ０，Ｄ０Ｂに設
けられる負荷ＭＯＳＦＥＴＱ１１，Ｑ１２に対して十分
大きな抵抗値を持つように設定される。

【００２２】上記読み出し用の共通相補データ線ＲＣ
Ｄ，ＲＣＤＢは、センスアンプＳＡの入力端子に結合さ
れる。センスアンプＳＡの出力信号は、外部端子から出
力信号を送出するデータ出力回路ＯＢの入力端子に伝え
られる。上記書き込み用の共通相補データ線ＷＣＤ，Ｗ
ＣＤＢは、書き込みアンプＷＡの出力端子に結合され
る。この書き込みアンプＷＡの入力端子には、外部端子
から供給される書き込みデータを受けるデータ入力回路
ＩＢの出力信号が供給される。このように共通データ線
を読み出し用と書き込み用に分離することにより、セン
スアンプＳＡ及び書き込みアンプＷＡの動作に最適に共
通相補データ線の負荷条件を設定することができるもの
となる。そして、高速読み出し化のために読み出し用の
共通相補データ線ＲＣＤ，ＲＣＤＢ間にイコライズ用の
Ｐチャンネル型ＭＯＳＦＥＴＱ１３が設けられる。この
ＭＯＳＦＥＴＱ１３のゲートには、イコライズパルスＥ
Ｑが供給される。イコライズパルスＥＱは、Ｘ系又はＹ
系のいずれか１ビットのアドレス信号でも変化したとき
発生され、ＭＯＳＦＥＴＱ１３をオン状態にして共通相
補データ線ＲＣＤ，ＲＣＤＢを短絡させる。

【００２３】なお、上記実施例のスタティック型ＲＡＭ
のメモリセルからの読し動作は、次の通りである。メモ
リセルのオン状態にされる記憶ＭＯＳＦＥＴは、定電流
源とみなすことができる。それ故、メモリセルからの読
み出しロウレベルは、負荷ＭＯＳＦＥＴＱ１１，Ｑ１２
に最も近いメモリセルＭＣｎでは、データ線負荷ＭＯＳ
ＦＥＴＱ１１，Ｑ１２の抵抗分ＲＬにメモリ電流Ｉｏが
流れることより発生する電圧降下となる。上記メモリ電
流Ｉｏは、上記抵抗ＲＬに並列形態に設けられるカラム
スイッチの抵抗分ＲＹと共通データ線負荷ＭＯＳＦＥＴ
Ｑ１５，Ｑ１４の抵抗分ＲＰにも分流して流れるが、こ
れらの抵抗ＲＹ及びＲＰの直列合成抵抗は、上記抵抗Ｒ
Ｌに比べて十分大きいから実質的に無視できる。

【００２４】これに対して、上記負荷ＭＯＳＦＥＴから
もっとも遠い位置に配置されるメモリセルＭＣ０では、
上記抵抗ＲＬとデータ線の抵抗分ＲＤにメモリ電流Ｉｏ
が流れることになる。それ故、メモリセルの入出力ノー
ドでは、上記抵抗ＲＬ＋ＲＤによる大きな信号振幅にさ
れるが、カラムスイッチ側では上記同様に抵抗ＲＬにメ
モリ電流Ｉｏが流れることにより発生する電圧降下分の
みとなる。それ故、読み出し用の共通相補データ線ＲＤ
Ｃ，ＲＣＤＢを通してセンスアンプＳＡの入力に伝えら
れるメモリセルの読み出し信号は、Ｘ系のアドレスに無
関係にほぼ一定にできる。

【００２５】図３には、この発明が適用されたＢｉ−Ｃ
ＭＯＳ構成のスタティック型ＲＡＭにおけるアドレスバ
ッファとＸアドレスデコーダの他の一実施例の回路図が
示されている。この実施例では、差動トランジスタ回路
のコレクタ抵抗Ｒ１，Ｒ２に対してレベルシフト用の抵
抗Ｒ３を介して回路の接地電位が与えられる。この構成
では、ＥＣＬレベルの出力信号は、全体としてＩｏ×Ｒ
３だけレベル低下させられる。このレベルシフト量は、
Ｐチャンネル型ＭＯＳＦＥＴＱ１等のしきい値電圧と同
じかそれより少し小さな電圧に設定される。例えば、Ｍ
ＯＳＦＥＴＱ１等のしきい値電圧が−０．６Ｖ程度な
ら、上記Ｉｏ×Ｒ３によるレベルシフト量も−０．６〜
−０．５Ｖ程度に設定される。

【００２６】この構成では、ＥＣＬレベルの出力信号が
レベルシフト量だけ低下する。それ故、オン状態にされ
るＰチャンネル型ＭＯＳＦＥＴのゲートとソース間電圧
が大きくなり、図１の実施例に比べてＭＯＳＦＥＴＱ１
〜Ｑ３のサイズを小さくできる。あるいは、ＭＯＳＦＥ
ＴＱ４の抵抗値をそれに応じて小さくできる。これによ
り、デコード回路の出力信号を高速に変化させることが
できる。

【００２７】図４には、この発明が適用されたＢｉ−Ｃ
ＭＯＳ構成のスタティック型ＲＡＭにおけるアドレスバ
ッファとＸアドレスデコーダの更に他の一実施例の回路
図が示されている。この実施例では、差動トランジスタ
回路のコレクタ出力は、エミッタフォロワトランジスタ
Ｔ４，Ｔ５を介して出力される。これらエミッタフォロ
ワトランジスタのエミッタには、それぞれ定電流源Ｉｏ
が設けられる。上記のようなエミッタフォロワトランジ
スタＴ４，Ｔ５等の付加により、出力レベルがそのベー
ス，エミッタ間電圧だけレベルシフトされて出力され
る。これに応じて、デコード回路には、レベルシフト用
のダイオードＤ１が設けられる。このダイオードは、ダ
イオード接続されたトランジスタにより構成される。こ
の構成では、エミッタフォロワトランジスタのベース，
エミッタ間電圧に対応してＰチャンネル型ＭＯＳＦＥＴ
のソース電位も低下するので、ハイレベル側の出力信号
によってＰチャンネル型ＭＯＳＦＥＴがウィークリィに
オン状態にされることがない。

【００２８】この構成では、ＥＣＬ回路の出力側にプリ
デコード回路を構成する多数のＭＯＳＦＥＴが接続され
ることにより、比較的大きな負荷容量が接続されても、
エミッタフォロワトランジスタを付加することにより高
速に駆動できる。なお、プリデコーダ回路の出力信号の
うち、ＣＭＯＳレベルに変換されたハイレベルは、上記
レベルシフトダイオードＤ１によるレベル低下が生じ
る。また、プリデコード回路の電流駆動能力が小さくて
動作速度が遅くなるなら、ＣＭＯＳ回路又はＢｉ−ＣＭ
ＯＳ構成のバッファＢ０を設けてるようにすればよい。

【００２９】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 複数からなるＥＣＬ出力信号を直列形態のＰチ
ャンネル型ＭＯＳＦＥＴで受け、それに適当な負荷手段
を設けてデコード回路を構成することにより、複数から
なるＥＣＬ出力信号の組み合わせに対応した複数からな
るデコード回路のうち、選択信号を形成する１つの回路
でのみ直流電流パスが形成され、他の残り全部のデコー
ド回路では直流電流パスが形成されないから低消費電力
化を図ることができるという効果が得られる。 （２） 上記（１）により、ＥＣＬの入力信号によりＰ
チャンネル型ＭＯＳＦＥＴをスイッチ制御して、出力信
号を形成するのでＣＭＯＳレベルに変換された出力信号
を得ることができる。これにより、プリデコード回路が
デコード機能とレベル変換機能を合わせ持つため回路の
簡素化と高速化が可能になるという効果が得られる。

【００３０】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図１
において、入力信号の数は３個の他、４個あるいはそれ
以上であってもよい。このように入力信号の数を増加さ
せると、それに応じて低消費電力化が可能になる。ただ
し、入力信号の数を増加させると、それに応じてプリデ
コード部での信号伝播速度が遅くなるので、前記実施例
のように、アドレス信号を適当に分割し、複数種類のプ
リデコード回路を設け、多段のデコード回路を構成する
ことが現実的である。プリデコード回路の負荷手段は、
Ｎチャンネル型ＭＯＳＦＥＴの他、ポリシリコン層等の
ような他の適当な抵抗手段であってもよい。また、図４
のようにエミッタフォロワトランジスタを付加した場
合、エミッタフォロワトランジスタのエミッタを共通化
してワイヤードオア回路により初段のプリデコード回路
を構成し、そのプリデコード出力信号を上記直列形態の
Ｐチャンネル型ＭＯＳＦＥＴを用いたプリデコード回路
で解読してワード線の選択信号を形成するものであって
もよい。この発明は、前記のようなＥＣＬ互換性を持つ
スタティック型ＲＡＭの他、ＥＣＬゲートアレイ等のよ
うにＥＣＬ信号を受けるデコード回路を含む半導体集積
回路装置に広く利用できる。

【００３１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、複数からなるＥＣＬ出力信
号を直列形態のＰチャンネル型ＭＯＳＦＥＴで受け、そ
れに適当な負荷手段を設けてデコード回路を構成するこ
とにより、複数からなるＥＣＬ出力信号の組み合わせに
対応した複数からなるデコード回路のうち、選択信号を
形成する１つの回路でのみ直流電流パスが形成され、他
の残り全部のデコード回路では直流電流パスが形成され
ないから低消費電力化を図ることができる。

【図面の簡単な説明】

【図１】この発明が適用されたＢｉ−ＣＭＯＳ構成のス
タティック型ＲＡＭにおけるアドレスバッファとＸアド
レスデコーダの一実施例を示す回路図である。

【図２】この発明が適用されるＢｉ−ＣＭＯＳ構成のス
タティック型ＲＡＭのメモリアレイ部とその周辺回路の
一実施例を示す具体的回路図である。

【図３】この発明が適用されたＢｉ−ＣＭＯＳ構成のス
タティック型ＲＡＭにおけるアドレスバッファとＸアド
レスデコーダの他の一実施例を示す回路図である。

【図４】この発明が適用されたＢｉ−ＣＭＯＳ構成のス
タティック型ＲＡＭにおけるアドレスバッファとＸアド
レスデコーダの更に他の一実施例を示す回路図である。

【符号の説明】

ＡＤＢ０〜ＡＤＢ２…アドレスバッファ、ＮＯＲ１〜Ｎ
ＯＲ８…プリデコード回路、ＷＤ０…デコーダ兼ワード
ドライバ、ＸＢ…Ｘ系アドレスバッファ、ＸＤＤＣＲ…
Ｘ系デコーダ回路、ＹＳ…カラムスイッチ（Ｙセレク
タ）、ＭＡＲＹ…メモリアレイ、ＳＡ…センスアンプ、
ＤＯＢ…データ出力回路、ＤＩＢ…データ入力回路、Ｗ
Ａ…書き込みアンプ、ＭＣ…メモリセル、Ｗ０，Ｗｎ…
ワード線、Ｄ０，Ｄ０Ｂ…相補データ線、ＲＣＤ，ＲＣ
ＤＢ…読み出し用共通相補データ線、ＷＣＤ，ＷＣＤＢ
…書き込み用共通相補データ線、Ｑ１〜Ｑ１５…ＭＯＳ
ＦＥＴ、Ｔ１〜Ｔ５…トランジスタ。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数のＥＣＬ出力信号を受ける直列形態
   に接続されたＰチャンネル型ＭＯＳＦＥＴと負荷手段か
   らなるデコード回路を含むことを特徴とする半導体集積
   回路装置。
2. 【請求項２】 上記Ｐチャンネル型ＭＯＳＦＥＴと負荷
   手段からなるデコード回路の出力部には、電流増幅を行
   う出力バッファ回路が設けられるものであることを特徴
   とする請求項１の半導体集積回路装置。
3. 【請求項３】 上記デコーダ回路は、ＥＣＬレベルのア
   ドレス信号を受けてＣＭＯＳレベルに変換されたワード
   線の選択信号又はデータ線の選択信号を形成するために
   用いられるものであることを特徴とする請求項１又は請
   求項２の半導体集積回路装置。