JPH05152933A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【目的】 低消費電力化と高速化を実現したＥＣＬワイ
ヤードオア回路を備えた半導体集積回路装置を提供す
る。 【構成】 ワイヤードオア構成に接続される複数のエミ
ッタフォロワ出力トランジスタの出力信号により、基準
電位に対する絶対値的な出力信号レベルに対応した電流
を形成し、これを帰還させて可変電流源を構成してワイ
ヤードオア回路を動作させる。 【効果】 出力信号がハイレベルのときには動作電流が
小さくて低消費電力化が可能となり、出力信号がハイレ
ベルからロウレベルに変化するきには動作電流が増加す
るので高速化が可能になる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体集積回路装置
に関し、例えばＥＣＬ（エミッタ・カップルド・ロジッ
ク）と互換性を持つ入出力インターフェイスを備えたス
タティック型ＲＡＭ（ランダム・アクセス・メモリ）に
利用して有効な技術に関するものである。

【０００２】

【従来の技術】バイポーラ型トランジスタとＣＭＯＳ
（相補型ＭＯＳ）を複合した論理ゲートやドライバ、セ
ンスアンプなどを駆使した高速・大容量のスタティック
型ＲＡＭがある。このようなスタティック型ＲＡＭに関
しては、例えば１９８６年３月１０日付『日経エレクト
ロニクス』頁１９９〜頁２０９がある。

【０００３】

【発明が解決しようとする課題】ＥＣＬ回路では、エミ
ッタフォロワトランジスタのエミッタを共通化してワイ
ヤードオア論理を採ることが行われている。このような
ワイヤードオア回路では、低消費電力化のためには定電
流源の定電流を小さく設定することが望ましい。しか
し、出力信号の立ち下がりの高速化のためには上記定電
流を大きく設定することが望ましい。従来のＥＣＬ回路
では、互いに相反する関係にある消費電力と動作速度の
兼ね合いからいずれかを犠牲にした回路設計が行われる
ことなる。この発明の目的は、低消費電力化と高速化を
実現したＥＣＬワイヤードオア回路を備えた半導体集積
回路装置を提供することにある。この発明の前記ならび
にそのほかの目的と新規な特徴は、本明細書の記述およ
び添付図面から明らかになるであろう。

【０００４】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、ワイヤードオア構成に接続
される複数のエミッタフォロワ出力トランジスタの出力
信号により、基準電位に対する絶対値的な出力信号レベ
ルに対応した電流を形成し、これを帰還させて可変電流
源を構成してワイヤードオア回路を動作させる。

【０００５】

【作用】上記した手段によれば、出力信号がハイレベル
のときには動作電流が小さくて低消費電力化が可能とな
り、出力信号がハイレベルからロウレベルに変化するき
には動作電流が増加するので高速化が可能になる。

【０００６】

【実施例】図１には、この発明に係るＥＣＬワイヤード
オア回路の一実施例の回路図が示されている。同図の各
回路素子は、バイポーラ型トランジスタとＣＭＯＳ回路
とを組み合わせたＢｉ−ＣＭＯＳ技術により、単結晶シ
リコンのような１個の半導体基板上において形成され
る。なお、同図において、Ｐチャンネル型ＭＯＳＦＥＴ
は、そのチャンネル部分（バックゲート部）に矢印が付
加されることによってＮチャンネル型ＭＯＳＦＥＴと区
別される。

【０００７】トランジスタＴ１とＴ２は、エミッタフォ
ロワ出力トランジスタを構成し、その入力信号ＡとＢ
は、後述するようなＥＣＬ回路を構成する差動トランジ
スタ回路の出力信号が供給される。上記出力トランジス
タＴ１とＴ２のエミッタは、共通に接続されて定電流源
が負荷として共通に設けられる。これにより、入力信号
ＡとＢのうち、いずれかがハイレベルときにはハイレベ
ルの出力信号Ｘが得られるというオア論理を構成するこ
とができる。上記定電流源は、定電圧ＶＣＳを受けるト
ランジスタＴ３とそのエミッタ抵抗Ｒ１から構成され
る。特に制限されないが、定電圧ＶＣＳは、約１．５Ｖ
ＢＥ（ＶＢＥは、トランジスタのベース，エミッタ間電
圧）に設定され、０．５ＶＢＥ／Ｒ１のような定電流Ｉ
ｏを流すようにされる。低消費電力化のために上記定電
流Ｉｏは、極力小さな電流値に設定される。このような
小さな電流値に設定することにより、後述するように出
力信号がハイレベルのときには消費電流が定電流Ｉｏに
よりほぼ決定されるから低消費電力化が可能になる。

【０００８】この実施例では、動作の高速化のために次
のような可変電流源回路が追加される。上記出力信号Ｘ
は、Ｐチャンネル型ＭＯＳＦＥＴＱ１のゲートに供給さ
れ、ここで電流信号に変換される。特に制限されない
が、Ｐチャンネル型ＭＯＳＦＥＴＱ１は、出力信号Ｘが
ハイレベルに対応したしきい値電圧を持つようにされ
る。これにより、出力信号Ｘがハイレベルのときはオフ
状態となり、出力信号Ｘがロウレベルときにはオン状態
になる。なお、Ｐチャンネル型ＭＯＳＦＥＴＱ１は、通
常の製造プロセスにより形成される約０．６Ｖ程度のし
きい値電圧を持つものであってもよい。ＥＣＬハイレベ
ルは、約０．８Ｖ程度であるので、ＭＯＳＦＥＴＱ１は
オン状態になるが、そのドレイン電流は小く実質的には
無視でき、出力信号Ｘのロウレベルにより大きなドレイ
ン電流を流すようにされる。

【０００９】上記出力信号Ｘに対応して流れるドレイン
電流Ｉ１は、電流ミラー形態にされたＮチャンネル型Ｍ
ＯＳＦＥＴＱ２とＱ３に供給され、ここで吸い込み電流
Ｉ２に変換される。この電流Ｉ２は、上記ワイヤードオ
ア回路の動作電流として帰還される。すなわち、ＭＯＳ
ＦＥＴＱ３は定電流トランジスタＴ３と並列形態に接続
される。これにより、帰還電流Ｉ２は、定電流Ｉｏに加
算されてワイヤードオア回路の動作電流とされる。電流
ミラー回路を構成するＭＯＳＦＥＴＱ２とＱ３は、その
サイズ比を同じくすると、電流Ｉ１＝Ｉ２となり、ＭＯ
ＳＦＥＴＱ２のサイズＷ２に比べてＭＯＳＦＥＴＱ３の
サイズＷ３を大きくすると、Ｗ３／Ｗ２に対応して電流
Ｉ２が増大される。

【００１０】この実施例では、出力信号Ｘがハイレベル
のときには、Ｐチャンネル型ＭＯＳＦＥＴＱ１がオフ状
態又はオン状態でも小さな電流しか流さない。これによ
り、実質的にはワイヤードオア回路での動作電流は定電
流トランジスタＴ３により形成される定電流Ｉｏとな
る。この電流Ｉｏは、トランジスタＴ１とＴ２のベー
ス，エミッタ間のバイアスを確保するための極小さな電
流値に設定される。例えば、従来のワイヤードオア回路
の定電流の１／１０程度でよい。なお、上記電流帰還回
路での電流Ｉ３が無視できないなら、出力信号Ｘがハイ
レベルのときの電流Ｉ２と定電流Ｉｏとを合成した電流
Ｉ２＋Ｉｏが上記１／１０程度の電流になるように定電
流Ｉｏ及びＩ２を設定すればよい。

【００１１】入力信号ＡとＢが共にロウレベルになるこ
とに応じて出力信号Ｘがロウレベルに変化しようとする
と、それに応じてＰチャンネル型ＭＯＳＦＥＴＱ１のド
レイン電流が増加し、上記電流ミラー回路を介して可変
電流Ｉ２を増加させる。これのような正帰還ループによ
り、出力信号Ｘのロウレベルへの変化とともに電流Ｉ２
が増加し、出力信号Ｘは高速にハイレベルからロウレベ
ルに変化する。以上のような動作によって、低消費電力
化と動作の高速化を図ることができるものである。

【００１２】図２には、この発明に係るＥＣＬワイヤー
ドオア回路の他の一実施例の回路図が示されている。同
図においては、Ｐチャンネル型ＭＯＳＦＥＴＱ１のソー
スと回路の接地電位点との間にレベルシフト用ダイオー
ドＱ５が設けられる。このダイオードＱ５は、特に制限
されないが、ダイオード形態にされたＰチャンネル型Ｍ
ＯＳＦＥＴにより構成される。これにより、Ｐチャンネ
ル型ＭＯＳＦＥＴＱ１の実質的なしきい値電圧を約−
１．２Ｖ程度に大きくでき、出力信号Ｘのハイレベルに
より完全にＰチャンネル型ＭＯＳＦＥＴＱ１をオフ状態
にできる。そして、出力信号Ｘが−１．２Ｖ以下のロウ
レベルになると、Ｐチャンネル型ＭＯＳＦＥＴＱ１がオ
ン状態となり、Ｎチャンネル型の負荷ＭＯＳＦＥＴＱ２
とでＣＭＯＳレベルのハイレベルの信号を形成し、それ
によりスイッチＭＯＳＦＥＴＱ４をオン状態にする。こ
のスイッチＭＯＳＦＥＴＱ４は、Ｎチャンネル型ＭＯＳ
ＦＥＴから構成され、定電流源を構成するＮチャンネル
型ＭＯＳＦＥＴＱ３のゲートに定電圧ＶＧを供給する。
この電圧ＶＧは、特に制限されないが、約２ＶＢＥのよ
うな定電圧とされてＭＯＳＦＥＴＱ３により定電流Ｉ２
を形成する。

【００１３】この実施例では、出力信号Ｘがハイレベル
のときには定電流ＩｏによりトランジスタＴ１とＴ２が
バイアスされる程度の小さな消費電流した流さないので
低消費電力化が可能になる。そして、出力信号Ｘが約−
１．２Ｖ以下のロウレベルに変化すると、ＭＯＳＦＥＴ
Ｑ３による定電流Ｉ２が実質的な動作電流となって出力
信号Ｘを高速にロウレベルに引き抜き、動作の高速化を
図ることができる。

【００１４】なお、上記レベルシフトダイオードＱ５
は、省略してもよい。すなわち、Ｐチャンネル型ＭＯＳ
ＦＥＴＱ１のしきい値電圧が約−０．６Ｖ程度により出
力信号ＸがハイレベルのときＰチャンネル型ＭＯＳＦＥ
ＴＱ１がオン状態であっても、そのときのコンダクタン
スに対して負荷ＭＯＳＦＥＴＱ２のコンダクタンスが大
きく設定されてスイッチＭＯＳＦＥＴＱ４がオフ状態を
維持すばよい。そして、出力信号Ｘがロウレベルのとき
には、ＭＯＳＦＥＴＱ１とＱ２のコンダクタンス比が逆
転し、スイッチＭＯＳＦＥＴＱ４をオン状態にできるよ
うなハイレベルの出力信号が形成されればよいのであ
る。

【００１５】図３には、この発明に係るＥＣＬワイヤー
ドオア回路の更に他の一実施例の回路図が示されてい
る。同図においては、ＭＯＳＦＥＴに代えてバイポーラ
型トランジスタＴ４〜Ｔ６を用いて電流帰還回路が構成
される。すなわち、図１のＰチャンネル型ＭＯＳＦＥＴ
Ｑ１に代えてＰＮＰトランジスタＴ４により出力信号Ｘ
に対応した電流Ｉ１が形成される。トランジスタＴ４の
エミッタ抵抗は、出力信号Ｘのハイレベルとロウレベル
に対応した電流設定用の抵抗である。また、図１の電流
ミラー回路を構成するＮチャンネル型ＭＯＳＦＥＴＱ２
とＱ３に代えて、電流ミラー形態にされたＮＰＮトラン
ジスタＴ５とＴ６が用いられる。この実施例回路の動作
は、前記図１の実施例回路とほぼ同じであるのでその説
明を省略する。

【００１６】図４には、この発明が適用されたＢｉ−Ｃ
ＭＯＳ構成のスタティック型ＲＡＭにおけるアドレスバ
ッファとＸアドレスデコーダの一実施例の回路図が示さ
れている。同図の各回路素子に付された回路記号は、前
記図１ないし図３のものと一部重複しているが、それぞ
れは別個の回路機能を持つものであると理解されたい。
このことは、後に説明する図５においても同様である。

【００１７】アドレスバッファＡＤＢ０は、外部端子Ａ
０から供給されるアドレス信号を受けるトランジスタＴ
１と、そのエミッタに設けられた定電流源Ｉｏとからな
るエミッタフォロワ回路を介して、ＥＣＬ回路を構成す
る一方の差動トランジスタＴＴ２のベースに供給され
る。他方の差動トランジスタＴ３のベースには、アドレ
ス信号のハイレベルとロウレベルを識別するための基準
電圧ＶＢＢが供給される。上記差動トランジスタＴ２と
Ｔ３の共通エミッタには、定電流源Ｉｏが設けられる。
また、上記差動トランジスタＴ２，Ｔ３のコレクタに
は、負荷抵抗Ｒ１とＲ２がそれぞれ設けられる。

【００１８】上記差動トランジスタＴ２とＴ３のコレク
タ出力は、エミッタフォロワ出力トランジスタＴ４，Ｔ
５のベースに供給される。特に制限されないが、これら
の出力トランジスタＴ４，Ｔ５は、後述するようなワイ
ヤードオア回路からなるプリデコーダ回路を構成するた
めにマルチエミッタ構造にされる。すなわち、同様なア
ドレスバッファが外部端子Ａ１，Ａ２に対応して設けら
れ、３ビットからなるアドレス信号の組み合わせにより
８通りのプリデコード出力が形成される。

【００１９】上記のような８通りのプリデコード出力に
対応して８個の定電流源Ｉｏが設けられる。この定電流
源Ｉｏは、前記図１ないし図３の実施例の定電流源Ｉｏ
に対応してトランジスタＴ４，Ｔ５等のベース，エミッ
タ間のバイアス用の極小さな電流値にされる。なお、ア
ドレスバッファＡＤＢ０等で用いられる定電流源Ｉｏの
電流値は、それぞれの動作に対応した比較的大きな電流
値に設定される。すなわち、この実施例では、Ｉｏは定
電流源を示す回路記号であり、電流値そのものをも表す
ものではない。

【００２０】上記のような８通りのワイヤードオア論理
のために、各エミックフォロワトランジスタＴ４，Ｔ５
等は、４個ずつのエミッタを持ち、それが３個ずつ組み
合わせされて８通りのワイヤードオア回路を構成する。
上記８通りのワイヤードオア回路のうち、代表として例
示的に１つの回路に対して前記同様なＭＯＳＦＥＴＱ１
〜Ｑ３からなる電流帰還回路が設けられる。すなわち、
Ｐチャンネル型ＭＯＳＦＥＴＱ１のゲートには、ワイヤ
ードオア回路の出力信号が供給され、そこで形成さり電
流がＮチャンネル型ＭＯＳＦＥＴＱ２とＱ３からなる電
流ミラー回路を介して帰還される。残りの７通りのワイ
ヤードオア回路においても、上記同様な電流帰還回路が
設けられる。

【００２１】ワイヤードオア回路の出力信号は、次のレ
ベル変換回路によりＣＭＯＳレベルに変換される。すな
わち、ＥＣＬレベルの信号は、Ｐチャンネル型ＭＯＳＦ
ＥＴＱ５のソースとゲート間に供給される。すなわち、
ＭＯＳＦＥＴＱ５は、そのソースが回路の接地電位点に
接続されることにより、回路の接地電位を基準の電位と
するＥＣＬレベルの入力信号がＭＯＳＦＥＴＱ５のゲー
トとソース間に供給されることになる。このＭＯＳＦＥ
ＴＱ５のドレインと回路の電源電圧ＶＥＥとの間には、
Ｎチャンネル型ＭＯＳＦＥＴＱ７が設けられる。

【００２２】ＥＣＬ入力信号に対応してＭＯＳＦＥＴＱ
５とＭＯＳＦＥＴＱ７を相補的にスイッチ制御するため
に、ＥＣＬ入力信号がソースに供給されゲートに基準電
圧ＶＲＥＦが供給されるＰチャンネル型ＭＯＳＦＥＴＱ
４が設けられる。このＭＯＳＦＥＴＱ４のドレイン側に
は、特に制限されないが、上記電流帰還回路のＭＯＳＦ
ＥＴＱ２と電流ミラー形態にされたＭＯＳＦＥＴＱ６が
設けられる。そして、ＭＯＳＦＥＴＱ４とＱ５よりレベ
ル変換された信号が上記ＭＯＳＦＥＴＱ７のゲートに供
給される。ＭＯＳＦＥＴＱ４は、前記ＭＯＳＦＥＴＱ５
のようなソース接地ゲート入力の増幅動作を行うのでは
なく、ゲート接地ソース入力の増幅動作を行うようにさ
れる。これにより、ＭＯＳＦＥＴＱ４とＱ５は、入力信
号に対応して相補的に動作を行い、ＭＯＳＦＥＴＱ６の
スイッチ制御信号を形成する。

【００２３】上記ＭＯＳＦＥＴＱ５とＱ７により形成さ
れた出力信号は、ハイレベル（接地電位）側の出力信号
を形成する出力トランジスタＴ６のベースに供給され
る。このトランジスタＴ１と負の電源電圧ＶＥＥとの間
には、トーテムポール型プッシュプル回路を構成するト
ランジスタＴ７が設けられる。このトランジスタＴ７の
ベースと出力端子であるコレクタとの間には、Ｎチャン
ネル型ＭＯＳＦＥＴＱ８が設けられる。このＭＯＳＦＥ
ＴＱ８は、上記ＭＯＳＦＥＴＱ４とＱ６の出力信号によ
りスイッチ制御される。また、出力トランジスタＴ７の
ベースとエミッタ間には、Ｎチャンネル型ＭＯＳＦＥＴ
Ｑ９が設けられる。このＭＯＳＦＥＴＱ９は、上記電流
帰還回路のＭＯＳＦＥＴＱ２と電流ミラー形態にされ
る。すなわち、ＭＯＳＦＥＴＱ６やＱ９は、ＥＣＬの入
力信号がロウレベルのときにオン状態にされてロウレベ
ルの出力信号を形成する。この実施例では、ＭＯＳＦＥ
ＴＱ８のドレインは出力端子に接続され、出力信号のハ
イレベルを利用してトランジスタＴ７をオン状態にさせ
る。この構成に代え、ＭＯＳＦＥＴＱ８のドレインは、
回路の接地電位に接続するものであてっもよい。

【００２４】この実施例回路の動作は、次の通りであ
る。ＥＣＬ信号がロウレベルのとき、Ｐチャンネル型Ｍ
ＯＳＦＥＴＱ５がオン状態に、Ｐチャンネル型ＭＯＳＦ
ＥＴＱ４がオフ状態になっている。また、電流帰還回路
のＭＯＳＦＥＴＱ１のオン状態に応じてＭＯＳＦＥＴＱ
２もオン状態になるため、ＭＯＳＦＥＴＱ６及びＱ９も
オン状態である。したがって、ＭＯＳＦＥＴ７がオフ状
態にされて、トランジスタＴ１がオン状態となり出力信
号をハイレベルにする。このとき、Ｐチャンネル型ＭＯ
ＳＦＥＴＱ９のオン状態により、トランジスタＴ２はオ
フ状態となり、出力信号はほぼ回路の接地電位のような
ハイレベルにされている。

【００２５】入力信号ＤＩＮがロウレベルからハイレベ
ルに変化すると、Ｐチャンネル型ＭＯＳＦＥＴＱ５がオ
フ状態に、Ｐチャンネル型ＭＯＳＦＥＴＱ４がオン状態
に切り換えられる。また、上記ＭＯＳＦＥＴＱ１がオフ
状態となり、それに応じてＭＯＳＦＥＴＱ２やＱ３及び
Ｑ６やＱ９もオフ状態にされる。上記Ｐチャンネル型Ｍ
ＯＳＦＥＴＱ４のオン状態に応じてＭＯＳＦＥＴＱ７が
オン状態となり、トランジスタＴ１のベース電流を引抜
きトランジスタＴ６をオフ状態に切り換え、ＭＯＳＦＥ
ＴＱ８がオン状態となって出力信号のハイレベルにより
トランジスタＴ７をオン状態にして出力信号をハイレベ
ルからロウレベルに引き抜く。

【００２６】このようなレベル変換動作出力は、アンド
ゲート回路Ｇ０に供給されてワード線Ｗ０の選択信号を
形成する。このアンドゲート回路Ｇ０の残り２つの入力
信号には、アドレス信号Ａ３〜Ａ５、Ａ６〜Ａ９に対応
した３ビットずつの同様なプリデコーダ回路の出力信号
が供給され、Ｗ０〜Ｗ１１からなる５１２本のワード線
のうちのいずれか１つのワード線を選択する。この実施
例では、上記のようにプリデコーダ回路がワイヤードオ
ア論理により構成されるから、回路の簡素化が図られる
とともに２４通りのワイヤードオア回路のうち、ロウレ
ベルの選択信号を形成する３個のワイヤードオア回路の
みが比較的大きな動作電流を流し、残り２１個のワイヤ
ードオア回路では従来のワイヤードオア回路の１／１０
程度の電流した流さないから大幅な低消費電力化を図る
ことができる。

【００２７】図５には、この発明に係るスタティック型
ＲＡＭのメモリアレイ部とその周辺回路の一実施例の具
体的回路図が示されている。メモリアレイＭＡＲＹは、
代表として相補データ線Ｄ０，Ｄ０Ｂに接続される２つ
のメモリセルが示されている。メモリセルＭＣのそれぞ
れは、互いに同じ構成にされ、その１つの具体的回路が
代表として示されているように、ゲートとドレインが互
いに交差接続され、かつソースが回路の負電圧に結合さ
れたＮチャンネル型の記憶ＭＯＳＦＥＴＱ１，Ｑ２と、
上記ＭＯＳＦＥＴＱ１，Ｑ２のドレインと回路の接地電
位との間に設けられたポリ（多結晶）シリコン層からな
る高抵抗Ｒ１，Ｒ２とを含んでいる。上記ＭＯＳＦＥＴ
Ｑ１，Ｑ２の共通接続点と相補データ線Ｄ０，Ｄ０Ｂと
の間にＮチャンネル型の伝送ゲートＭＯＳＦＥＴＱ３，
Ｑ４が設けられている。同じ行に配置されたメモリセル
の伝送ゲートＭＯＳＦＥＴＱ３，Ｑ４等のゲートは、そ
れぞれ例示的に示された対応するワード線Ｗ０、Ｗｎ等
に共通に接続され、同じ列に配置されたメモリセルの入
出力端子は、上記代表として例示的に示されている一対
の相補データ線（相補ビット線又は相補ディジット線と
も呼ばれることがある）Ｄ０，Ｄ０Ｂに接続されてい
る。

【００２８】メモリセルＭＣにおいて、ＭＯＳＦＥＴＱ
１，Ｑ２及び抵抗Ｒ１，Ｒ２は、一種のフリップフロッ
プ回路を構成しているが、情報保持状態における動作点
は、普通の意味でのフリップフロップ回路のそれと随分
異なる。すなわち、上記メモリセルＭＣにおいて、それ
を低消費電力にさせるため、その抵抗Ｒ１は、ＭＯＳＦ
ＥＴＱ１がオフ状態にされているときのＭＯＳＦＥＴＱ
２のゲート電圧をそのしきい値電圧よりも若干高い電圧
に維持させることができる程度の著しく高い抵抗値にさ
れる。同様に抵抗Ｒ２も高抵抗値にされる。言い換える
と、上記抵抗Ｒ１、Ｒ２は、ＭＯＳＦＥＴＱ１、Ｑ２の
ドレインリーク電流を補償できる程度の高抵抗にされ
る。抵抗Ｒ１、Ｒ２は、ＭＯＳＦＥＴＱ２のゲート容量
（図示しない）に蓄積されている情報電荷が放電させら
れてしまうのを防ぐ程度の電流供給能力を持つ。

【００２９】この実施例に従うと、メモリ部がＣＭＯＳ
−ＩＣ技術によって製造されるにもかかわらず、上記の
ようにメモリセルＭＣはＮチャンネルＭＯＳＦＥＴとポ
リシリコン抵抗素子とから構成される。スタティック型
ＲＡＭのメモリセルとしては、上記ポリシリコン抵抗素
子に代えてＰチャンネルＭＯＳＦＥＴを用いることもで
きる。メモリセルは、ＰチャンネルＭＯＳＦＥＴを用い
る場合に比べ、その大きさを小さくできる。すなわち、
ポリシリコン抵抗を用いた場合、駆動ＭＯＳＦＥＴＱ１
又はＱ２のゲート電極上に形成できるとともに、それ自
体のサイズを小型化できる。そして、ＰチャンネルＭＯ
ＳＦＥＴを用いたときのように、駆動ＭＯＳＦＥＴＱ
１，Ｑ２から比較的大きな距離を持って離さなければな
らないことがないので無駄な空白部分が生じない。

【００３０】同図において、特に制限されないが、各相
補データ線Ｄ０，Ｄ０Ｂと回路の接地電位との間には、
そのゲートに定常的に電源電圧ＶＥＥが供給されること
によって抵抗素子として作用するＰチャンネル型の負荷
ＭＯＳＦＥＴＱ９，Ｑ１０が設けられる。これらの負荷
ＭＯＳＦＥＴＱ９，Ｑ１０は、そのサイズが比較的小さ
く形成されることによって、小さなコンダクタンスを持
つようにされる。これらの負荷ＭＯＳＦＥＴＱ９，Ｑ１
０には、それぞれ並列形態にＰチャンネル型の負荷ＭＯ
ＳＦＥＴＱ１１，Ｑ１２が設けられる。これらの負荷Ｍ
ＯＳＦＥＴＱ１１，Ｑ１２は、そのサイズが比較的大き
く形成されることによって、比較的大きなコンダクタン
スを持つようにされる。上記ＭＯＳＦＥＴＱ９〜Ｑ１２
がオン状態における合成コンダクタンスとメモリセルＭ
Ｃの伝送ゲートＭＯＳＦＥＴ及び記憶用ＭＯＳＦＥＴの
合成コンダクタンスとの比は、上記メモリセルＭＣの読
み出し動作において、相補データ線Ｄ０，Ｄ０Ｂ等が、
その記憶情報に従った所望の電位差を持つような値に選
ばれる。上記各負荷ＭＯＳＦＥＴＱ１１，Ｑ１２のゲー
トには、書き込み動作の時に回路の接地電位のようなハ
イレベルにされる内部書き込み信号ＷＥが供給される。
これにより、書き込み動作のとき、上記負荷ＭＯＳＦＥ
ＴＱ１１，Ｑ１２はオフ状態にされる。したがって、書
き込み動作における相補データ線の負荷手段は、上記小
さなコンダクタンスのＭＯＳＦＥＴＱ９，Ｑ１０のみと
なる。

【００３１】この実施例では、特に制限されないが、カ
ラムスイッチを通して読み出されるメモリセルの読み出
し信号の信号振幅をメモリセルのアドレスに無関係にほ
ぼ一定にするために、上記のような負荷ＭＯＳＦＥＴＱ
９〜Ｑ１２は、相補データ線Ｄ０，Ｄ０Ｂの遠端側、言
い換えるならばら、カラムスイッチ側に接続されるデー
タ線の端に対して反対側の端ではなく、相補データ線と
カラムスイッチに近接して設けられる。具体的に説明す
るならば、上記負荷ＭＯＳＦＥＴＱ９〜Ｑ１２は、カラ
ムスイッチに最も近い位置に配置されるメモリセルとカ
ラムスイッチとの間に配置される。

【００３２】同図において、ワード線Ｗ０は、Ｘデコー
ダ回路ＸＤＣＲとワードドライバＷＤとによって選択さ
れるが、同図では図面が複雑化されるのを防ぐために、
アンド（ＡＮＤ）ゲート回路Ｇ１によりＸデコーダＸＤ
ＣＲとワードドライバＷＤを兼ねている。このことは、
他の代表として示されているワード線Ｗｎについても同
様である。これらのアンドゲート回路Ｇ１，Ｇ２等の入
力端子には、外部から供給される複数ビットからなるＸ
系の外部アドレス信号ＡＸ（ ＡＸ０〜ＡＸｉ）を受け
るアドレスバッファＸＢによって形成された内部相補ア
ドレス信号が所定の組合せをもって印加される。なお、
実際には、Ｘデコーダ回路ＸＤＣＲは、前記図４のよう
なワイヤードオア回路からなるプリデコーダを設ける等
して分割して構成されるが、この実施例でそれを１つの
アンドゲート回路により機能的に示している。

【００３３】特に制限されないが、上記メモリアレイに
おける相補データ線Ｄ０と読み出し用の共通相補データ
線ＲＣＤとの間には、Ｐチャンネル型ＭＯＳＦＥＴＱ５
かならるカラムスイッチが設けられる。他のデータ線Ｄ
０Ｂと読み出し用の共通相補データ線ＲＣＤＢとの間に
も、Ｐチャンネル型ＭＯＳＦＥＴＱ６からなるカラムス
イッチが設けられる。上記メモリアレイにおける相補デ
ータ線Ｄ０と書き込み用の共通相補データ線ＷＣＤとの
間には、Ｎチャンネル型ＭＯＳＦＥＴＱ７かならるカラ
ムスイッチが設けられる。他のデータ線Ｄ０Ｂと書き込
み用の共通相補データ線ＷＣＤＢとの間にも、Ｎチャン
ネル型ＭＯＳＦＥＴＱ８からなるカラムスイッチが設け
られる。上記Ｎチャンネル型ＭＯＳＦＥＴＱ７とＱ８の
ゲートには、カラム選択信号Ｙ０が供給され、Ｐチャン
ネル型ＭＯＳＦＥＴＱ５とＱ６のゲートには、インバー
タ回路Ｎ１によって反転されたカラム選択信号Ｙ０が供
給される。これにより、カラム選択信号Ｙ０がハイレベ
ルの選択レベルにされると、上記Ｎチャンネル型ＭＯＳ
ＦＥＴＱ７，Ｑ８とＰチャンネル型ＭＯＳＦＥＴＱ５，
Ｑ６がオン状態にされる。上記カラム選択信号Ｙ０は、
上記Ｘデコーダ回路ＸＤと類似の回路から構成されるＸ
デコード回路ＹＤ（図示せず）により形成される。

【００３４】読み出し動作のときには、回路の接地電位
に対してデータ線負荷抵抗等にメモリ電流が流れること
より生じる電圧降下分が読み出し信号として出力され
る。それ故、上記のようにＰチャンネル型ＭＯＳＦＥＴ
をカラムスイッチとして用いることにより、データ線に
おけるメモリセルの読み出し信号をＭＯＳＦＥＴのしき
い値電圧によるレベル損失が生じることなく、そのまま
共通相補データ線ＣＤ，ＣＤＢ側に伝えることができ
る。また、書き込み動作においては、相補データ線Ｄ
０，Ｄ０Ｂのうち、一方を回路の接地電位のようなロウ
レベルにして、それに接続されるメモリセルの記憶ＭＯ
ＳＦＥＴをオフ状態にさせることより、他方の記憶ＭＯ
ＳＦＥＴをオン状態に切り換える。それ故、上記のよう
にＮチャンネル型ＭＯＳＦＥＴをカラムスイッチとして
用いることにより、回路の接地電位のロウレベルをその
ままデータ線に伝えることができる。

【００３５】この実施例において、読み出し用の共通相
補データ線ＲＣＤ，ＲＣＤには、読み出し用の共通相補
データ線に給電を行うＰチャンネル型からなる負荷ＭＯ
ＳＦＥＴＱ１３，Ｑ１４が設けられる。これらの負荷Ｍ
ＯＳＦＥＴＱ１３，Ｑ１４のゲートには、電源電圧ＶＥ
Ｅのようなロウレベルが定常的に供給されることによっ
て抵抗素子として作用する。この負荷ＭＯＳＦＥＴＱ１
３，Ｑ１４の抵抗値は、上記データ線Ｄ０，Ｄ０Ｂに設
けられる負荷ＭＯＳＦＥＴＱ１１，Ｑ１２に対して十分
大きな抵抗値を持つように設定される。

【００３６】上記読み出し用の共通相補データ線ＲＣ
Ｄ，ＲＣＤＢは、センスアンプＳＡの入力端子に結合さ
れる。センスアンプＳＡの出力信号は、外部端子から出
力信号を送出するデータ出力回路ＯＢの入力端子に伝え
られる。上記書き込み用の共通相補データ線ＷＣＤ，Ｗ
ＣＤＢは、書き込みアンプＷＡの出力端子に結合され
る。この書き込みアンプＷＡの入力端子には、外部端子
から供給される書き込みデータを受けるデータ入力回路
ＩＢの出力信号が供給される。このように共通データ線
を読み出し用と書き込み用に分離することにより、セン
スアンプＳＡ及び書き込みアンプＷＡの動作に最適に共
通相補データ線の負荷条件を設定することができるもの
となる。そして、高速読み出し化のために読み出し用の
共通相補データ線ＲＣＤ，ＲＣＤＢ間にイコライズ用の
Ｐチャンネル型ＭＯＳＦＥＴＱ１３が設けられる。この
ＭＯＳＦＥＴＱ１３のゲートには、イコライズパルスＥ
Ｑが供給される。イコライズパルスＥＱは、Ｘ系又はＹ
系のいずれか１ビットのアドレス信号でも変化したとき
発生され、ＭＯＳＦＥＴＱ１３をオン状態にして共通相
補データ線ＲＣＤ，ＲＣＤＢを短絡させる。

【００３７】なお、上記実施例のスタティック型ＲＡＭ
のメモリセルからの読し動作は、次の通りである。メモ
リセルのオン状態にされる記憶ＭＯＳＦＥＴは、定電流
源とみなすことができる。それ故、メモリセルからの読
み出しロウレベルは、負荷ＭＯＳＦＥＴＱ１１，Ｑ１２
に最も近いメモリセルＭＣｎでは、データ線負荷ＭＯＳ
ＦＥＴＱ１１，Ｑ１２の抵抗分ＲＬにメモリ電流Ｉｏが
流れることより発生する電圧降下となる。上記メモリ電
流Ｉｏは、上記抵抗ＲＬに並列形態に設けられるカラム
スイッチの抵抗分ＲＹと共通データ線負荷ＭＯＳＦＥＴ
Ｑ１３，Ｑ１４の抵抗分ＲＰにも分流して流れるが、こ
れらの抵抗ＲＹ及びＲＰの直列合成抵抗は、上記抵抗Ｒ
Ｌに比べて十分大きいから実質的に無視できる。

【００３８】これに対して、上記負荷ＭＯＳＦＥＴから
もっとも遠い位置に配置されるメモリセルＭＣ０では、
上記抵抗ＲＬとデータ線の抵抗分ＲＤにメモリ電流Ｉｏ
が流れることになる。それ故、メモリセルの入出力ノー
ドでは、上記抵抗ＲＬ＋ＲＤによる大きな信号振幅にさ
れるが、カラムスイッチ側では上記同様に抵抗ＲＬにメ
モリ電流Ｉｏが流れることにより発生する電圧降下分の
みとなる。それ故、読み出し用の共通相補データ線ＲＤ
Ｃ，ＲＣＤＢを通してセンスアンプＳＡの入力に伝えら
れるメモリセルの読み出し信号は、Ｘ系のアドレスに無
関係にほぼ一定にできる。

【００３９】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） ワイヤードオア構成に接続される複数のエミッ
タフォロワ出力トランジスタの出力信号により、基準電
位に対する絶対値的な出力信号レベルに対応した電流を
形成し、これを帰還させて可変電流源を構成してワイヤ
ードオア回路を動作させることにより、出力信号がハイ
レベルのときには動作電流が小さくて低消費電力化が可
能となり、出力信号がハイレベルからロウレベルに変化
するきには動作電流が増加するので高速化が可能になる
という効果が得られる。 （２） ワイヤードオア回路によりＥＣＬインターフェ
イスを持つスタティック型ＲＡＭのプリデコード回路を
構成するときには、選択信号を形成する１つのワイヤー
ドオア回路を除く残り全部の回路がエミッタフォロワト
ランジスタのベース，エミッタ間のバイアスを維持でき
る程度の微小な電流した流さないから大幅な低消費電力
化が可能になるという効果が得られる。 （３） 電流帰還回路としてＰチャンネル型ＭＯＳＦＥ
Ｔとその出力信号を受けるＮチャンネル型ＭＯＳＦＥＴ
からなる電流ミラー回路を用いることにより、簡単な構
成によりＥＣＬワイヤードオア回路の低消費電力化と高
速化が可能になるという効果が得られる。

【００４０】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図２
において、定電流トランジスタＴ３のエミッタ抵抗Ｒ１
にタップを設け、スイッチＭＯＳＦＥＴＱ４によりエミ
ッタ抵抗Ｒ１の抵抗値を小さくさせることにより、電流
Ｉｏを増加させるて可変電流を実現するものであっても
よい。このように、出力信号のレベルに応じてワイヤー
ドオア回路の動作電流を変化させる回路は、種々の実施
形態を採ることができるものである。また、ワイヤード
オア回路は、前記のようなＲＡＭのプリデコード回路を
構成するもの他、ＥＣＬ回路に広く利用できるものであ
る。この発明は、前記のようなＥＣＬ互換性を持つスタ
ティック型ＲＡＭの他、ＥＣＬゲートアレイ等のように
ＥＣＬワイヤードオア回路を含む各種半導体集積回路装
置に広く利用できる。

【００４１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ワイヤードオア構成に接続
される複数のエミッタフォロワ出力トランジスタの出力
信号により、基準電位に対する絶対値的な出力信号レベ
ルに対応した電流を形成し、これを帰還させて可変電流
源を構成してワイヤードオア回路を動作させることによ
り、出力信号がハイレベルのときには動作電流が小さく
て低消費電力化が可能となり、出力信号がハイレベルか
らロウレベルに変化するきには動作電流が増加するので
高速化が可能になる。

【図面の簡単な説明】

【図１】この発明に係るＥＣＬワイヤードオア回路の一
実施例を示す回路図である。

【図２】この発明に係るＥＣＬワイヤードオア回路の他
の一実施例を示す回路図である。

【図３】この発明に係るＥＣＬワイヤードオア回路の更
に他の一実施例を示す回路図である。

【図４】この発明が適用されたＢｉ−ＣＭＯＳ構成のス
タティック型ＲＡＭにおけるアドレスバッファとＸアド
レスデコーダの一実施例を示す回路図である。

【図５】この発明が適用されるＢｉ−ＣＭＯＳ構成のス
タティック型ＲＡＭのメモリアレイ部とその周辺回路の
一実施例を示す具体的回路図である。

【符号の説明】

ＡＤＢ０〜ＡＤＢ２…アドレスバッファ、ＸＢ…Ｘ系ア
ドレスバッファ、ＸＤＤＣＲ…Ｘ系デコーダ回路、ＹＳ
…カラムスイッチ（Ｙセレクタ）、ＭＡＲＹ…メモリア
レイ、ＳＡ…センスアンプ、ＤＯＢ…データ出力回路、
ＤＩＢ…データ入力回路、ＷＡ…書き込みアンプ、ＭＣ
…メモリセル、Ｗ０，Ｗｎ…ワード線、Ｄ０，Ｄ０Ｂ…
相補データ線、ＲＣＤ，ＲＣＤＢ…読み出し用共通相補
データ線、ＷＣＤ，ＷＣＤＢ…書き込み用共通相補デー
タ線、Ｑ１〜Ｑ１３…ＭＯＳＦＥＴ、Ｔ１〜Ｔ７…トラ
ンジスタ。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ワイヤードオア構成に接続される複数の
   エミッタフォロワ出力トランジスタの出力信号を受け
   て、エミッタフォロワ出力トランジスタのコレクタに印
   加される基準電位に対する絶対値的な出力信号レベルに
   対応した電流を形成して帰還させることより構成される
   可変電流源により動作させるワイヤードオア回路を備え
   てなることを特徴とする半導体集積回路装置。
2. 【請求項２】 上記帰還電流は、電流ミラー回路又はス
   イッチ素子を介して定電圧が供給されるトランジスタに
   より形成されることを特徴とする請求項１の半導体集積
   回路装置。
3. 【請求項３】 上記エミッタフォロワ出力トランジスタ
   は、ＥＬＣレベルの出力信号を形成するものであること
   を特徴とする請求項１又は請求項２の半導体集積回路装
   置。
4. 【請求項４】 上記トランジスタは、バイポーラ型トラ
   ンジスタ又は絶縁ゲート型電界効果トランジスタである
   ことを特徴とする請求項１、請求項２又は請求項３の半
   導体集積回路装置。