JP2610882B2

JP2610882B2 - 半導体集積回路装置

Info

Publication number: JP2610882B2
Application number: JP62181091A
Authority: JP
Inventors: 寿和新井; 浩樋口; 修一宮岡
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-07-22
Filing date: 1987-07-22
Publication date: 1997-05-14
Anticipated expiration: 2012-05-14
Also published as: JPS6425387A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、半導体集積回路装置に関するもので、例
えば、バイポーラ・CMOS型のランダム・アクセス・メモ
リ（以下、バイポーラ・CMOS型RAMという）などに利用
して有効な技術に関するものである。

〔従来の技術〕

ECL（Emitter Coupled Logic）回路との互換性を持
ついわゆるECLインタフェースのバイポーラ・CMOS型RAM
がある。

上記バイポーラ・CMOS型RAMは、そのメモリアレイが
例えば高抵抗負荷型のＮチャンネルMOSFETメモリセル
（nMOSメモリセル）を基本構成とし、その周辺回路がバ
イポーラトランジスタ及びCMOS（相補型MOSFET）を基本
構成とすることで、動作の高速化と低消費電力化を同時
に実現している。

バイポーラ・CMOS型RAMについては、例えば、日経マ
グロウヒル社発行、1986年３月10日付『日経エレクトロ
ニクス』の199頁〜217頁に記載されている。

〔発明が解決しようとする問題点〕

上記に記載されるバイポーラ・CMOS型RAMにおいて、
外部からECLレベルで入力されるアドレス信号等の入力
信号は、第３図に例示的に示されるように、外部端子か
ら入力バッファを経て、ＸアドレスバッファXADBのレベ
ル判定回路LR2に伝達される。レベル判定回路LR2は、差
動トランジスタT11・T12を基本構成とするバイポーラ電
流スイッチ回路と、上記バイポーラ電流スイッチ回路の
非反転出力信号及び反転出力信号を伝達する２組の出力
エミッタフォロア回路を含む。レベル判定回路LR2の相
補出力信号は、所定の組み合わせでCMOS電流ミラー回路
CM1及びCM2に供給される。電流ミラー回路CM1及びCM2
は、上記レベル判定回路LR2から供給される小振幅の出
力信号をMOSレベルに変換する。電流ミラー回路CM1及び
CM2の出力信号は、バイポーラ・CMOS複合回路からなる
アドレス分配回路AD1及びAD2に供給され、さらに非反転
内部アドレス信号ax0及び反転内部アドレス信号▲
▼すなわち相補内部アドレス信号ａx0としてＸアドレ
スデコーダXDCRに伝達される。同様にして形成されるｉ
＋１ビットの相補内部アドレス信号ａx0〜ａxiは、Ｘア
ドレスデコーダXDCRを構成する複数段のプリデコーダ及
びデコーダによってデコーダされる。その結果、メモリ
アレイにおいて、Ｘアドレス信号AX0〜AXiに対応する１
本のワード線が択一的に選択状態とされる。

ところが、上記のようなバイポーラ・CMOS型RAMに
は、さらに次のような問題点があることが、本願発明者
等によって明らかになった。すなわち、第３図のレベル
判定回路LR2において、出力エミッタフォロア回路を構
成するバイポーラトランジスタT13及びT14は常時オン状
態とされ、比較的大きな動作電流が流される。しかも、
このようなレベル判定回路は、バイポーラ・CMOS型RAM
のＸアドレスバッファXADBやＹアドレスバッファYADB及
び入力信号を受けるその他の回路において、入力信号に
対応して多数設けられる。このため、これらのレベル判
定回路に供給される動作電流だけでも相当な値となり、
バイポーラ・CMOS型RAMの消費電力を増大させる一因と
なっている。さらに、高速動作を期するためECLレベル
で入力される入力信号は、前述のように、レベル判定回
路LR2によってレベル判定され、電流ミラー回路CM1及び
CM2によってMOSレベルに変換された後、さらにアドレス
分配回路AD1,AD2を経て、複数段からなるアドレスデコ
ーダに伝達される。このため、アドレス信号等の伝達遅
延時間が大きくされ、バイポーラ・CMOS型RAMの高速化
が制限されるものである。

この発明の目的は、低消費電力化と動作の高速化を図
ったバイポーラ・CMOS型RAM等の半導体集積回路装置を
提供することにある。

この発明の前記ならびにその他の目的と新規な特徴
は、この明細書の記述及び添付図面から明らかになるで
あろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
レベル判定回路のバイポーラ電流スイッチ回路の非反転
出力信号及び反転出力信号を伝達する２組の出力エミッ
タフォロア回路の負荷手段を、相対する上記反転出力信
号及び非反転出力信号に従って相補的にオン状態とされ
る２個のMOSFETによって構成し、またレベル変換回路の
各出力バイポーラトランジスタに対応してレベル変換用
の電流ミラー回路を設け、その出力信号によって各出力
バイポーラトランジスタを直接駆動するものである。

〔作用〕

上記した手段によれば、レベル判定回路の出力エミッ
タフォロア回路の負荷MOSFETが相補的にオン状態とされ
ることで、出力エミッタフォロア回路の動作電流が約二
分の一に削減され、また、レベル変換回路の各出力バイ
ポーラトランジスタに対応して電流ミラー回路が設けら
れ、アドレス信号等の通過回路段数が削減されること
で、アドレス信号等の伝達遅延時間が縮小されるため、
バイポーラ・CMOS型RAM等の低消費電力化と高速化を図
ることができる。

〔実施例〕

第２図には、この発明が適用されたバイポーラ・CMOS
型RAMの一実施例の回路ブロック図が示されている。同
図の各ブロックを構成する回路素子は、公知のバイポー
ラ・CMOS集積回路の製造技術によって、特に制限されな
いが、単結晶シリコンのような１個の半導体基板上にお
いて形成される。以下の図において、チャンネル（バッ
クゲート）部に矢印が付加されたMOSFETはＰチャンネル
型であって、矢印の付加されないＮチャンネルMOSFETと
区別される。また、図示されるバイポーラトランジスタ
は、すべてNPN型トランジスタである。

この実施例のバイポーラ・CMOS型RAMは、そのメモリ
アレイがnMOSメモリセルによって構成されることで、高
集積化及び低消費電力化が図られるとともに、その周辺
回路がバイポーラトランジスタ及びCMOSによって構成さ
れることで、動作の高速化が図られる。さらに、後述す
るように、この実施例のバイポーラ・CMOS型RAMのＸア
ドレスバッファXADB,YアドレスバッファYADB,データ入
力バッファDIB及びタイミング制御回路TCでは、各入力
信号に対応して設けられるレベル判定回路の出力エミッ
タフォロア回路の負荷手段が、相補的にオン状態とされ
るMOSFETによって構成され、その動作電流が削減され
る。これにより、多数のレベル判定回路を具備するバイ
ポーラ・CMOS型RAMは、さらに低消費電力化される。一
方、各アドレスバッファのレベル変換回路では、相補的
にオン状態とされる出力バイポーラトランジスタに対応
してレベル変換用の電流ミラー回路がそれぞれ設けら
れ、アドレス信号等の通過回路段数が削減される。これ
により、一段とバイポーラ・CMOS型RAMの高速化が図ら
れる。

第２図において、メモリアレイＭ−ARYは、同図の水
平方向に配置されるｍ＋１本のワード線W0〜Wmと、同図
の垂直方向に配置されるｎ＋１組の相補データ線D0・▲
▼〜Dn・▲▼及びこれらのワード線と相補デー
タ線の交点に配置される（ｍ＋１）×（ｎ＋１）個のス
タティック型メモリセルMCから構成される。

各メモリセルMCは、第２図に例示的に示されるよう
に、Ｎチャンネル型の駆動MOSFETQ37及びQ38を含む。こ
れらのMOSFETQ37及びQ38のゲート及びドレインは、互い
に交差結合される。MOSFETQ37及びQ38のドレインと回路
の接地電位との間には、特に制限されないが、ポリシリ
コン（多結晶シリコン）層からなる高抵抗値の負荷抵抗
R3及びR4がそれぞれ設けられる。MOSFETQ37及びQ38のソ
ースは、回路の電源電圧Veeに結合される。電源電圧Vee
は、特に制限されないが、例えば−5.2Vの負の電源電圧
とされる。つまり、駆動MOSFETQ37及びQ38は、負荷抵抗
R3及びR4とともに、このバイポーラ・CMOS型RAMの基本
的な記憶素子となるフリップフロップを構成する。

フリップフロップの入出力ノードとされるMOSFETQ37
及びQ38のドレインは、Ｎチャンネル型の伝送ゲートMOS
FETQ39及びQ40を介して、対応する相補データ線の非反
転信号線D0及び反転信号線▲▼にそれぞれ結合され
る。また、これらの伝送ゲートMOSFETQ39及びQ40のゲー
トは、対応するワード線W0に共通結合される。

他のメモリセルMCも、すべて上記のメモリセルMCと同
様な回路構成とされ、対応するワード線及び相補データ
線の交点に格子状に配置されることで、メモリアレイＭ
−ARYを構成する。すなわち、メモリアレイＭ−ARYの同
一の列に配置されるｍ＋１個のメモリセルMCのフリップ
フロップの入出力ノードは、それぞれ対応する伝送ゲー
トMOSFETを介して対応する相補データ線D0・▲▼〜
Dn・▲▼に共通結合される。また、メモリアレイＭ
−ARYの同一の行に配置されるｎ＋１個のメモリセルMC
の伝送ゲートMOSFETのゲートは、それぞれ対応するワー
ド線W0〜Wmに共通結合される。

各メモリセルMCの負荷抵抗R3及びR4は、それぞれ対応
する駆動MOSFETQ37及びQ38がオン状態とされるとき、そ
のゲート電圧がドレインリーク電流によってしきい値電
圧以下とならないようにその電荷を補充できる程度の高
抵抗値とされる。これらの負荷抵抗R3及びR4は、ポリシ
リコン層に代えて、ＰチャンネルMOSFETを用いるもので
あってもよい。

メモリアレイＭ−ARYの相補データ線D0・▲▼〜D
n・▲▼と回路の接地電位との間には、第２図に例
示的に示されるように、Ｐチャンネル型の負荷MOSFETQ7
・Q11及びQ8・Q12ないしQ9・Q13及びQ10・Q14がそれぞ
れ並列形態に設けられる。

このうち、内側の二つの負荷MOSFETQ11・Q12ないしQ1
3・Q14は比較的小さなコンダクタンスとされ、そのゲー
トには回路の電源電圧Veeが供給される。また、外側の
二つの負荷MOSFETQ7・Q8ないしQ9・Q10は比較的大きな
コンダクタンスとされ、そのゲートにはタイミング制御
回路TCからタイミング信号φｗが供給される。このタイ
ミング信号φｗは、通常ロウレベルとされ、バイポーラ
・CMOS型RAMが書き込み動作モードで選択状態とされラ
イトアンプWAが動作状態とされる直前にハイレベルとさ
れ、さらに書き込み動作が終了してライトアンプWAが非
動作状態とされた直後にロウレベルに戻される。これに
より、ライトアンプWAが非動作状態とされる書き込み動
作時以外には、すべての負荷MOSFETQ7〜Q14がオン状態
とされ、これらの負荷MOSFETの合成コンダクタンスに従
って相補データ線D0・▲▼〜Dn・▲▼の読み出
し信号レベルが設定される。一方、ライトアンプWAが動
作状態とされる書き込み動作時には、比較的小さなコン
ダクタンスとされる内側の負荷MOSFETQ11〜Q14のみがオ
ン状態となり、充分な書き込み信号振幅が確保される。

メモリアレイＭ−ARYを構成するワード線W0〜Wmは、
ＸアドレスデコーダXDCRに結合される。Ｘアドレスデコ
ーダXDCRには、ＸアドレスバッファXADBから相補内部ア
ドレス信号ａx0〜ａxi（ここで、例えば非反転内部アド
レス信号ax0と反転内部アドレス信号▲▼をあわ
せて相補内部アドレス信号ａx0のように表す。以下同
じ）が供給される。ＸアドレスデコーダXDCRは、これら
の相補内部アドレス信号ａx0〜ａxiをデコードし、対応
する一本のワード線をハイレベルの選択状態とする。Ｘ
アドレスデコーダXDCRは、このバイポーラ・CMOS型RAM
が選択状態とされるときにタイミング制御回路TCから供
給されるタイミング信号φceに従って選択的に動作状態
とされる。これにより、バイポーラ・CMOS型RAMのスタ
ンバイ電流が削減される。

ＸアドレスバッファXADBは、後述するように、外部端
子AX0〜AXiに対応して設けられるｉ＋１個の入力エミッ
タフォロア回路とレベル判定回路及びこれらのレベル判
定回路に対応して２個ずつ設けられる２×（ｉ＋１）個
のレベル変換回路とを含む。このうち、レベル判定回路
は、差動トランジスタを基本構成とするバイポーラ電流
スイッチ回路と、バイポーラ電流スイッチ回路の相補出
力信号を受ける２組の出力エミッタフォロア回路を含
む。

ＸアドレスバッファXADBのレベル判定回路は、外部端
子AX0〜AXiから対応する入力エミッタフォロア回路を介
して供給されるＸアドレス信号AX0〜AXiのレベルを、参
照電位に従って判定し、所定の相補出力信号を形成す
る。これらの相補出力信号は、対応するレベル変換回路
によってMOSレベルに変換され、上記相補内部アドレス
信号ａx0〜ａxiとされる。

ＸアドレスバッファXADBの具体的な回路構成と動作に
ついては、後で詳細に説明する。

一方、メモリアレイＭ−ARYを構成する相補データ線D
0・▲▼〜Dn・▲▼は、それぞれカラムスイッ
チCSWの対応するスイッチMOSFETQ15・Q41及びQ16・Q42
ないしQ17・Q43及びQ18・Q44を介して選択的に相補共通
データ線CD・▲▼に接続される。このうち、内側の
二つのＰチャンネルMOSFETQ15・Q16ないしQ17・Q18のゲ
ートはそれぞれ共通接続され、さらに対応するインバー
タ回路N1〜N2の出力端子に結合される。また、外側の二
つのＮチャンネルMOSFETQ41・Q42ないしQ43・Q44のゲー
トは同様にそれぞれ共通結合され、さらに対応する上記
インバータ回路N1〜N2の入力端子に結合される。インバ
ータ回路N1〜N2の入力端子には、ＹアドレスデコーダYD
CRから対応するテータ線選択信号Y0〜Ynがそれぞれ供給
される。

カラムスイッチCSWのスイッチMOSFETQ15・Q41及びQ16
・Q42ないしQ17・Q43及びQ18・Q44は、対応するデータ
線選択信号Y0〜Ynが択一的にハイレベルとされることで
それぞれ同時にオン状態となり、対応する相補データ線
D0・▲▼〜Dn・▲▼と相補共通データ線CD・▲
▼を選択的に接続する。このように並列形態とされ
るＰチャンネル型及びＮチャンネル型のスイッチMOSFET
が同時にオン状態とされることによって、各相補データ
線の信号レベルは低下されることなく相補共通データ線
CD・▲▼に伝達される。

ＹアドレスデコーダYDCRは、ＹアドレスバッファYADB
から供給される相補内部アドレス信号ａy0〜ａyjをデコ
ードして、上記データ線選択信号Y0〜Ynを形成する。こ
のＹアドレスデコーダYDCRは、ＸアドレスデコーダXDCR
と同様に、バイポーラ・CMOS型RAMが選択状態とされる
ときタイミング制御回路TCから供給されるタイミング信
号φceに従って、選択的に動作状態とされる。

ＹアドレスバッファYADBは、外部端子AY0〜AYjを介し
て供給されるＹアドレス信号AY0〜AYjを受け、上記相補
内部アドレス信号ａy0〜ａyjを形成して、Ｙアドレスデ
コーダYDCRに供給する。ＹアドレスバッファYADBは、特
に制限されないが、上記ＸアドレスバッファXADBと同様
な構成とされるレベル判定回路及びレベル変換回路を含
む。

相補共通データ線CD・▲▼には、センスアンプSA
の一対の入力端子が結合されるとともに、ライトアンプ
WAの一対の出力端子が結合される。センスアンプSAに
は、タイミング制御回路TCからタイミング信号φsaが供
給される。センスアンプSAの出力端子は、さらにデータ
出力バッファDOBの入力端子に結合される。データ出力
バッファDOBには、タイミング制御回路TCからタイミン
グ信号φoeが供給される。データ出力バッファDOBの出
力端子は、データ出力端子DOに結合される。一方、ライ
トアンプWAには、タイミング制御回路TCからタイミング
信号φweが供給される。ライトアンプWAの入力端子は、
さらにデータ入力バッファDIBの出力端子に結合され
る。データ入力バッファDIBの入力端子は、データ入力
端子DIに結合される。

センスアンプSAは、上記タイミング信号φsaがハイレ
ベルとされることによって選択的に動作状態とされる。
この動作状態において、センスアンプSAは、選択された
メモリセルMCから相補共通データ線CD・▲▼を介し
て伝達される小振幅の読み出し信号を増幅し、論理レベ
ルの相補読み出し信号とする。これらの相補読み出し信
号は、データ出力バッファDOBに伝達される。

データ出力バッファDOBは、バイポーラ・CMOS型RAMの
読み出し動作モードにおいて、タイミング制御回路TCか
ら供給されるタイミング信号φoeに従って選択的に動作
状態とされる。この動作状態において、データ出力バッ
ファDOBは、センスアンプSAから出力される論理レベル
の相補読み出し信号をECLレベルに変換し、オープンエ
ミッタの出力トランジスタを介して、データ出力端子DO
から外部の装置に送出する。タイミング信号φoeがロウ
レベルとされるとき、データ出力バッファDOBの出力は
ハイインピーダンス状態とされる。

一方、データ入力バッファDIBは、バイポーラ・CMOS
型RAMの書き込み動作モードにおいて、データ入力端子D
Iを介して外部から供給されるECLレベルの書き込みデー
タをMOSレベルの相補書き込み信号とし、ライトアンプW
Aに伝達する。データ入力バッファDIBは、特に制限され
ないが、上記ＸアドレスバッファXADBと同様な構成とさ
れるレベル判定回路及びレベル変換回路を含む。

ライトアンプWAは、タイミング信号φweがハイレベル
とされることによって選択的に動作状態とされる。この
動作状態において、ライトアンプWAは、データ入力バッ
ファDIBから供給される相補書き込み信号に従った書き
込み電流を相補共通データ線CD・▲▼に供給する。

タイミング制御回路TCは、外部から制御信号として供
給されるチップ選択信号▲▼及びライトイネーブル
信号▲▼をもとに、上記各種のタイミング信号を形
成し、各回路に供給する。タイミング制御回路TCは、特
に制限されないが、各制御信号に対応して、上記Ｘアド
レスバッファXADBと同様な構成とされるレベル判定回路
及びレベル変換回路を含む。

第１図には、第２図のバイポーラ・CMOS型RAMのＸア
ドレスバッファXADBの一実施例の回路図が示されてい
る。同図には、ＸアドレスバッファXADBのうち、Ｘアド
レス信号AX0に対応する入力エミッタフォロア回路とレ
ベル判定回路LR1及びレベル変換回路LC1,LC2が例示的に
示されている。ＸアドレスバッファXADBには、他のＸア
ドレス信号AX1〜AXiに対応して、同様なｉ＋１組の回路
が設けられる。また、特に制限されないが、Ｙアドレス
バッファYADBには、Ｙアドレス信号AY0〜AYjに対応して
第１図と同様なレベル判定回路及びレベル変換回路が設
けられ、データ入力バッファDIB及びタイミング制御回
路TCには、入力データ及び各制御信号に対応して同様な
レベル判定回路が設けられる。以下、Ｘアドレス信号AX
0に対応するレベル判定回路LR1及びレベル変換回路LC1,
LC2を例に、この発明が適用されたレベル判定回路及び
レベル変換回路の回路構成と動作の概要を説明する。

第１図において、外部端子AX0から図示されない入力
保護回路を経て供給されるＸアドレス信号AX0は、バイ
ポーラトランジスタT1及び定電流源IS1からなる入力エ
ミッタフォロアを介して、レベル判定回路LR1のバイポ
ーラトランジスタT2のベースに供給される。

レベル判定回路LR1は、差動トランジスタT2・T3を基
本構成とするバイポーラ電流スイッチ回路と、これらの
差動トランジスタT2・T3のコレクタ電圧すなわちバイポ
ーラ電流スイッチ回路の相補出力信号を伝達する２組の
出力エミッタフォロア回路を含む。

レベル判定回路LR1のバイポーラ電流スイッチ回路に
おいて、差動トランジスタT2・T3の共通接続されたエミ
ッタと回路の電源電圧Veeとの間には、定電流源IS2が設
けられる。トランジスタT2のベースは、このレベル判定
回路LR1の入力端子とされ、上記Ｘアドレス信号AX0が供
給される。トランジスタT3のベースには、所定の参照電
位Vrが供給される。差動トランジスタT2及びT3のコレク
タと回路の接地電位との間には、負荷抵抗R1及びR2がそ
れぞれ設けられる。

レベル判定回路LR1のバイポーラ電流スイッチ回路
は、トランジスタT3のベースに与えられる参照電位Vrを
論理スレッシュホルドとするレベル判定動作を行う。す
なわち、Ｘアドレス信号AX0がハイレベルとされ、その
レベルがトランジスタT2のベースにおいて上記参照電位
Vrを超えると、トランジスタT2のコレクタ電流が増大す
る。このとき、トランジスタT3のコレクタ電流は逆に小
さくなり、結果的にトランジスタT3はカットオフ状態と
なる。このため、トランジスタT3のコレクタ電圧すなわ
ちバイポーラ電流スイッチ回路の非反転出力信号は回路
の接地電位のようなハイレベルとなり、トランジスタT2
のコレクタ電圧すなわちバイポーラ電流スイッチ回路の
反転出力信号は定電流源IS2の電流値I₂と抵抗RIによっ
て決まる所定のロウレベルとなる。一方、Ｘアドレス信
号AX0がロウレベルとされ、そのレベルがトランジスタT
2のベースにおいて上記参照電位Vrより低くなると、ト
ランジスタT3のコレクタ電流が大きくなる。このとき、
トランジスタT2のコレクタ電流は逆に小さくなり、結果
的にトランジスタT2はカットオフ状態となる。このた
め、トランジスタT2のコレクタ電圧すなわちバイポーラ
電流スイッチ回路の反転出力信号はほぼ回路の接地電位
のようなハイレベルとなり、トランジスタT3のコレクタ
電圧すなわちバイポーラ電流スイッチ回路の非反転出力
信号は定電流源IS2の電流値I₂と抵抗R2によって決まる
所定のロウレベルとなる。

差動トランジスタT3のコレクタ電圧は、バイポーラ電
流スイッチ回路の非反転出力信号として、対応する出力
エミッタフォロア回路を構成するバイポーラトランジス
タT5（第１のバイポーラトランジスタ）のベースに供給
される。また、差動トランジスタT2のコレクタ電圧は、
バイポーラ電流スイッチ回路の反転出力信号として、対
応する出力エミッタフォロア回路を構成するバイポーラ
トランジスタT4（第１のバイポーラトランジスタ）のベ
ースに供給される。

レベル判定回路LR1の出力エミッタフォロア回路にお
いて、トランジスタT4のコレクタは回路の接地電位に結
合され、そのエミッタと回路の電源電圧Veeとの間には
ＮチャンネルMOSFETQ25（第２のMOSFET）及び定電流源I
S3が直列形態に設けられる。MOSFETQ25のゲートは、上
記トランジスタT3のコレクタに共通結合される。MOSFET
Q25及び定電流源IS3の共通結合されたノードには、所定
の基準電位Vgが供給され、基準ノードｎとされる。定電
流源IS3の電流値は、レベル判定回路LR1の相補出力信号
の出力レベルを決定する。また、基準電位Vgは、上記バ
イポーラ電流スイッチ回路の相補出力信号によってMOSF
ETQ25及びQ26を相補的にオン状態又はオフ状態としうる
ような適当な定電圧とされる。

同様に、トランジスタT5のコレクタは回路の接地電位
に結合され、そのエミッタと上記基準ノードｎとの間に
はＮチャンネルMOSFETQ26（第１のMOSFET）が設けられ
る。MOSFETQ26のゲートは、上記トランジスタT2のコレ
クタに共通結合される。

Ｘアドレス信号AX0が論理“0"とされるとき、バイポ
ーラ電流スイッチ回路を構成するトランジスタT2のコレ
クタ電圧はハイレベルとされ、トランジスタT3のコレク
タ電圧はロウレベルとされる。前述のように、トランジ
スタT2及びT3のコレクタ電圧すなわちバイポーラ電流ス
イッチ回路の相補出力信号のハイレベルはほぼ回路の接
地電位とされ、そのロウレベルは定電流源IS2の電流値
と抵抗RI及びR2の積によって決定される。また、基準ノ
ードｎに供給される基準電位Vgは、バイポーラ電流スイ
ッチ回路の相補出力信号によってMOSFETQ25及びQ26を相
補的にオン状態又はオフ状態としうるような定電圧、例
えばバイポーラ電流スイッチ回路の相補出力信号のロウ
レベルと同じ電圧値とされる。Ｘアドレス信号AX0が論
理“0"とされ、トランジスタT2のコレクタ電圧が回路の
接地電位のようなハイレベルとされることで、MOSFETQ2
6がオン状態となる。このとき、トランジスタT3のコレ
クタ電圧が基準電位Vgのようなロウレベルとされること
で、MOSFETQ25はオフ状態とされる。これにより、トラ
ンジスタT2のコレクタ電圧すなわちバイポーラ電流スイ
ッチ回路の反転出力信号のハイレベルは、トランジスタ
T4のベース・エミッタ電圧V_BE分だけ低くされ、レベル
判定回路LR1の反転出力信号x0とされる。また、トラン
ジスタT3のコレクタ電圧すなわちバイポーラ電流スイッ
チ回路の非反転出力信号のロウレベルは、MOSFETQ26が
オン状態とされることでさらにトランジスタT5のベース
・エミッタ電圧V_BE分だけ低くされ、レベル判定回路LR1
の非反転出力信号x0とされる。言うまでもなく、MOSFET
Q25はオフ状態とされるため、エミッタフォロア回路の
動作電流はMOSFETQ26を介して流される分だけとなり、
従来比二分の一となる。

一方、Ｘアドレス信号AX0が論理“1"になると、バイ
ポーラ電流スイッチ回路を構成するトランジスタT2のコ
レクタ電圧はロウレベルとされ、トランジスタT3のコレ
クタ電圧がハイレベルとされる。トランジスタT2のコレ
クタ電圧が基準電位Vgのようにロウレベルとされること
でMOSFETQ26はオフ状態となり、トランジスタT3のコレ
クタ電圧が回路の接地電位のようなハイレベルとされる
ことでMOSFETQ25がオン状態となる。これにより、トラ
ンジスタT2のコレクタ電圧すなわちバイポーラ電流スイ
ッチ回路の反転出力信号のロウレベルは、MOSFETQ25が
オン状態とされることで、さらにトランジスタT4のベー
ス・エミッタ電圧V_BE分だけ低くされ、レベル判定回路L
R1の反転出力信号▲▼とされる。また、トランジス
タT3のコレクタ電圧すなわちバイポーラ電流スイッチ回
路の非反転出力信号のハイレベルは、トランジスタT5の
ベース・エミッタ電圧V_BE分だけ低くされ、レベル判定
回路LR1の非反転出力信号x0とされる。ここでも、MOSFE
TQ26がオフ状態とされるため、エミッタフォロア回路の
動作電流は、MOSFETQ25を介して流される分だけとな
り、従来比二分の一となる。

レベル判定回路LR1によって形成される相補出力信号x
0・▲▼は、レベル変換回路LC1及びLC2を構成する
２組の電流ミラー回路に所定の組み合わせをもって供給
される。すなわち、レベル判定回路LR1から出力される
非反転出力信号x0は、レベル変換回路LC1の出力バイポ
ーラトランジスタT6及びT7に対応する電流ミラー回路の
ＰチャンネルMOSFETQ1及びQ3のゲートに供給されるとと
もに、レベル変換回路LC2の出力バイポーラトランジス
タT8に対応する電流ミラー回路のＰチャンネルMOSFETQ5
のゲートに供給される。また、レベル判定回路LR1から
出力される反転出力信号▲▼は、レベル変換回路LC
1の出力バイポーラトランジスタT6に対応する電流ミラ
ー回路のＰチャンネルMOSFETQ2に供給されるとともに、
レベル変換回路LC2の出力バイポーラトランジスタT8及
びT9に対応する電流ミラー回路のＰチャンネルMOSFETQ4
及びE6に供給される。

レベル変換回路LC1は、回路の接地電位と電源電圧Vee
との間に直列形態に設けられる出力バイポーラトランジ
スタT6（第３のバイポーラトランジスタ）及びT7（第４
のバイポーラトランジスタ）と、上記トランジスタT6に
対応して設けられるCMOS電流ミラー回路及び上記トラン
ジスタT7に対応して設けられるもう一つの電流ミラー回
路とを含む。

レベル変換回路LC1において、MOSFETQ1及びQ2のソー
スは、回路の接地電位に結合される。MOSFETQ1のドレイ
ンと回路の電源電圧Veeとの間には、そのゲートとドレ
インが共通結合されることによってダイオード形態とさ
れるＮチャンネルMOSFETQ27が設けられる。また、MOSFE
TQ2のドレインと回路の接地電位との間には、Ｎチャン
ネルMOSFETQ28が設けられる。MOSFETQ28のゲートは、上
記MOSFETQ27のゲートに共通結合される。これにより、M
OSFETQ1,Q2及びQ27,Q28は、出力バイポーラトランジス
タT6に対応するCMOS電流ミラー回路を構成する。MOSFET
Q2及びQ28の共通結合されたドレインの電圧は、CMOS電
流ミラー回路の出力信号として、出力バイポーラトラン
ジスタT6のベースに供給される。

一方、ＰチャンネルMOSFETQ3（第５のMOSFET）のソー
スは、回路の接地電位に結合される。MOSFETQ3のドレイ
ンと回路の電源電圧Veeとの間には、そのゲートとドレ
インが共通結合されることによってダイオード形態とさ
れるＮチャンネルMOSFETQ29（第６のMOSFET）が設けら
れる。出力バイポーラトランジスタT7のコレクタ及びベ
ース間には、ＮチャンネルMOSFETQ30（第３のMOSFET）
が設けられる。MOSFETQ30は、そのゲートが上記MOSFETQ
29のゲートに共通結合されることで、電流ミラー形態と
される。出力バイポーラトランジスタT7のベースと回路
の電源電圧Veeとの間には、MOSFETQ31（第４のMOSFET）
が設けられる。MOSFETQ31のゲートは、出力バイポーラ
トランジスタT7のコレクタに共通結合される。出力バイ
ポーラトランジスタT6及びT7の共通結合されたエミッタ
及びコレクタの電圧は、このレベル変換回路LC1の出力
信号すなわち非反転内部アドレス信号ax0とされる。

Ｘアドレス信号AX0が論理“0"とされるとき、レベル
判定回路LR1の非反転出力信号x0はロウレベルとされ、
また反転出力信号▲▼はハイレベルとされる。レベ
ル変換回路LC1では、非反転出力信号x0がロウレベルと
されることでMOSFETQ1のコンダクタンスは大きくされ、
そのドレイン電流が大きくされる。このドレイン電流
は、電流ミラー形態とされるMOSFETQ27及びQ28によって
伝達され、結果的にMOSFETQ28のコンダクタンスが大き
くされる。MOSFETQ2は、反転出力信号▲▼がハイレ
ベルとされることで、そのコンダクタンスが逆に小さく
される。したがって、CMOS電流ミラー回路の出力信号
は、ほぼ回路の電源電圧VeeのようなMOSレベルのロウレ
ベルとなる。これにより、出力バイポーラトランジスタ
T6はカットオフ状態となる。

同様に、MOSFETQ3は、非反転出力信号x0がロウレベル
とされることでそのコンダクタンスが大きくされ、その
ドレイン電流が大きくされる。このドレイン電流は、電
流ミラー形態とされるMOSFETQ29及びQ30によって伝達さ
れ、結果的にMOSFETQ30がオン状態とされる。このと
き、上記の動作によって、出力バイポーラトランジスタ
T6はカットオフ状態となるが、レベル変換回路LC1の出
力ノードすなわち出力バイポーラトランジスタT6及びT7
の共通結合されたエミッタ及びコレクタの電圧は回路の
接地電位のようなハイレベルの電荷が残されている。MO
SFETQ30がオン状態とされることで、出力バイポーラト
ランジスタT7及びMOSFETQ31が、レベル変換回路LC1の出
力ノードの電圧が充分低下するまでの間一時的にオン状
態となる。これにより、レベル変換回路LC1の出力信号
すなわち非反転内部アドレス信号ax0は回路の電源電圧V
eeのようなロウレベルとなり、またトランジスタT6のベ
ース容量に蓄えられた電荷もディスチャージされる。

一方、Ｘアドレス信号AX0が論理“1"になると、レベ
ル判定回路LR1から出力される非反転出力信号x0はハイ
レベルとされ、反転出力信号▲▼がロウレベルとさ
れる。レベル変換回路LC1では、非反転出力信号x0がハ
イレベルとされることで、MOSFETQ1のコンダクタンスが
小さくされ、そのドレイン電流が小さくされる。このド
レイン電流は、電流ミラー形態とされるMOSFETQ27及びQ
28によって伝達され、結果的にMOSFETQ28のコンダクタ
ンクが小さくされる。MOSFETQ2は、反転出力信号▲
▼がロウレベルとされることで、そのコンダクタンスが
逆に大きくされる。したがって、このCMOS電流ミラー回
路の出力信号は、ほぼ回路の接地電位のようなハイレベ
ルとなる。これにより、出力バイポーラトランジスタT6
はオン状態となる。

同様に、MOSFETQ3は、非反転出力信号x0がハイレベル
とされることでそのコンダクタンスが小さくされ、その
ドレイン電流が小さくされる。このドレイン電流は、電
流ミラー形態とされるMOSFETQ29及びQ30によって伝達さ
れ、結果的にMOSFETQ30がオフ状態とされる。このと
き、上記の動作によって、出力バイポーラトランジスタ
T6はオン状態となり、レベル変換回路LC1の出力ノード
すなわち出力バイポーラトランジスタT6及びT7の共通結
合されたエミッタ及びコレクタの電圧は上昇する。MOSF
ETQ30がオフ状態とされることで、出力バイポーラトラ
ンジスタT7はそのベース電流を遮断される。また、出力
ノードのレベルが上昇することで、MOSFETQ31がオン状
態となり、出力バイポーラトランジスタT7のベース容量
もディスチャージされる。このため、出力バイポーラト
ランジスタT7は急速にカットオフ状態となる。これによ
り、レベル変換回路LC1の出力信号すなわち非反転内部
アドレス信号ax0は回路の接地電位のようなハイレベル
となる。

レベル変換回路LC2は、上記レベル変換回路LC1と全く
同一の回路構成とされ、レベル変換回路LC1と相補的な
動作を行う。レベル変換回路LC2は、上記相補出力信号x
0・▲▼が反転されて供給されることによって、上
記非反転内部アドレス信号ax0と相補的なレベルとされ
る反転内部アドレス信号▲▼を形成する。

前述のように、非反転内部アドレス信号ax0及び反転
内部アドレス信号▲▼は、他のＸアドレス信号AX
1〜AXiに対応して設けられる同様なレベル判定回路及び
レベル変換回路によって形成される相補内部アドレス信
号ａx1〜ａxiとともに、上述のＸアドレスデコーダXDCR
に供給される。

以上のように、この実施例のバイポーラ・CMOS型RAM
は、そのメモリアレイＭ−ARYがＮチャンネルMOSFETか
らなるnMOSメモリセルを基本構成とすることで、回路の
高集積化と低消費電力化が図られる。また、その周辺回
路がバイポーラトランジスタ及びCMOSによって構成され
ることで、動作の高速化が図られる。さらに、この実施
例のバイポーラ・CMOS型RAMでは、各アドレスバッファ
等において、レベル判定回路のバイポーラ電流スイッチ
回路の非反転出力信号及び反転出力信号を伝達する２組
の出力エミッタフォロア回路の負荷手段が、相対する反
転出力信号及び非反転出力信号に従って相補的にオン状
態とされる２個のMOSFETによって構成される。また、レ
ベル変換回路の出力バイポーラトランジスタに対応し
て、レベル判定回路の出力信号を伝達する電流ミラー回
路がそれぞれ設けられる。したがって、各レベル判定回
路の出力エミッタフォロア回路における動作電流は従来
の二分の一に削減されるとともに、アドレス信号等の通
過回路段数が削減される。このため、この実施例のバイ
ポーラ・CMOS型RAMは、多数のレベル判定回路が搭載さ
れるにもかかわらず、低消費電力化が促進されるととも
に、アドレス信号等の伝達遅延時間が縮小され、さらに
高速化されるものである。

以上の本実施例に示されるように、この発明をECLイ
ンターフェースのバイポーラ・CMOS型RAM等の半導体集
積回路装置に適用した場合、次のような効果が得られ
る。すなわち、（１）レベル判定回路のバイポーラ電流スイッチ回路の
非反転出力信号及び反転出力信号を伝達する２組の出力
エミッタフォロア回路の負荷手段を、相対する上記反転
出力信号及び非反転出力信号に従って相補的にオン状態
とされる２個のMOSFETによって構成することで、出力エ
ミッタフォロア回路に供給される動作電流の値を従来の
二分の一に削減できるという効果が得られる。

（２）上記（１）項により、各入力信号に対応して多数
のレベル変換回路が設けられるバイポーラ・CMOS型RAM
等の低消費電力化を図ることができるという効果が得ら
れる。

（３）対応する上記レベル判定回路の相補出力信号を受
けMOSレベルに変換するレベル変換回路において、上記
レベル判定回路の出力信号を伝達する電流ミラー回路を
各レベル変換回路の各出力バイポーラトランジスタに対
応して設けることで、アドレス信号等の入力信号の通過
回路段数を削減できるという効果が得られる。

（４）上記（３）項により、アドレス信号等の入力信号
の伝達遅延時間を縮小し、バイポーラ・CMOS型RAMの高
速化を図ることができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、第１図の回
路図において、レベル判定回路LR1のバイポーラ電流ス
イッチ回路は、トランジスタT2と並列形態に複数のトラ
ンジスタが設けられ又はトランジスタT2がマルチエミッ
タ構造とされることで、複数入力の論理ゲート回路形態
とされるものであってもよい。また、MOSFETQ25及びQ26
の共通結合されたソースすなわち基準ノードｎの電位を
設定する方法は、特にこの実施例によって限定されるも
のでははい。レベル判定回路の出力エミッタフォロア回
路を低消費電力化する対策と、レベル変換回路における
アドレス信号等の通過回路段数を削減する対策は、個別
に実施されるものであってもよい。第２図の回路ブロッ
ク図において、メモリアレイＭ−ARYの各メモリセルMC
を構成する抵抗R3及びR4は、ポリシリコン層に代えてＰ
チャンネルMOSFETを用いるものであってもよい。また、
メモリアレイＭ−ARYは、複数のメモリマットによって
構成されるものであってもよいし、各アドレスデコーダ
は複数のメモリマッタによって共用されるものであって
もよい。さらに、第１図に示されるＸアドレスバッファ
XADBの具体的な回路構成や、第２図に示されるバイポー
ラ・CMOS型RAMのブロック構成及び制御信号，アドレス
信号等の組み合わせなど、種々の実施形態を採りうる。

以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるバイポーラ・CMOS
型RAMに適用した場合について説明したが、それに限定
されるものではなく、例えば、他の各種の半導体記憶装
置のレベル判定回路や論理ゲート回路及び同様なレベル
判定回路や論理ゲート回路を有する各種のディジタル集
積回路装置にも適用できる。本発明は、少なくともバイ
ポーラトランジスタにより構成されるレベル判定回路又
はバイポーラ・CMOS複合回路により構成されるレベル変
換回路を含む半導体集積回路装置に広く適用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。すなわち、レベル判定回路のバイポーラ電流スイ
ッチ回路の非反転出力信号及び反転出力信号を伝達する
２組の出力エミッタフォロア回路の負荷手段を、相対す
る上記反転出力信号及び非反転出力信号に従って相補的
にオン状態とされる２個のMOSFETによって構成し、また
上記レベル判定回路の出力信号を伝達する電流ミラー回
路をレベル変換回路の各出力バイポーラトランジスタに
対応して設けることで、出力エミッタフォロア回路に供
給される動作電流の値を従来の二分の一に削減し、また
アドレス信号等の通過回路段数を削減することができる
ため、多数のレベル変換回路を含むバイポーラ・CMOS型
RAM等をさらに低消費電力化しまた高速化できるもので
ある。

【図面の簡単な説明】

第１図は、この発明が適用されたバイポーラ・CMOS型RA
MのＸアドレスバッファの一実施例を示す回路図、第２図は、第１図のＸアドレスバッファを含むバイポー
ラ・CMOS型RAMの一実施例を示す回路ブロック図、第３図は、従来のバイポーラ・CMOS型RAMのＸアドレス
バッファの一例を示す回路図である。 XADB……Ｘアドレスバッファ、LR1,LR2……レベル判定
回路、LC1,LC2……レベル変換回路、T1〜T18……NPN型
バイポーラトランジスタ、Q1〜Q24……ＰチャンネルMOS
FET、Q25〜Q54……ＮチャンネルMOSFET、R1〜R8……抵
抗、N1,N2……インバータ回路、IS1〜IS5……定電流
源。Ｍ−ARY……メモリアレイ、MC……メモリセル、CSW……
カラムスイッチ、XDCR……Ｘアドレスデコーダ、YDCR…
…Ｙアドレスデコーダ、YADB……Ｙアドレスバッファ、
SA……センスアンプ、DOB……データ出力バッファ、WA
……ライトアンプ、DIB……データ入力バッファ、TC…
…タイミング制御回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者樋口浩秋田県南秋田郡天王町字長沼64 アキタ電子株式会社内 (72)発明者宮岡修一東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内

Claims

(57)【特許請求の範囲】

【請求項１】入力信号のレベルを所定の参照電位に従っ
て比較判定するバイポーラ電流スイッチ回路と、上記バ
イポーラ電流スイッチ回路の非反転出力信号又は反転出
力信号を伝達しかつ対応する負荷手段の抵抗値が上記非
反転出力信号又は反転出力信号に従って変化される出力
エミッタフォロア回路とを含むレベル判定回路を具備す
ることを特徴とする半導体集積回路装置。
【請求項２】上記出力エミッタフォロア回路は、そのベ
ースに上記バイポーラ電流スイッチ回路の非反転出力信
号を受けそのコレクタが回路の接地電位に結合される第
１のバイポーラトランジスタと、そのベースに上記バイ
ポーラ電流スイッチ回路の反転出力信号を受けそのコレ
クタが回路の接地電位に結合される第２のバイポーラト
ランジスタと、上記第１のバイポーラトランジスタのエ
ミッタと所定の基準電位が供給される基準ノードとの間
に負荷手段として設けられそのゲートに上記反転出力信
号を受ける第１導電型の第１のMOSFETと、上記第２のバ
イポーラトランジスタのエミッタと上記基準ノードとの
間に負荷手段として設けられそのゲートに上記非反転出
力信号を受ける第１導電型の第２のMOSFETと、上記基準
ノードと回路の電源電圧との間に設けられる定電流源と
を含むものであることを特徴とする特許請求の範囲第１
項記載の半導体集積回路装置。
【請求項３】上記半導体集積回路装置はECLインタフェ
ースのバイポーラ・CMOS型RAMであり、上記レベル判定
回路は上記バイポーラ・CMOS型RAMの周辺回路に含まれ
るものであることを特徴とする特許請求の範囲第１項又
は第２項記載の半導体集積回路装置。
【請求項４】外部端子から入力回路を介して供給される
入力信号のレベルを所定の参照電位に従って比較判定す
るバイポーラ電流スイッチ回路と上記バイポーラ電流ス
イッチ回路から出力される相補出力信号を伝達する出力
エミッタフォロア回路とからなるレベル判定回路を具備
し、かつ、上記レベル判定回路の非反転出力信号及び反
転出力信号を受けるCMOS電流ミラー回路と、そのベース
に上記CMOS電流ミラー回路の出力信号を受けそのコレク
タが回路の接地電位に結合される第３のバイポーラトラ
ンジスタと、上記第３のバイポーラトランジスタのエミ
ッタと回路の電源電圧との間に設けられる第４のバイポ
ーラトランジスタと、上記第４のバイポーラトランジス
タのコレクタ及びベース間に設けられる第１導電型の第
３のMOSFETと、上記第４のバイポーラトランジスタのベ
ースと回路の電源電圧との間に設けられそのゲートが上
記第４のバイポーラトランジスタのコレクタに結合され
る第１導電型の第４のMOSFETと、回路の接地電位と電源
電圧との間に直列形態に設けられそのゲートに上記非反
転出力信号又は反転出力信号を受ける第２導電型の第５
のMOSFET及び上記第３のMOSFETと電流ミラー形態とされ
る第１導電型の第６のMOSFETとを含むレベル変換回路を
具備することを特徴とする半導体集積回路装置。
【請求項５】上記半導体集積回路装置はECLインタフェ
ースのバイポーラ・CMOS型RAMであり、上記レベル変換
回路は上記バイポーラ・CMOS型RAMのアドレスバッファ
に含まれるものであることを特徴とする特許請求の範囲
第４項記載の半導体集積回路装置。