JP2001053236A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 複数のＳＲＡＭマクロセルを搭載する論理付
メモリ集積回路等の動作マージンを高め、論理付メモリ
集積回路を例えばキャッシュメモリとして含むコンピュ
ータシステム等の動作マージンを高める。 【解決手段】 ＳＲＡＭマクロセルのＸアドレスデコー
ダＸＤの両側つまり高温側及び低温側に一対のＶＣＳ発
生回路ＶＣＳＧＵ及びＶＣＳＧＤを配置するとともに、
これらのＶＣＳ発生回路の出力端子ＶＣＳＵ及びＶＣＳ
Ｄ間を結合しＸアドレスデコーダＸＤのワード線駆動回
路ＷＤ０〜ＷＤ３１の電流源を構成するバイポーラトラ
ンジスタのベースに内部電圧ＶＣＳを供給するための伝
達経路を、直列結合される抵抗ＲＳ１〜ＲＳ３１により
構成し、該抵抗の抵抗値を適当な値に設定して、各ワー
ド線駆動回路に供給される内部電圧ＶＣＳ０〜ＶＣＳ３
１の電位を、その電流源のバイポーラトランジスタのベ
ースエミッタ電圧の変化にともなうカレントスイッチ回
路の出力振幅の変化を相殺すべく変化させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体集積回路装
置に関し、例えば、複数のＳＲＡＭマクロセルを搭載す
る論理付メモリ集積回路及びこれを含むコンピュータシ
ステムならびにその動作マージン及び信頼性の向上に利
用して特に有効な技術に関する。

【０００２】

【従来の技術】ＣＭＯＳ（相補型ＭＯＳ）メモリセルが
格子配列されてなるメモリアレイと、バイポーラ回路及
びＣＭＯＳ回路が組み合わされてなるバイＣＭＯＳ論理
ゲートを基本素子とするＸアドレスデコーダ等の周辺回
路とを備え、高速動作しうるスタティック型ＲＡＭ（ラ
ンダムアクセスメモリ）がある。また、このようなスタ
ティック型ＲＡＭからなるＳＲＡＭマクロセルとゲート
アレイとを同一基板（チップ）面上に搭載する論理付メ
モリ集積回路があり、これらの論理付メモリ集積回路を
キャッシュメモリ等として含むコンピュータシステムが
ある。

【０００３】

【発明が解決しようとする課題】本願発明者等は、この
発明に先立って、上記論理付メモリ集積回路に搭載され
るＳＲＡＭマクロセルの開発設計に従事し、次の問題点
に気付いた。すなわち、この論理付メモリ集積回路は、
例えば図１の実施例と同様に、１７個のＳＲＡＭマクロ
セルＳＲＡＭ０〜ＳＲＡＭ１６を搭載し、各ＳＲＡＭマ
クロセルの周辺回路を構成するバイＣＭＯＳ論理ゲート
のそれぞれは、差動形態とされるバイポーラトランジス
タと、該差動トランジスタの共通結合されたエミッタ側
に設けられそのベースに内部電圧ＶＣＳを受けるバイポ
ーラトランジスタ及びそのエミッタ抵抗からなる電流源
とを含むカレントスイッチ回路を中心に構成される。

【０００４】一方、ＳＲＡＭマクロセルのそれぞれは、
図３の実施例のＳＲＡＭマクロセルＳＲＡＭ０と同様
に、ＸアドレスデコーダＸＤの両側に配置された一対の
メモリアレイＡＲＹＬ及びＡＲＹＲを備え、Ｘアドレス
デコーダＸＤは、例えばメモリアレイＡＲＹＬ及びＡＲ
ＹＲの１６本のワード線ＷＬ又はＷＲに対応して設けら
れ、それぞれがバイＣＭＯＳ論理ゲートを基本素子とす
る３２個のワード線駆動回路ＷＤ０〜ＷＤ３１を含む。
また、ＳＲＡＭマクロセルは、ＸアドレスデコーダＸＤ
の上端及び下端側に配置された一対のＶＣＳ発生回路Ｖ
ＣＳＧＵ及びＶＣＳＧＤを備え、ＸアドレスデコーダＸ
Ｄのワード線駆動回路ＷＤ０〜ＷＤ３１の電流源を構成
するバイポーラトランジスタのベースには、ＶＣＳ発生
回路ＶＣＳＧＵ及びＶＣＳＧＤの出力端子を共通結合す
べく配置された伝達経路を介して、所定の内部電圧ＶＣ
Ｓが共通に供給される。

【０００５】周知のように、バイＣＭＯＳ論理ゲートの
カレントスイッチ回路を構成する差動トランジスタは、
そのいずれか一方が選択的にオン状態となり、上記電流
源により得られる動作電流を常に流す。このため、バイ
ＣＭＯＳ論理ゲートの論理動作が高速化され、ＳＲＡＭ
マクロセルの高速動作が可能となるが、その一方では多
数のバイＣＭＯＳ論理ゲートを含むＳＲＡＭマクロセル
の動作電流が大きくなり、その発熱量が大きくなって、
基板面の温度上昇を招く。また、このような基板面の温
度上昇は、各マクロセルや論理部の配置位置等によって
場所ごとに異なり、基板ＣＨＩＰ面には例えば図２の実
施例と同様な温度差が生じる。

【０００６】基板面におけるＳＲＡＭマクロセルの使用
環境温度の上昇は、各ＶＣＳ発生回路を構成するバイポ
ーラトランジスタのベースエミッタ電圧を変化させ、そ
の出力電圧たる内部電圧ＶＣＳの電位を変化させるとと
もに、各バイＣＭＯＳ論理ゲートの電流源を構成するバ
イポーラトランジスタのベースエミッタ電圧を変化さ
せ、カレントスイッチ回路の差動トランジスタに対する
動作電流を変化させて、カレントスイッチ回路としての
出力振幅を変化させる原因となる。

【０００７】すなわち、バイポーラトランジスタのベー
スエミッタ電圧は、周知のように、これを含む回路の使
用環境温度が高くなるに従って小さくなり、低くなるに
従って大きくなる。また、バイＣＭＯＳ論理ゲートのカ
レントスイッチ回路を構成する電流源の電流値は、各電
流源を構成するバイポーラトランジスタのベースエミッ
タ電圧が大きくなるに従って小さくなり、小さくなるに
従って大きくなるが、逆に内部電圧ＶＣＳの電位が高く
なると大きくなり、低くなると小さくなる。バイＣＭＯ
Ｓ論理ゲートを構成するカレントスイッチ回路の出力振
幅は、電流源の電流値が大きくなることで大きくなり、
小さくなることで小さくなる。これらの結果、各カレン
トスイッチ回路の出力振幅が不揃いとなって、多数のバ
イＣＭＯＳ論理ゲートを含むＳＲＡＭマクロセルの動作
マージンが小さくなるとともに、場合によってはカレン
トスイッチ回路の出力信号を受けるＣＭＯＳ回路のゲー
ト耐圧を超えて、その耐圧破壊を招く原因ともなる。こ
の結果、複数のＳＲＡＭマクロセルを搭載する論理付メ
モリ集積回路ひいてはこれを含むコンピュータシステム
等の動作マージンが圧縮され、その信頼性が低下する。

【０００８】これに対処するため、上記論理付メモリ集
積回路では、ＶＣＳ発生回路ＶＣＳＧＵ及びＶＣＳＧＤ
の回路構成を、その出力電圧たる内部電圧ＶＣＳの電位
が、使用環境温度の上昇を受けて所定の割合で低くな
り、逆に使用環境温度の低下を受けて所定の割合で高く
なるべく設計することで、使用環境温度の変化にともな
うワード線駆動回路ＷＤ０〜ＷＤ３１のカレントスイッ
チ回路の出力振幅の変化を抑制し、動作マージン及び信
頼性の確保を図ってきた。

【０００９】ところが、図８（ａ）に例示されるよう
に、基板面の温度分布が均等、つまりＳＲＡＭマクロセ
ルのＸアドレスデコーダの各ワード線駆動回路における
温度がその配置位置に応じて直線状に高くなるような場
合は、図８（ｂ）に例示されるように、ＶＣＳ発生回路
ＶＣＳＧＵ及びＶＣＳＧＤ間の伝達経路の配線抵抗を利
用して、各ワード線駆動回路に供給される内部電圧ＶＣ
Ｓの電位をほぼ直線状に変化させ、図８（ｃ）に例示さ
れるように、各ワード線駆動回路の電流源を構成するバ
イポーラトランジスタのベースエミッタ電圧Ｖｂｅの変
化にともなう電流値の変化を相殺して、図８（ｄ）に例
示されるように、各ワード線駆動回路のカレントスイッ
チ回路の出力振幅をほぼ一定に保つことができる。

【００１０】しかし、図９（ａ）に例示されるように、
基板面の温度分布が不均等、つまり各ワード線駆動回路
における使用環境温度の変化が図２のように直線的でな
い場合には、図９（ｃ）に例示されるように、各ワード
線駆動回路の電流源を構成するバイポーラトランジスタ
のベースエミッタ電圧Ｖｂｅも不均等に変化して、図９
（ｄ）に例示されるように、カレントスイッチ回路の出
力振幅が比較的大きく変化する。この結果、ＳＲＡＭマ
クロセルの動作マージン及び信頼性を充分に高めること
ができず、論理付メモリ集積回路ひいてはこれを含むコ
ンピュータシステムの動作マージン及び信頼性を充分に
改善できない。

【００１１】この発明の目的は、複数のＳＲＡＭマクロ
セルを搭載する論理付メモリ集積回路等の動作マージン
及び信頼性を高め、論理付メモリ集積回路を含むコンピ
ュータシステム等の動作マージン及び信頼性を高めるこ
とにある。

【００１２】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【００１３】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、例えばコンピュータシステム
にキャッシュメモリ等として含まれ、複数のＳＲＡＭマ
クロセルを搭載する論理付メモリ集積回路等において、
各ＳＲＡＭマクロセルのＸアドレスデコーダの両側つま
り高温側及び低温側に一対のＶＣＳ発生回路を配置する
とともに、これらのＶＣＳ発生回路の出力端子間を結合
しＸアドレスデコーダの各ワード線駆動回路のバイＣＭ
ＯＳ論理ゲートの電流源を構成するバイポーラトランジ
スタのベースに内部電圧ＶＣＳを供給するための伝達経
路を、直列結合される所定数の抵抗により構成し、その
抵抗値を適当な値に設定して、各ワード線駆動回路に供
給される内部電圧ＶＣＳの電位を、電流源のバイポーラ
トランジスタのベースエミッタ電圧の変化にともなうカ
レントスイッチ回路の出力振幅の変化を相殺すべく変化
させる。

【００１４】上記手段によれば、基板面の温度分布が不
均等な場合でも、ＶＣＳ発生回路から各ワード線駆動回
路に供給される内部電圧ＶＣＳの電位を不均等に変化さ
せ、電流源のバイポーラトランジスタのベースエミッタ
電圧が変化されることにともなうワード線駆動回路のカ
レントスイッチ回路の出力振幅の変化を相殺して、カレ
ントスイッチ回路の後段に設けられるＣＭＯＳ回路の論
理動作を安定化し、ＣＭＯＳ回路を構成するＭＯＳＦＥ
Ｔの耐圧破壊を防止することができる。この結果、ＳＲ
ＡＭマクロセルの動作マージン及び信頼性を高めること
ができ、これによって論理付メモリ集積回路等ひいては
これを含むコンピュータシステム等の動作マージン及び
信頼性を高めることができる。

【００１５】

【発明の実施の形態】図１には、この発明が適用された
論理付メモリ集積回路（半導体集積回路装置）の一実施
例の基板配置図が示され、図２には、その基板面の一実
施例の温度分布図が示されている。また、図３には、図
１の論理付メモリ集積回路に搭載されるＳＲＡＭマクロ
セルＳＲＡＭ０の一実施例の拡大配置図が示されてい
る。これらの図をもとに、まずこの実施例の論理付メモ
リ集積回路の構成及び基板配置と半導体基板ＣＨＩＰ面
の温度分布ならびにＳＲＡＭマクロセルＳＲＡＭ０〜Ｓ
ＲＡＭ１５の構成及び配置の概要を説明する。なお、基
板配置及び温度分布に関する以下の記述では、図１ない
し図３の位置関係をもって半導体基板ＣＨＩＰ面での上
下左右を表す。また、図３では、ＳＲＡＭマクロセルＳ
ＲＡＭ０の説明をもってＳＲＡＭマクロセルＳＲＡＭ０
〜ＳＲＡＭ１５を説明するが、半導体基板ＣＨＩＰ面の
下側に配置されるＳＲＡＭマクロセルＳＲＡＭ８〜ＳＲ
ＡＭ１５は、ＳＲＡＭマクロセルＳＲＡＭ０〜ＳＲＡＭ
７とは対称配置される。

【００１６】図１において、この実施例の論理付メモリ
集積回路は、特に制限されないが、合計１７個のＳＲＡ
Ｍ０〜ＳＲＡＭ１６と、これらのＳＲＡＭマクロセルの
隙間に配置された多数のゲートアレイからなる論理部Ｌ
Ｃとを備える。

【００１７】ここで、論理付メモリ集積回路に搭載され
るＳＲＡＭマクロセルＳＲＡＭ０〜ＳＲＡＭ１５のそれ
ぞれは、図３のＳＲＡＭマクロセルＳＲＡＭ０に代表さ
れるように、そのレイアウト所要面積の大半を占めて配
置される一対のメモリアレイＡＲＹＬ及びＡＲＹＲをそ
の基本構成要素とする。メモリアレイＡＲＹＬ及びＡＲ
ＹＲの中間には、ＸアドレスデコーダＸＤが配置され
る。また、メモリアレイＡＲＹＬ及びＡＲＹＲの上部に
は、内部電圧発生回路ＶＧＬ及びＶＧＲがそれぞれ配置
され、その下部には、ＹアドレスデコーダＹＤＬ，Ｙス
イッチＹＳＬならびにデータ入出力回路ＩＯＬあるいは
ＹアドレスデコーダＹＤＲ，ＹスイッチＹＳＲならびに
データ入出力回路ＩＯＲがそれぞれ配置される。

【００１８】ＳＲＡＭマクロセルＳＲＡＭ０を構成する
メモリアレイＡＲＹＬ及びＡＲＹＲは、特に制限されな
いが、図の水平方向に平行して配置される実質５１２本
のワード線ＷＬ又はＷＲと、図の垂直方向に平行して配
置される所定数のビット線ＢＬ又はＢＲとをそれぞれ含
む。これらのワード線及びビット線の交点には、それぞ
れ一対のＣＭＯＳインバータが交差結合されてなるラッ
チ回路を中心とする多数のＣＭＯＳメモリセルが、それ
ぞれ格子状に配置される。

【００１９】この実施例において、ＳＲＡＭマクロセル
ＳＲＡＭ０のメモリアレイＡＲＹＬ及びＡＲＹＲを構成
する５１２本のワード線ＷＬ及びＷＲは、１６本を単位
としてグループ分割され、その内側においてＸアドレス
デコーダＸＤの対応するワード線駆動回路ＷＤ０〜ＷＤ
３１に結合される。ワード線駆動回路ＷＤ０〜ＷＤ３１
は、後述するように、バイＣＭＯＳ論理ゲートを基本に
構成されメモリアレイＡＲＹＬ及びＡＲＹＲの１６本の
ワード線ＷＬ又はＷＲに対応して設けられる１６個の単
位ワード線駆動回路と、これらの単位ワード線駆動回路
に共通に設けられる１個の電流源回路とをそれぞれ含
む。また、ワード線駆動回路ＷＤ０〜ＷＤ３１の各単位
ワード線駆動回路は、電流源回路を構成するトランジス
タとともにカレントスイッチ回路を構成するバイポーラ
トランジスタをそれぞれ含み、各電流源回路は、これら
のカレントスイッチ回路を構成する差動トランジスタの
共通結合されたエミッタ側に設けられるバイポーラトラ
ンジスタとエミッタ抵抗とを含む。なお、ワード線駆動
回路ＷＤ０〜ＷＤ３１ならびにその各単位ワード線駆動
回路の具体的構成及び動作については、後で詳細に説明
する。

【００２０】ＳＲＡＭマクロセルＳＲＡＭ０は、さら
に、ＸアドレスデコーダＸＤの上端側及び下端側にそれ
ぞれ配置される２個のソース回路、つまりＶＣＳ発生回
路ＶＣＳＧＵ（第１のソース回路）及びＶＣＳＧＤ（第
２のソース回路）を備える。これらのＶＣＳ発生回路
は、外部から供給される電源電圧をもとに所定電位を中
心電位とする比較的安定した内部電圧ＶＣＳをそれぞれ
生成し、シンク回路となるＸアドレスデコーダＸＤのワ
ード線駆動回路ＷＤ０〜ＷＤ３１、つまりその電流源を
構成するバイポーラトランジスタのベースに供給する。

【００２１】後述するように、ＸアドレスデコーダＸＤ
のワード線駆動回路ＷＤ０〜ＷＤ３１の各カレントスイ
ッチ回路を構成する差動トランジスタは、そのいずれか
一方が選択的にオン状態となり、各カレントスイッチ回
路には、対応する電流源により得られる動作電流が常に
流される。このため、バイＣＭＯＳ論理ゲートの動作が
高速化され、ＳＲＡＭマクロセルの高速動作が可能とな
るが、その一方では、多数のカレントスイッチ回路を含
むＳＲＡＭマクロセルの動作電流が大きくなりその発熱
量が大きくなって、基板面の温度上昇を招く。また、こ
のような基板面の温度上昇は、ＳＲＡＭマクロセルや論
理部の配置位置等により場所ごとに異なり、基板ＣＨＩ
Ｐ面には、図２に例示されるような温度差が生じる。

【００２２】すなわち、この実施例の論理付メモリ集積
回路の場合、半導体基板ＣＨＩＰ面の温度は、特に制限
されないが、ＳＲＡＭマクロセルＳＲＡＭ１６が配置さ
れるその中央部において最も高い約４８℃となる。ま
た、その上辺及び下辺に沿った部分では、最も低い約１
６℃となり、上辺に沿って配置されるＳＲＡＭマクロセ
ルＳＲＡＭ０〜ＳＲＡＭ３とＳＲＡＭ４〜ＳＲＡＭ７の
間、ならびに下辺に沿って配置されるＳＲＡＭマクロセ
ルＳＲＡＭ１２〜ＳＲＡＭ１５とＳＲＡＭ８〜ＳＲＡＭ
１１の間では、中間的な約３６℃の温度となる。

【００２３】これにより、例えばＳＲＡＭマクロセルＳ
ＲＡＭ０のＶＣＳ発生回路ＶＣＳＧＵが配置される上端
部と、ＶＣＳ発生回路ＶＣＳＧＤが配置されるその下端
部との間には、約１６℃の温度差が生じ、ＶＣＳ発生回
路ＶＣＳＧＵ及びＶＣＳＧＤにより生成される内部電圧
ＶＣＳには、上記温度差に応じた電位差が生じる。ま
た、ＳＲＡＭマクロセルＳＲＡＭ０の上端部から下端部
に至る温度分布は、等温線の密度から明らかなように、
不均等なものとなり、これに応じて前記Ｘアドレスデコ
ーダＸＤのワード線駆動回路ＷＤ０〜ＷＤ３１の電流源
を構成するバイポーラトランジスタのベースエミッタ電
圧が不均等に変化する。

【００２４】これに対処するため、この実施例の論理付
メモリ集積回路では、例えばＳＲＡＭマクロセルＳＲＡ
Ｍ０の上端部に設けられるＶＣＳ発生回路ＶＣＳＧＵと
下端部に設けられるＶＣＳ発生回路ＶＣＳＧＤとの間
に、所定数の抵抗が直列結合されてなる内部電圧ＶＣＳ
の伝達経路が設けられ、この伝達経路を構成する抵抗の
抵抗値が、ワード線駆動回路ＷＤ０〜ＷＤ３１の電流源
を構成するバイポーラトランジスタのベースエミッタ電
圧の不均等な変化を補償すべく適当な値に設定される
が、このことについては、後で詳細に説明する。

【００２５】図４には、図３のＳＲＡＭマクロセルＳＲ
ＡＭ０に含まれるＶＣＳ発生回路ＶＣＳＧＵ及びＶＣＳ
ＧＤの一実施例の回路図が示されている。同図をもと
に、ＳＲＡＭマクロセルＳＲＡＭ０に含まれるＶＣＳ発
生回路ＶＣＳＧＵ及びＶＣＳＧＤの具体的構成及び動作
ならびにその動作特性について説明する。なお、ＶＣＳ
発生回路ＶＣＳＧＵ及びＶＣＳＧＤは、同一の回路構成
とされるため、ＶＣＳ発生回路ＶＣＳＧＵの説明をもっ
てＶＣＳ発生回路ＶＣＳＧＤを説明する。また、ＳＲＡ
ＭマクロセルＳＲＡＭ０を除く他のＳＲＡＭマクロセル
ＳＲＡＭ１〜ＳＲＡＭ１６にも、同一構成のＶＣＳ発生
回路ＶＣＳＧＵ及びＶＣＳＧＤがそれぞれ含まれる。さ
らに、以下の回路図において、図示されるＭＯＳＦＥＴ
（金属酸化物半導体型電界効果トランジスタ。この明細
書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果トラ
ンジスタの総称とする）はすべてＰチャンネル型であ
り、図示されるバイポーラトランジスタはすべてＮＰＮ
型である。

【００２６】図４において、ＶＣＳ発生回路ＶＣＳＧＵ
は、特に制限されないが、同一サイズで形成される２個
のバイポーラトランジスタ（以下、単にトランジスタと
略称する）Ｔ１及びＴ２を含む。このうち、トランジス
タＴ１のコレクタは、ダイオード形態とされるＰチャン
ネルＭＯＳＦＥＴ（以下、単にＭＯＳＦＥＴと略称す
る）Ｐ１を介して高電位側電源電圧ＶＣＣに結合され、
そのエミッタは、抵抗Ｒ１及びＲ２を介して低電位側電
源電圧ＶＥＥに結合される。なお、高電位側電源電圧Ｖ
ＣＣは、特に制限されないが、接地電位つまり０Ｖ（ボ
ルト）とされ、低電位側電源電圧ＶＥＥは、−３．８５
Ｖのような負電位とされる。

【００２７】一方、トランジスタＴ２のコレクタは、ト
ランジスタＴ１のベースに結合されるとともに、ＭＯＳ
ＦＥＴＰ２を介して高電位側電源電圧ＶＣＣに結合され
る。また、そのエミッタは、低電位側電源電圧ＶＥＥに
結合され、そのベースは、上記抵抗Ｒ１及びＲ２の共通
ノードに結合される。ＭＯＳＦＥＴＰ２のゲートは、上
記ＭＯＳＦＥＴＰ１のゲートに共通結合される。これに
より、ＭＯＳＦＥＴＰ１及びＰ２は、いわゆるカレント
ミラー結合され、トランジスタＴ１及びＴ２に対してそ
のサイズ比に応じた一定のソース・ドレイン電流を流
す。

【００２８】ＶＣＳ発生回路ＶＣＳＧＵは、さらに、そ
のベースが上記トランジスタＴ１のベース、つまりトラ
ンジスタＴ２のコレクタに結合されるトランジスタＴ４
を含む。このトランジスタＴ４のコレクタは、ダイオー
ド形態とされるトランジスタＴ３を介して高電位側電源
電圧ＶＣＣに結合され、そのエミッタは、抵抗Ｒ３を介
して低電位側電源電圧ＶＥＥに結合される。トランジス
タＴ４のエミッタにおける電位は、その出力電圧つまり
内部電圧ＶＣＳＵとなる。

【００２９】これらのことから、ＶＣＳ発生回路ＶＣＳ
ＧＵの出力電圧たる内部電圧ＶＣＳＵの電位は、トラン
ジスタＴ４つまりＴ１のベース電位よりもそのベースエ
ミッタ電圧Ｖｂｅ４分だけ低い電位となり、このトラン
ジスタＴ４のベース電位は、トランジスタＴ１のエミッ
タ電位よりもそのベースエミッタ電圧Ｖｂｅ１分だけ高
い電位となる。また、トランジスタＴ１のエミッタ電位
は、トランジスタＴ２のベース電位よりも抵抗Ｒ１によ
る電圧降下分だけ高い電位となり、トランジスタＴ２の
ベース電位は、そのエミッタ電位つまり低電位側電源電
圧ＶＥＥよりもそのベースエミッタ電圧Ｖｂｅ２分だけ
高い電位となる。

【００３０】これにより、内部電圧ＶＣＳＵの電位ＶＣ
ＳＵは、低電位側電源電圧ＶＥＥの電位をＶＥＥとし、
ＭＯＳＦＥＴＰ１から抵抗Ｒ１に流される定電流の値を
Ｉ１とし、抵抗Ｒ１の抵抗値をＲ１とするとき、 ＶＣＳＵ＝ＶＥＥ＋Ｖｂｅ２＋Ｉ１×Ｒ１＋Ｖｂｅ１−Ｖｂｅ４……（１） となる。しかし、例えば、 Ｖｂｅ２＝Ｖｂｅ１＝Ｖｂｅ４＝Ｖｂｅ とすると、上記（１）式は、 ＶＣＳＵ＝ＶＥＥ＋Ｖｂｅ＋Ｉ１×Ｒ１…………………………………（２） となり、低電位側電源電圧ＶＥＥの電位ＶＥＥとベース
エミッタ電圧Ｖｂｅをその変動要因として含むだけとな
る。

【００３１】周知のように、バイポーラトランジスタの
ベースエミッタ電圧Ｖｂｅは、それを含む回路の使用環
境温度が高くなると小さくなり、低くなると大きくな
る。このため、上記（２）式によって得られる内部電圧
ＶＣＳＵの電位は、使用環境温度が高くなると低くな
り、低くなると高くなるものとなる。

【００３２】この実施例において、内部電圧ＶＣＳＵの
変動要因となる低電位側電源電圧ＶＥＥの電位ＶＥＥ及
びバイポーラトランジスタのベースエミッタ電圧Ｖｂｅ
は、後述するＸアドレスデコーダＸＤのワード線駆動回
路ＷＤ０〜ＷＤ３１の電流源回路の動作特性によって打
ち消され、基板面の温度分布が均等である限りにおいて
は問題とならないが、このことについては後で説明す
る。

【００３３】一方、ＸアドレスデコーダＸＤの下端側に
設けられるＶＣＳ発生回路ＶＣＳＧＤは、同様な回路構
成をもとに同様な出力特性を有する内部電圧ＶＣＳＤを
生成し、その出力端子ＶＣＳＤに出力する。このＶＣＳ
発生回路ＶＣＳＧＤの出力端子ＶＣＳＤは、特に制限さ
れないが、３１個の抵抗ＲＳ１〜ＲＳ３１（抵抗手段）
からなる伝達経路を介して、上記ＶＣＳ発生回路ＶＣＳ
ＧＵの出力端子ＶＣＳＵに結合される。抵抗ＲＳ１の一
方の端子つまり上部端子ならびに抵抗ＲＳ１〜ＲＳ３１
の他方の端子つまり下部端子における電位は、内部電圧
ＶＣＳ０ならびにＶＣＳ１〜ＶＣＳ３１として、Ｘアド
レスデコーダＸＤの対応するワード線駆動回路ＷＤ０〜
ＷＤ３１にそれぞれ供給される。伝達経路の具体的構成
及び動作についても、その効果を含めて後で詳細に説明
する。

【００３４】図５には、図３のＳＲＡＭマクロセルＳＲ
ＡＭ０に含まれるＸアドレスデコーダＸＤの一実施例の
部分的な回路図が示されている。同図をもとに、ＳＲＡ
ＭマクロセルＳＲＡＭ０のＸアドレスデコーダＸＤの具
体的構成及び動作ならびにその動作特性について説明す
る。なお、以下の記述では、ワード線駆動回路ＷＤ０の
説明をもってＸアドレスデコーダＸＤのワード線駆動回
路ＷＤ０〜ＷＤ３１を説明し、単位ワード線駆動回路Ｕ
ＷＤ０の説明をもってワード線駆動回路ＷＤ０の単位ワ
ード線駆動回路ＵＷＤ０〜ＵＷＤＦ（ここで、例えば単
位ワード線駆動回路等の１０を超える追番については、
アルファベットで表す場合がある。以下同様）を説明す
る。言うまでもなく、ＳＲＡＭマクロセルＳＲＡＭ１〜
ＳＲＡＭ１６にも、同様な構成のＸアドレスデコーダＸ
Ｄが含まれる。

【００３５】図５において、ＸアドレスデコーダＸＤ
は、前記のように、メモリアレイＡＲＹＬ及びＡＲＹＲ
のそれぞれ１６本ずつのワード線に対応して設けられる
３２個のワード線駆動回路ＷＤ０〜ＷＤ３１を備え、こ
れらのワード線駆動回路のそれぞれは、図のワード線駆
動回路ＷＤ０に代表されるように、メモリアレイＡＲＹ
Ｌ及びＡＲＹＲのワード線ＷＬ００〜ＷＬ０Ｆならびに
ＷＲ００〜ＷＲ０Ｆに対応して設けられる１６個の単位
ワード線駆動回路ＵＷＤ０〜ＵＷＤＦと、該単位ワード
線駆動回路に共通に設けられる電流源回路ＣＳとを含
む。

【００３６】ここで、ワード線駆動回路ＷＤ０の電流源
回路ＣＳは、特に制限されないが、そのベースに前記内
部電圧ＶＣＳを受けるトランジスタＴ２５を含む。この
トランジスタＴ２５は、そのエミッタ及び低電位側電源
電圧ＶＥＥ間に設けられるエミッタ抵抗Ｒ２１とともに
電流源を構成し、そのコレクタ側に設けられるトランジ
スタＴ２３及びＴ２４と後述する単位ワード線駆動回路
ＵＷＤ０〜ＵＷＤＦのトランジスタＴ１１とからなるカ
レントスイッチ回路に対して、所定の動作電流を流す。
このとき、該電流源により得られる動作電流の値Ｉ２１
が、内部電圧ＶＣＳ０の電位をＶＣＳ０とし、トランジ
スタＴ２５のベースエミッタ電圧をＶｂｅ２５とし、エ
ミッタ抵抗Ｒ２１の抵抗値をＲ２１とするとき、 Ｉ２１＝（ＶＣＳ０−Ｖｂｅ２５−ＶＥＥ）／Ｒ２１…………………（３） となることは言うまでもない。

【００３７】電流源回路ＣＳを構成するトランジスタＴ
２５のコレクタは、トランジスタＴ２３及びＴ２４の共
通結合されたエミッタに結合されるとともに、単位ワー
ド線駆動回路ＵＷＤ０〜ＵＷＤＦを構成するトランジス
タＴ１１のエミッタに共通結合される。トランジスタＴ
２３及びＴ２４の共通結合されたコレクタは、トランジ
スタＴ２２及びＴ２１を介して高電位側電源電圧ＶＣＣ
に結合される。また、トランジスタＴ２３のベースに
は、図示されないプリデコーダからブロック選択信号Ｂ
ＳＡ０〜ＢＳＡ３の対応するビットつまりブロック選択
信号ＢＳＡ０が供給され、トランジスタＴ２４のベース
には、ブロック選択信号ＢＳＢ０〜ＢＳＢ７の対応する
ビットつまりブロック選択信号ＢＳＢ０が供給される。

【００３８】なお、ブロック選択信号ＢＳＡ０〜ＢＳＡ
３ならびにＢＳＢ０〜ＢＳＢ７は、他のワード線駆動回
路ＷＤ１〜ＷＤ３１の電流源回路ＣＳを構成するトラン
ジスタＴ２３及びＴ２４のベースにも所定の組み合わせ
で順次供給される。また、これらのブロック選択信号
は、通常すべて所定のハイレベルとされ、Ｘアドレス信
号の所定ビットに従ってそれぞれ択一的に所定のロウレ
ベルとされる。

【００３９】次に、ワード線駆動回路ＷＤ０の単位ワー
ド線駆動回路ＵＷＤ０〜ＵＷＤＦのそれぞれは、特に制
限されないが、図の単位ワード線駆動回路ＵＷＤ０に代
表されるように、そのエミッタが電流源回路ＣＳを構成
するトランジスタＴ２３及びＴ２４のエミッタに共通結
合されるトランジスタＴ１１と、該トランジスタＴ１１
のコレクタ及び高電位側電源電圧ＶＣＣ間に設けられる
コレクタ抵抗Ｒ１１とを含む。単位ワード線駆動回路Ｕ
ＷＤ０〜ＵＷＤＦを構成するトランジスタＴ１１のベー
スには、図示されないプリデコード信号からワード線選
択信号ＷＳ０〜ＷＳＦの対応するビットがそれぞれ供給
される。

【００４０】なお、ワード線選択信号ＷＳ０〜ＷＳＦ
は、通常すべて所定のロウレベルとされ、Ｘアドレス信
号の他の所定ビットに従って択一的に所定のハイレベル
とされる。この実施例において、ワード線選択信号ＷＳ
０〜ＷＳＦのハイレベルは、ブロック選択信号ＢＳＡ０
〜ＢＳＡ３ならびにＢＳＢ０〜ＢＳＢ７のハイレベルよ
り低く、かつそのロウレベルよりも高いレベルとされ
る。また、ワード線選択信号ＷＳ０〜ＷＳＦのロウレベ
ルは、ブロック選択信号ＢＳＡ０〜ＢＳＡ３ならびにＢ
ＳＢ０〜ＢＳＢ７のロウレベルと同一レベルとされる。

【００４１】ワード線駆動回路ＷＤ０の単位ワード線駆
動回路ＵＷＤ０〜ＵＷＤＦを構成するトランジスタＴ１
１のコレクタは、さらに、ＰチャンネルＭＯＳＦＥＴＰ
１１及びＮチャンネルＭＯＳＦＥＴＮ１１からなるＣＭ
ＯＳインバータの入力端子に結合されるとともに、Ｎチ
ャンネルＭＯＳＦＥＴＮ１２を介してＮチャンネルＭＯ
ＳＦＥＴＮ１３のゲートに結合される。ＭＯＳＦＥＴＰ
１１及びＮ１１からなるＣＭＯＳインバータの出力端子
は、プルアップ用トランジスタＴ１２のベースに結合さ
れ、ＭＯＳＦＥＴＮ１３のソースは、プルダウン用トラ
ンジスタＴ１３のベースに結合される。また、ＭＯＳＦ
ＥＴＮ１２のゲートは、高電位側電源電圧ＶＣＣに結合
され、ＭＯＳＦＥＴＮ１３のソースは、さらにＮチャン
ネルＭＯＳＦＥＴＮ１４を介して内部電圧供給点ＶＳＸ
Ｄに結合される。

【００４２】プルアップ用トランジスタＴ１２のコレク
タは、高電位側電源電圧ＶＣＣに結合される。また、そ
のエミッタは、メモリアレイＡＲＹＬ及びＡＲＹＲの対
応するワード線ＷＬ００〜ＷＬ０ＦならびにＷＲ００〜
ＷＲ０Ｆにそれぞれ共通結合されるとともに、対応する
ＮチャンネルＭＯＳＦＥＴＮ１４のゲートに結合され
る。プルダウン用トランジスタＴ１３のコレクタは、プ
ルアップ用トランジスタＴ１２のエミッタ、つまりメモ
リアレイＡＲＹＬ及びＡＲＹＲの対応するワード線ＷＬ
００〜ＷＬ０ＦならびにＷＲ００〜ＷＲ０Ｆにそれぞれ
結合され、そのエミッタは、内部電流供給点ＩＤＣＸＤ
に結合される。ＭＯＳＦＥＴＮ１３のゲート及び内部電
流供給点ＩＢＸＤ２間には、ダイオードＤ１１が設けら
れ、メモリアレイＡＲＹＬ及びＡＲＹＲのワード線ＷＬ
００及びＷＲ００と内部電流供給点ＩＢＸＤとの間に
は、ダイオードＤ１２が設けられる。

【００４３】これらのことから、ワード線駆動回路ＷＤ
０の単位ワード線駆動回路ＵＷＤ０〜ＵＷＤＦを構成す
るトランジスタＴ１１は、電流源回路ＣＳを構成するト
ランジスタＴ２３及びＴ２４とともにカレントスイッチ
回路を構成し、対応するブロック選択信号ＢＳＡ０〜Ｂ
ＳＡ３ならびにＢＳＢ０〜ＢＳＢ７とワード線選択信号
ＷＳ０〜ＷＳＦに従って選択的にオン状態とされる。

【００４４】すなわち、例えばブロック選択信号ＢＳＡ
０又はＢＳＢ０のいずれか一方又は両方が上記ハイレベ
ルとされるとき、対応するワード線駆動回路ＷＤ０で
は、電流源回路ＣＳを構成するトランジスタＴ２３又は
Ｔ２４が、ワード線選択信号ＷＳ０〜ＷＳＦの論理レベ
ルに関係なくオン状態となり、単位ワード線駆動回路Ｕ
ＷＤ０〜ＵＷＤＦを構成するトランジスタＴ１１はすべ
てオフ状態となる。このため、各単位ワード線駆動回路
のトランジスタＴ１１のコレクタ電位が高電位側電源電
圧ＶＣＣのようなハイレベルとなり、ＭＯＳＦＥＴＰ１
１及びＮ１１からなるＣＭＯＳインバータの出力信号が
内部電圧ＶＥＸＤのようなロウレベルとなって、プルア
ップ用トランジスタＴ１２のベースに伝達される。

【００４５】このとき、メモリアレイＡＲＹＬ及びＡＲ
ＹＲの対応するワード線ＷＬ００〜ＷＬ０ＦならびにＷ
Ｒ００〜ＷＲ０Ｆがハイレベルの選択レベルにあった場
合、トランジスタＴ１１のコレクタ電位のハイレベルを
受けてＭＯＳＦＥＴＮ１３がオン状態となる。このた
め、プルダウン用トランジスタＴ１３が強いオン状態と
なって、対応するワード線が急速に内部電圧ＩＤＣＸＤ
のようなロウレベルとされるが、対応するワード線が所
定のロウレベルに達するとトランジスタＴ１３は弱いオ
ン状態となり、ワード線のプルダウン動作を停止する。
この結果、対応するワード線のレベルは、最終的にプル
アップ用トランジスタＴ１２のベース電位つまり内部電
圧ＶＥＸＤよりそのベースエミッタ電圧分だけ低い例え
ば−２．７Ｖのようなロウレベルの非選択レベルとされ
る。

【００４６】次に、対応するブロック選択信号ＢＳＡ０
及びＢＳＢ０がともに上記ロウレベルとされると、ワー
ド線駆動回路ＷＤ０の単位ワード線駆動回路ＵＷＤ０〜
ＵＷＤＦでは、対応するワード線選択信号ＷＳ０〜ＷＳ
Ｆがハイレベルであることを条件に、トランジスタＴ１
１が選択的に強いオン状態となり、電流源回路ＣＳのト
ランジスタＴ２３及びＴ２４はオフ状態に変わる。この
ため、各単位ワード線駆動回路のトランジスタＴ１１の
コレクタ電位は、上記電流源により得られる動作電流の
値をＩ２１とし、コレクタ抵抗Ｒ１１の抵抗値をＲ１１
とするとき、 ＶＬ＝ＶＣＣ−Ｉ２１×Ｒ１１＝−Ｉ２１×Ｒ１１……………………（４） なるロウレベルＶＬに変化する。

【００４７】各単位ワード線駆動回路では、トランジス
タＴ１１のコレクタ電位のロウレベルＶＬを受けて、Ｍ
ＯＳＦＥＴＰ１１及びＮ１１からなるＣＭＯＳインバー
タの出力信号が高電位側電源電圧ＶＣＣのようなハイレ
ベルとなり、プルアップ用トランジスタＴ１２が強いオ
ン状態となる。また、トランジスタＴ１１のコレクタ電
位のロウレベルＶＬを受けて、ＭＯＳＦＥＴＮ１３がオ
フ状態となり、プルダウン用トランジスタＴ１３が、そ
のベース電流供給経路を断たれてオフ状態に近づく。こ
の結果、メモリアレイＡＲＹＬ及びＡＲＹＲの対応する
ワード線ＷＬ００〜ＷＬ０ＦならびにＷＲ００〜ＷＲ０
Ｆは、プルアップ用トランジスタＴ１２を介して急速に
チャージされ、最終的には高電位側電源電圧ＶＣＣより
もプルアップ用トランジスタＴ１２のベースエミッタ電
圧分だけ低い、例えば−０．８Ｖのようなハイレベルの
選択レベルとされる。

【００４８】ところで、ワード線駆動回路ＷＤ０の電流
源回路ＣＳの電流源を構成するトランジスタＴ２５のベ
ースに供給される内部電圧ＶＣＳ０は、前記（２）式で
示した通り、低電位側電源電圧ＶＥＥの電位ＶＥＥとバ
イポーラトランジスタのベースエミッタ電圧Ｖｂｅをそ
の変動要因として含み、伝達経路を構成する抵抗ＲＳ１
〜ＲＳ３１による降下分を含めなければ基本的に、 ＶＣＳ０＝ＶＥＥ＋Ｖｂｅ＋Ｉ１×Ｒ１ となる。

【００４９】また、単位ワード線駆動回路ＵＷＤ０〜Ｕ
ＷＤＦのカレントスイッチ回路の出力振幅、つまりカレ
ントスイッチ回路を構成するトランジスタＴ１１のコレ
クタにおける信号振幅Ｗｓは、そのハイレベルつまり高
電位側電源電圧ＶＣＣから上記（４）式のロウレベルＶ
Ｌを差し引いた値、つまり、 Ｗｓ＝Ｉ２１×Ｒ１１ となり、これらの式中の電流Ｉ２１は、上記（３）式で
示したように、 Ｉ２１＝（ＶＣＳ０−Ｖｂｅ２５−ＶＥＥ）／Ｒ２１ となる。

【００５０】したがって、上記（３）式中のＶｂｅ２５
を、 Ｖｂｅ２５＝Ｖｂｅ とし、ＶＣＳ０を上記（２）式に置き換えれば、 Ｉ２１＝（ＶＣＳ０−Ｖｂｅ−ＶＥＥ）／Ｒ２１ ＝［（ＶＥＥ＋Ｖｂｅ＋Ｉ１×Ｒ１）−Ｖｂｅ−ＶＥＥ］／Ｒ２１ ＝Ｉ１×Ｒ１／Ｒ２１ となり、電流源回路ＣＳにより得られる動作電流Ｉ２
１、つまりは単位ワード線駆動回路ＵＷＤ０〜ＵＷＤＦ
を構成するカレントスイッチ回路の出力振幅は、基板面
における温度分布が均等であることを条件に、電源電圧
及び温度変化による変動要因を含まない安定したものと
なる。しかし、実際には、前記図２で示したように、論
理付メモリ集積回路の半導体基板ＣＨＩＰ面、つまりそ
のＸアドレスデコーダＸＤのワード線駆動回路ＷＤ０〜
ＷＤ３１の配置方向における温度分布が不均等であるた
め、以下のような対策が必要となってくる。

【００５１】図６には、図３のＳＲＡＭマクロセルＳＲ
ＡＭ０の内部電圧ＶＣＳの供給経路を説明するための一
実施例の接続図が示されている。また、図７には、図３
のＳＲＡＭマクロセルＳＲＡＭ０の温度分布が不均等で
ある場合の各部の温度特性を説明するための一実施例の
特性図が示されている。これらの図ならびに前記図８及
び図９をもとに、この実施例のＳＲＡＭマクロセルＳＲ
ＡＭ０の内部電圧ＶＣＳの供給経路と各部の温度特性な
らびにその特徴について説明する。

【００５２】まず、図６において、ＳＲＡＭマクロセル
ＳＲＡＭ０は、前述のように、３２個のワード線駆動回
路ＷＤ０〜ＷＤ３１を含むＸアドレスデコーダＸＤと、
その上端側及び下端側に設けられるＶＣＳ発生回路ＶＣ
ＳＧＵ及びＶＣＳＧＤとを備えるとともに、ＶＣＳ発生
回路ＶＣＳＧＵの出力端子ＶＣＳＵとＶＣＳ発生回路Ｖ
ＣＳＧＤの出力端子ＶＣＳＤとの間に設けられ、直列結
合される抵抗ＲＳ１〜ＲＳ３１からなるＶＣＳ伝達経路
を備える。該伝達経路を構成する抵抗ＲＳ１の上部端子
ならびに抵抗ＲＳ１〜ＲＳ３１の下部端子における電位
は、内部電圧ＶＣＳ０ならびにＶＣＳ１〜ＶＣＳ３１と
してＸアドレスデコーダＸＤの対応するワード線駆動回
路ＷＤ０〜ＷＤ３１の電流源回路ＣＳに供給される。

【００５３】前記図２で示したように、ＳＲＡＭマクロ
セルＳＲＡＭ０の基板面のＶＣＳ発生回路ＶＣＳＧＵ近
傍における温度は、図７（ａ）の左端に示されるよう
に、約２０℃となり、ＶＣＳ発生回路ＶＣＳＧＤ近傍に
おける温度は、その右端に示されるように、約３６℃と
なって、約１６℃の温度差がある。また、ＶＣＳ発生回
路ＶＣＳＧＵ及びＶＣＳＧＤ間における基板面の温度分
布は、前述のように不均等な分布を呈し、この間の実質
的な温度変化は、図７（ａ）で明らかなように、ワード
線駆動回路ＷＤ３１側に近づくに従って急峻なものとな
る。

【００５４】一方、ＶＣＳ発生回路ＶＣＳＧＵ及びＶＣ
ＳＧＤにより生成される内部電圧ＶＣＳＵ及びＶＣＳＤ
の電位は、前述のように、各ＶＣＳ発生回路の使用環境
温度が高くなるに従って低くなり、低くなるに従って高
くなる。このため、ＸアドレスデコーダＸＤの上端側つ
まりワード線駆動回路ＷＤ０側に配置されるＶＣＳ発生
回路ＶＣＳＧＵの出力電圧たる内部電圧ＶＣＳＵの電位
は、図７（ｂ）の左端に示されるように、例えば−２．
７２Ｖ程度の比較的高い電位となるが、Ｘアドレスデコ
ーダＸＤの下端側つまりワード線駆動回路ＷＤ３１側に
配置されるＶＣＳ発生回路ＶＣＳＧＤの出力電圧たる内
部電圧ＶＣＳＤの電位は、その右端に示されるように、
例えば−２．７４５Ｖ程度の比較的低い電位となる。

【００５５】本願発明者等がこの発明に先立って開発し
た論理付メモリ集積回路において、ＶＣＳ発生回路ＶＣ
ＳＧＵ及びＶＣＳＧＤにより生成される内部電圧ＶＣＳ
Ｕ及びＶＣＳＤは、一定の配線幅を有する供給配線を介
してワード線駆動回路ＷＤ０〜ＷＤ３１に分配され、各
ワード線駆動回路に対する入力電圧つまり内部電圧ＶＣ
Ｓ０〜ＶＣＳ３１の電位は、前記図８及び図９で示した
通り、供給配線の抵抗値に応じて、しかもワード線駆動
回路ＷＤ３１側に近づくに従ってほぼ直線的に低下す
る。このため、基板面の温度分布が均等である場合は、
図８（ｃ）に示したように、電流源回路ＣＳを構成する
トランジスタＴ２５のベースエミッタ電圧Ｖｂｅが同様
に直線的に小さくなり、各ワード線駆動回路のカレント
スイッチ回路の出力振幅は、図８（ｄ）に示したよう
に、ほぼ一定したものとなる。

【００５６】ところが、基板面における温度分布が不均
等である場合には、図９（ｃ）に示したように、各ワー
ド線駆動回路の電流源回路ＣＳを構成するトランジスタ
Ｔ２５のベースエミッタ電圧Ｖｂｅが同様に不均等に小
さくなり、カレントスイッチ回路の出力振幅は、図９
（ｄ）に示したように、比較的大きく変化する。この結
果、後段のＣＭＯＳインバータの論理動作が不安定とな
り、ＳＲＡＭマクロセルとしての動作マージンが圧縮さ
れるとともに、ＣＭＯＳインバータを構成するＭＯＳＦ
ＥＴのゲート耐圧が問題となり、その信頼性が低下す
る。

【００５７】これに対処するため、この実施例の論理付
メモリ集積回路では、各ＳＲＡＭマクロセルのＶＣＳ発
生回路ＶＣＳＧＵ及びＶＣＳＧＤ間のＶＣＳ伝達経路を
構成する抵抗ＲＳ１〜ＲＳ３１の抵抗値が、図７（ｂ）
に示されるように、その上部端子又は下部端子における
内部電圧ＶＣＳ０〜ＶＣＳ３１の電位が基板面における
温度分布とは対称的な形で不均等に変化すべく設定され
る。

【００５８】前記（３）式で示した通り、ワード線駆動
回路ＷＤ０〜ＷＤ３１の電流源回路ＣＳにより得られる
動作電流の値Ｉ２１は、 Ｉ２１＝（ＶＣＳ０−Ｖｂｅ２５−ＶＥＥ）／Ｒ２１ となり、対応する内部電圧ＶＣＳ０の電位に比例して大
きくなる。また、ワード線駆動回路ＷＤ０〜ＷＤ３１の
カレントスイッチ回路の出力振幅に相当するロウレベル
は、動作電流Ｉ２１に比例して大きく、つまり電位的に
は低くなる。

【００５９】このため、ＶＣＳ発生回路ＶＣＳＧＵ及び
ＶＣＳＧＤ間のＶＣＳ伝達経路を構成する抵抗ＲＳ１〜
ＲＳ３１の抵抗値が、上記のように、その上部端子又は
下部端子における内部電圧ＶＣＳ０〜ＶＣＳ３１の電位
が基板面における温度分布とは対称的な形で不均等に変
化すべく設定されることで、各ワード線駆動回路の使用
環境温度、つまり電流源回路ＣＳのトランジスタＴ２５
のベースエミッタ電圧Ｖｂｅの変化にともなうカレント
スイッチ回路の出力振幅の変化が、内部電圧ＶＣＳ０〜
ＶＣＳ３１の不均等な電位変化によって相殺され、ワー
ド線駆動回路ＷＤ０〜ＷＤ３１のカレントスイッチ回路
の出力振幅は、図９（ｄ）に示されるように、各ワード
線駆動回路の配置位置、つまりはその使用環境温度に関
係なくほぼ一定な値となる。この結果、カレントスイッ
チ回路の後段に設けられるＣＭＯＳインバータの論理動
作を安定化し、ＣＭＯＳインバータを構成するＭＯＳＦ
ＥＴの耐圧破壊を防止することができるため、特に半導
体基板ＣＨＩＰ面の上辺及び下辺側に配置されるＳＲＡ
ＭマクロセルＳＲＡＭ０〜ＳＲＡＭ３ならびにＳＲＡＭ
１２〜ＳＲＡＭ１５の動作マージン及び信頼性を高め、
論理付メモリ集積回路ひいてはこれをキャッシュメモリ
として含むコンピュータシステム等の動作マージン及び
信頼性を高めることができるものである。

【００６０】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）例えばコンピュータシステムにキャッシュメモリ
等として含まれ、複数のＳＲＡＭマクロセルを搭載する
論理付メモリ集積回路等において、各ＳＲＡＭマクロセ
ルのＸアドレスデコーダの両側、つまり高温側及び低温
側に一対のＶＣＳ発生回路を配置するとともに、これら
のＶＣＳ発生回路の出力端子間を結合しＸアドレスデコ
ーダの各ワード線駆動回路のバイＣＭＯＳ論理ゲートの
電流源を構成するバイポーラトランジスタのベースに内
部電圧ＶＣＳを供給するための伝達経路を、直列結合さ
れる所定数の抵抗により構成し、その抵抗値を適当な値
に設定して、各ワード線駆動回路に供給される内部電圧
ＶＣＳの電位を、電流源のバイポーラトランジスタのベ
ースエミッタ電圧の変化にともなうカレントスイッチ回
路の出力振幅の変化を相殺すべく適当に変化させること
で、基板面の温度分布が不均等な場合でも、各ワード線
駆動回路に供給される内部電圧ＶＣＳの電位を不均等に
変化させることができるという効果が得られる。

【００６１】（２）上記（１）項により、各ワード線駆
動回路の電流源を構成するバイポーラトランジスタのベ
ースエミッタ電圧の使用環境温度の変化にともなうワー
ド線駆動回路のカレントスイッチ回路の出力振幅の変化
を相殺し、その絶対値を抑制することができるという効
果が得られる。 （３）上記（１）項及び（２）項により、カレントスイ
ッチ回路の後段に設けられるＣＭＯＳ回路の論理動作を
安定化し、ＣＭＯＳ回路を構成するＭＯＳＦＥＴの耐圧
破壊を防止することができるという効果が得られる。

【００６２】（４）上記（１）項ないし（３）項によ
り、ＳＲＡＭマクロセルの動作マージンを高め、その信
頼性を高めることができるという効果が得られる。 （５）上記（１）項ないし（４）項により、論理付メモ
リ集積回路等ひいてはこれをキャッシュメモリ等として
含むコンピュータシステム等の動作マージンを高め、そ
の信頼性を高めることができるという効果が得られる。

【００６３】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、論理付メモリ集積回路は、任意数の
ＳＲＡＭマクロセルを搭載することができる。また、論
理付メモリ集積回路は、ＤＲＡＭ（ダイナミック型ＲＡ
Ｍ）マクロセル等の各種メモリマクロセルを搭載するこ
とができるし、半導体基板ＣＨＩＰの形状や各マクロセ
ルの具体的な配置位置は、種々の実施形態をとりうる。
図２において、論理付メモリ集積回路の半導体基板ＣＨ
ＩＰ面における温度分布はほんの一例であって、本発明
の主旨に何ら制約を与えない。

【００６４】図３において、ＳＲＡＭマクロセルＳＲＡ
Ｍ０〜ＳＲＡＭ１５のメモリアレイＡＲＹＬ及びＡＲＹ
Ｒならびにその直接周辺回路は、任意数のメモリマット
に分割できる。また、メモリアレイＡＲＹＬ及びＡＲＹ
Ｒは、任意数の冗長素子を含むことができるし、各メモ
リアレイを構成するワード線及びビット線の数ならびに
ワード線のＸアドレスデコーダＸＤのワード線駆動回路
ＷＤ０〜ＷＤ３１との対応付けは、任意である。各ＳＲ
ＡＭマクロセルのブロック構成やその各部のレイアウト
等は、種々の実施形態をとりうる。

【００６５】図４において、ＶＣＳ発生回路ＶＣＳＧＵ
及びＶＣＳＧＤの具体的な回路構成は、種々の変形例が
考えられよう。また、ＶＣＳ発生回路ＶＣＳＧＵ及びＶ
ＣＳＧＤは、そのいずれか一方のみを設け、内部電圧Ｖ
ＣＳを伝達する伝達経路の他方は、使用環境温度に応じ
て、例えば高電位側電源電圧ＶＣＣ又は低電位側電源電
圧ＶＥＥに結合することが可能である。

【００６６】図５において、ワード線駆動回路ＷＤ０〜
ＷＤ３１，その単位ワード線駆動回路ＵＷＤＬ０〜ＵＷ
ＤＬＦならびにＵＷＤＲ０〜ＵＷＤＲＦ，電流源回路Ｃ
Ｓの具体的構成は、種々の実施形態をとりうるし、論理
付メモリ集積回路の電源電圧の極性及び絶対値ならびに
ワード線の選択方法等も、任意に選択できる。図６にお
いて、ＶＣＳ伝達経路を構成する抵抗ＲＳ１〜ＲＳ３１
は、例えばＶＣＳ発生回路ＶＣＳＧＵの出力端子ＶＣＳ
ＵとＶＣＳ発生回路ＶＣＳＧＤの出力端子ＶＣＳＤとの
間に配置された供給配線の配線幅を、抵抗ＲＳ１〜ＲＳ
３１の抵抗値に対応して変化させることによっても実現
できるし、伝達経路の構成は種々の実施形態をとりう
る。図７ないし図９において、各部の動作特性はほんの
一例であって、本発明の主旨に何ら影響を与えるもので
はない。

【００６７】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野である論理
付メモリ集積回路ならびにこれをキャッシュメモリとし
て含むコンピュータシステムに適用した場合について説
明したが、それに限定されるものではなく、例えば、Ｄ
ＲＡＭマクロセルを搭載する論理付メモリ集積回路やこ
のような論理付メモリ集積回路を各種の用途で含むデジ
タル装置にも適用できる。この発明は、少なくともその
基板面における温度分布が不均等である半導体集積回路
装置ならびにこれを含む装置又はシステムに広く適用で
きる。この発明の構成要素となるソース回路はＶＣＳ発
生回路に限定されないし、シンク回路もワード線駆動回
路ならびにその電流源に限定されるものではない。

【００６８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、例えばコンピュータシステ
ムにキャッシュメモリとして含まれ、複数のＳＲＡＭマ
クロセルを搭載する論理付メモリ集積回路等において、
各ＳＲＡＭマクロセルのＸアドレスデコーダの両端側に
一対のＶＣＳ発生回路を配置するとともに、これらのＶ
ＣＳ発生回路の出力端子間を結合しＸアドレスデコーダ
の各ワード線駆動回路のバイＣＭＯＳ論理ゲートの電流
源を構成するバイポーラトランジスタのベースに内部電
圧ＶＣＳを供給するための伝達経路を、直列結合される
複数の抵抗により構成し、該抵抗の抵抗値を適当な値に
設定して、各ワード線駆動回路に供給される内部電圧Ｖ
ＣＳの電位を、電流源のバイポーラトランジスタのベー
スエミッタ電圧の変化にともなうカレントスイッチ回路
の出力振幅の変化を相殺すべく変化させる。

【００６９】これにより、論理付メモリ集積回路等の基
板面における温度分布が不均等な場合でも、各ワード線
駆動回路に供給される内部電圧ＶＣＳの電位を不均等に
変化させ、電流源を構成するバイポーラトランジスタの
ベースエミッタ電圧の使用環境温度の変化にともなうワ
ード線駆動回路のカレントスイッチ回路の出力振幅の変
化を相殺して、カレントスイッチ回路の後段に設けられ
るＣＭＯＳ回路の論理動作を安定化し、ＣＭＯＳ回路を
構成するＭＯＳＦＥＴの耐圧破壊を防止することができ
る。この結果、ＳＲＡＭマクロセルの動作マージン及び
信頼性を高め、論理付メモリ集積回路等ひいてはこれを
含むコンピュータシステム等の動作マージン及び信頼性
を高めることができる。

【図面の簡単な説明】

【図１】この発明が適用された論理付メモリ集積回路の
一実施例を示す基板配置図である。

【図２】図１の論理付メモリ集積回路の半導体基板面に
おける一実施例を示す温度分布図である。

【図３】図１の論理付メモリ集積回路に搭載されるＳＲ
ＡＭマクロセルの一実施例を示す拡大配置図である。

【図４】図３のＳＲＡＭマクロセルに含まれるＶＣＳ発
生回路の一実施例を示す回路図である。

【図５】図３のＳＲＡＭマクロセルに含まれるＸアドレ
スデコーダの一実施例を示す部分的な回路図である。

【図６】図３のＳＲＡＭマクロセルの内部電圧ＶＣＳの
供給経路を説明するための一実施例を示す接続図であ
る。

【図７】図３のＳＲＡＭマクロセルの各部の温度分布不
均等時における対策後の一実施例を示す温度特性図であ
る。

【図８】本願発明者等がこの発明に先立って開発したＳ
ＲＡＭマクロセルの各部の温度分布均等時における一例
を示す温度特性図である。

【図９】本願発明者等がこの発明に先立って開発したＳ
ＲＡＭマクロセルの各部の温度分布不均等時における対
策前の一例を示す温度特性図である。

【符号の説明】

ＣＨＩＰ…半導体基板（チップ）、ＳＲＡＭ０〜ＳＲＡ
Ｍ１６…スタティック型ＲＡＭ（ランダムアクセスメモ
リ）、ＬＣ…論理部。ＡＲＹＬ，ＡＲＹＲ……メモリア
レイ、ＷＬ，ＷＲ…ワード線、ＢＬ，ＢＲ…ビット線
（相補ビット線）、ＸＤ……Ｘアドレスデコーダ、ＷＤ
０〜ＷＤ３１…ワード線駆動回路、ＶＧＬ，ＶＧＲ…内
部電圧発生回路、ＶＣＳＧＵ，ＶＣＳＧＤ…ＶＣＳ発生
回路、ＹＤＬ，ＹＤＲ……Ｙアドレスデコーダ、ＹＳ
Ｌ，ＹＳＲ…Ｙスイッチ、ＩＯＬ，ＩＯＲ…データ入出
力回路。ＶＣＣ…高電位側電源電圧、ＶＥＥ…低電位側
電源電圧、ＶＣＳ，ＶＣＳＵ，ＶＣＳＤ，ＶＣＳ０〜Ｖ
ＣＳ３１…内部電圧又はその供給点。ＵＷＤ０〜ＵＷＤ
Ｆ…単位ワード線駆動回路、ＣＳ…電流源回路、ＢＳＡ
０〜ＢＳＡ３，ＢＳＢ０〜ＢＳＢ７…ブロック選択信
号、ＷＳ０〜ＷＳＦ…ワード線選択信号、ＷＬ００〜Ｗ
Ｌ０ＦないしＷＬｍ０〜ＷＬｍＦ，ＷＲ００〜ＷＲ０Ｆ
ないしＷＲｍ０〜ＷＲｍＦ…ワード線、ＶＥＸＤ，ＩＢ
ＸＤ２，ＶＳＸＤ，ＩＤＣＸＤ，ＩＢＸＤ…内部電圧供
給点。Ｖｂｅ…ベースエミッタ電圧。Ｐ１〜Ｐ２，Ｐ１
１…ＰチャンネルＭＯＳＦＥＴ、Ｎ１１〜Ｎ１４…Ｎチ
ャンネルＭＯＳＦＥＴ、Ｔ１〜Ｔ４，Ｔ１１〜Ｔ１３，
Ｔ２１〜Ｔ２５…ＮＰＮ型バイポーラトランジスタ、Ｄ
１１〜Ｄ１２…ダイオード、Ｒ１〜Ｒ３，ＲＳ１〜ＲＳ
３１，Ｒ１１，Ｒ２１…抵抗。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 益田 信一郎 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 Ｆターム(参考） 5B015 HH01 HH03 JJ11 KA23 KB64 KB65 PP01 QQ10 5F038 AV05 AV06 AV13 BB01 BB05 BB08 BG01 BH02 BH16 CA03 CA08 CD02 CD03 CD16 DF05 DF07 DF11 DF14 EZ20 5F064 AA04 BB02 BB07 BB13 BB19 BB35 CC02 CC03 CC12 CC16 CC22 DD19 DD36 DD37 EE48 EE52

Claims (5)

【特許請求の範囲】
1. 【請求項１】 所定の出力電圧を生成するソース回路
   と、 それぞれ異なる温度環境下で使用され、かつ使用環境温
   度及び対応する入力電圧の電位によってその出力特性が
   それぞれ変化する複数のシンク回路と、 上記ソース回路の出力電圧を上記入力電圧として上記シ
   ンク回路のそれぞれに伝達し、かつ該入力電圧の電位
   を、対応する上記シンク回路の出力特性の上記使用環境
   温度による変化分を相殺すべくそれぞれ変化させる伝達
   経路とを具備してなることを特徴とする半導体集積回路
   装置。
2. 【請求項２】 請求項１において、 上記ソース回路は、それぞれ異なる温度環境下で使用さ
   れ、かつ使用環境温度によってその出力特性がそれぞれ
   変化する第１及び第２の上記ソース回路を含むものであ
   って、 上記伝達経路は、上記第１及び第２のソース回路間に設
   けられるものであることを特徴とする半導体集積回路装
   置。
3. 【請求項３】 請求項１又は請求項２において、 上記伝達経路は、直列結合される複数の抵抗手段からな
   るものであって、 該伝達経路を構成する抵抗手段の一方又は他方の端子に
   おける電圧は、上記入力電圧として対応する上記シンク
   回路にそれぞれ供給されるものであることを特徴とする
   半導体集積回路装置。
4. 【請求項４】 請求項１，請求項２又は請求項３におい
   て、 上記シンク回路の使用環境温度は、不均等な分布を呈す
   るものであって、 上記伝達経路を構成する抵抗手段の抵抗値は、対応する
   上記シンク回路の使用環境温度に対応して異なる値とな
   るべく設定されるものであることを特徴とする半導体集
   積回路装置。
5. 【請求項５】 請求項１，請求項２，請求項３又は請求
   項４において、 上記半導体集積回路装置は、バイＣＭＯＳ論理ゲートを
   基本素子とし、かつ複数のＳＲＡＭマクロセルを搭載す
   る論理付メモリ集積回路であって、 上記ソース回路は、上記出力電圧として所定の内部電圧
   を生成する内部電圧発生回路であり、 上記シンク回路は、上記ＳＲＡＭマクロセルのメモリア
   レイの所定数のワード線に対応して設けられ、上記内部
   電圧を上記入力電圧としてベースに受けるバイポーラト
   ランジスタと、そのエミッタ抵抗とからなる電流源をそ
   れぞれ含むワード線駆動回路であることを特徴とする半
   導体集積回路装置。