JP2539973B2 - デコ―ダ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデコーダに関し、特にＢ
ｉＦＥＴ回路（ＦＥＴ及びバイポーラトランジスタを用
いる回路）技術を用いて達成されるデコーダに適用して
好適なものである。

【０００２】

【従来の技術】デコーダは入力ライン及び出力ラインを
有する装置である。デコーダはその入力ラインの値の組
合せに従つてその出力ラインの１本を選択する。１本の
出力ラインを選択するとき、出力ラインがデコーダによ
り選択されないとき出力ラインが高電圧レベルであるか
又は低電圧レベルであるかに基づいて、デコーダが出力
ラインを低電圧値又は高電圧値のいずれかにセツトす
る。この明細書中において用いる用語「選択」及び「イ
ネーブル(enable)」は同じ意味に用いられる。

【０００３】デコーダはしばしばメモリ装置のアクセス
コントローラとして用いられる。これは図７に示すよう
に、デコーダ１０４がメモリ装置１０８へのアクセスを
制御する。

【０００４】デコーダ１０４はＮ本の入力ライン１０２
及び２^N 本の出力ライン１０６を有する（出力ライン１
０６はデコーダ１０４が図７のようにアクセスコントロ
ーラとして用いられるときにはワード／ビツトラインと
も呼ばれる）。メモリ装置１０８は２^N 本のロウ（行ラ
イン）を有し、１ロウ当りＷ個のメモリセルを有する。
２^N 本のワード／ビツトライン１０６及びメモリ装置１
０８の２^N 本のロウの間には１対１の対応がある。

【０００５】通常、デコーダ１０４はワード／ビツトラ
イン１０６を非イネーブル状態に維持する。メモリ装置
１０８のロウ１１４からの読取り又は書込みを行うとき
には、そのロウ１１４のアドレスが入力ライン１０２に
入力される。このアドレスに応じてデコーダ１０４はロ
ウ１１４に対応する１本のワード／ビツトライン１１６
をイネーブル状態にする。デコーダ１０４は他のワード
／ビツトラインを非イネーブル状態に維持する。ワード
／ビツトライン１１６がイネーブル状態にされると、デ
ータライン１１０によりロウ１１４に関連したメモリセ
ルからの読取り又は書込みができる。選択ライン１１２
は読取り及び書込み用のロウ１１４内の特定のメモリセ
ルを選択するために設けられている。

【０００６】従来のデコーダ１０４′を図８に示す。デ
コーダ１０４′は第１のデコーダ２１２、２１４及び第
２のデコーダ２０２を含む。

【０００７】第１の各デコーダ２１２、２１４は４本の
入力ライン２１６、２１８（これらは図７の入力ライン
１０２に対応する）及び16本の出力ライン２２６、２２
８を含む。

【０００８】図８には１個の第２のデコーダ２０２のみ
を示すが実際にはデコーダ１０４′は 256個の第２のデ
コーダ２０２を含む。第２のデコーダ２０２は図７のワ
ード／ビツトライン１０６に対応するワード／ビツトラ
イン２２４を含む。

【０００９】第２のデコーダ２０２は金属酸化物半導体
電界効果トランジスタ（ＭＯＳＦＥＴ）、特に負電界効
果トランジスタ（ＮＦＥＴ）２０８、２１０及び正電界
効果トランジスタ（ＰＦＥＴ）２０４、２０６を含む。
ＮＦＥＴ及びＰＦＥＴを用いる回路は相補金属酸化物半
導体（ＣＭＯＳ）と呼ばれる。

【００１０】第２のデコーダ２０２は２個の入力２３
０、２３２を有する。出力ライン２２６、２２８は入力
ノード２３０、２３２に接続され、これらノードはＮＦ
ＥＴ２０８、２１０及びＰＦＥＴ２０４、２０６のゲー
トに接続される。第２のデコーダ２０２のそれぞれは異
なる出力ライン２２６、２２８の組合せに接続されて入
力を受ける。

【００１１】動作時、８ビツトアドレスは２つの４ビツ
トアドレスに分割される。これら２つの４ビツトアドレ
スは入力ライン２１６、２１８を介して第１のデコーダ
２１２、２１４に加えられる。通常は、第１のデコーダ
２１２、２１４は出力ライン２２６、２２８を高い電圧
レベル状態に維持し、出力ライン２２６、２２８がイネ
ーブルとされないようにしている。これら４ビツトアド
レスに応じて、第１デコーダ２１２、２１４のそれぞれ
はそれらの出力ライン２２６、２２８の１本を低い電圧
レベル状態にすることにより、低い電圧レベル状態の出
力ライン２２６、２２８がイネーブルとなるようになさ
れている。

【００１２】任意の特定の第２デコーダ２０２につい
て、その入力ノード２３０、２３２（出力ライン２２
６、２２８に接続される）のいずれか一方又は両方が高
い電圧レベル状態であれば、ＮＦＥＴ２０８、２１０の
一方又は両方は導通し、ＰＦＥＴ２０４、２０６の少な
くとも一方が非導通になる。その結果、ワード／ビツト
ライン２２４は低電圧となり、ワード／ビツトライン２
２４はイネーブルされない。

【００１３】入力ノード２３０、２３２が共に低い電圧
レベルにあれば、ＮＦＥＴ２０８、２１０は非導通にな
り、ＰＦＥＴ２０４、２０６が導通する。その結果、ワ
ード／ビツトライン２２４は高い電圧レベルとなり、ワ
ード／ビツトライン２２４はイネーブルされる。

【００１４】

【発明が解決しようとする課題】論理演算形式のデコー
ダ１０４を示したが、従来のデコーダ１０４′は性能及
び密度に関して欠点がある。特に、従来のデコーダ１０
４′はその動作が電界効果トランジスタ（ＦＥＴ）２０
４、２０６、２０８、２１０のみを用いるため低速であ
る。一般に、ＦＥＴは他の形式のトランジスタ（例えば
バイポーラ形トランジスタ）より低速である。また従来
のデコーダ１０４′はＦＥＴが他の形式（バイポーラ）
のトランジスタより大型であるため配列密度が比較的低
い。

【００１５】他の従来のデコーダ１０４″を図９に示
す。このデコーダ１０４″は第１のデコーダ２１２、２
１４を含む。第１のデコーダ２１２、２１４の構造及び
動作は図８について述べたと同様である。

【００１６】従来のデコーダ１０４″はまた第２のデコ
ーダ３２２を含む。図９には１個の第２のデコーダ３２
２を示しているが実際にはデコーダ１０４″は256個の
第２のデコーダ３２２を含む。第２のデコーダ３２２は
ワード／ビツトライン３１４を含んでおり、このライン
３１４は図７のワード／ビツトライン１０６に対応す
る。

【００１７】第２のデコーダ３２２はバイポーラトラン
ジスタ３０４、３０６、３０８だけを含む。第２のデコ
ーダ３２２は２個の入力ノード３２４、３２６を有す
る。出力ライン２２６、２２８は入力ノード３２４、３
２６に接続され、これらのノードはバイポーラトランジ
スタ３０４、３０６、３０８のベースに順次接続され
る。第２の各デコーダ３２２は出力ライン２２６、２２
８の異なる組合せに接続されて入力を受ける。

【００１８】動作時、８ビツトアドレスが２個の４ビツ
トアドレスに分割される。これら２個の４ビツトアドレ
スは入力ライン２１６、２１８を介して第１のデコーダ
２１２、２１４に加えられる。通常は第１のデコーダ２
１２、２１４は出力ライン２２６、２２８を高い電圧レ
ベル状態にしており、これにより出力ライン２２６、２
２８はイネーブル状態にされていない。これら４ビツト
アドレスに応じて第１の各デコーダ２１２、２１４は出
力ライン２２６、２２８の一方を低い電圧レベルにして
出力ライン２２６、２２８をイネーブル状態にする。

【００１９】バイポーラトランジスタ３０６、３０８は
ＮＯＲゲートを形成する。バイポーラトランジスタ３０
４はエミツタホロワである。

【００２０】任意の第２のデコーダ３２２について、入
力ノード３２４、３２６の一方又は両方が高い電圧レベ
ル状態にあると、バイポーラトランジスタ３０６、３０
８のうち少なくとも一方が導通する。その結果、バイポ
ーラトランジスタ３０４のベースは低い電圧レベルにな
る。その結果、ワード／ビツトライン３１４は低い電圧
レベル状態になり、イネーブルされない。

【００２１】入力ノード３０６、３０８が共に低い電圧
レベル状態であれば、バイポーラトランジスタ３０６、
３０８は非導通になる。そのためバイポーラトランジス
タ３０４のベースは高い電圧レベル状態になる。その結
果ワード／ビツトライン３１４が高い電圧レベル状態と
なつてイネーブルされる。

【００２２】従来のデコーダ１０４″は論理演算形式の
デコーダ１０４を表す。また、それがバイポーラトラン
ジスタ３０４、３０６、３０８のみを用いるためにデコ
ーダ１０４″は従来のデコーダ１０４′の性能及び密度
の問題を解決する。その理由はバイポーラトランジスタ
が一般にＦＥＴより高速かつ小型であるからである。

【００２３】しかしながら、従来のデコーダ１０４″は
電力消費について欠点がある。図９に示すように、第２
のデコーダ３２２は常にかなりの量の電流を引き出す。
例えば非イネーブル状態では第２のデコーダ３２２はバ
イポーラトランジスタ３０６、３０８を介して電流を引
き出す（そして電力を消費する）。イネーブル状態にお
いては第２のデコーダ３２２はバイポーラトランジスタ
３０４を介して電流を引き出す（そして電力を消費す
る）。

【００２４】従つて本発明の目的は高性能、高密度及び
最少電力消費を達成するデコーダを提供することであ
る。

【００２５】

【課題を解決するための手段】本発明は高性能、高密度
及び低電力消費を得るためにＢｉＦＥＴ技術を用いて作
られるデコーダにより構成する。このデコーダはＥＣＬ
−コンパチブル電圧レベルの信号を導通するための複数
の入力及びＣＭＯＳ−コンパチブル電圧レベルの信号を
導通するための出力ラインを有する。この出力ラインは
上記入力ライン上のＥＣＬ−コンパチブル電圧レベル信
号の予定の組合せに応じてイネーブルされる。このデコ
ーダは入力ラインの信号に従つてＥＣＬ−コンパチブル
電圧レベルのＯＲ出力を発生するゲートを有する。イン
バータがこのＯＲゲートに接続することにより当該ＯＲ
出力を反転かつ増幅してＣＭＯＳ電圧レベルの反転出力
を発生する。ワードライン駆動装置がこのインバータの
出力に接続されることにより上記反転出力に従つて出力
ラインを分離かつ駆動する。電力節約手段がこのインバ
ータに接続されることによりデコーダにおける電力消費
を最少にする。

【００２６】好適にはこのＯＲゲートは入力ライン及び
ゲート出力ノードに接続されることによりＯＲ出力を与
える複数のバイポーラトランジスタを具える。インバー
タはこのＯＲ出力に接続された入力を有する電界効果ト
ランジスタを具える。詳細には、これら複数のバイポー
ラトランジスタはＮＰＮトランジスタであり、当該ＮＰ
Ｎトランジスタのベースは入力ラインに接続され、当該
ＮＰＮトランジスタのエミツタはゲート出力ノードにお
いて共通に接続される。これら電界効果トランジスタは
１個のＰＦＥＴ及び１個のＮＦＥＴを含み、これらは直
列に接続されると共にそれらのゲートをＯＲ出力に接続
する。ワードライン駆動回路はバイポーラＮＰＮエミツ
タホロワトランジスタにより構成し、当該ＮＰＮエミツ
タホロワトランジスタのベースはインバータ出力に接続
され、当該ＮＰＮトランジスタのエミツタは出力ライン
に接続される。この駆動回路はさらに、インバータ出力
が低いレベルのとき出力ラインを低い電圧レベルにプル
ダウンするための第２のＮＦＥＴを具える。電力節約手
段は第３のＮＦＥＴトランジスタにより構成し、当該Ｎ
ＦＥＴトランジスタのゲートはクロツク信号入力に接続
され、当該ＮＦＥＴトランジスタのドレンはＯＲ出力に
接続されて、クロツク信号が低いレベルのときデコーダ
内の電流を最少にする。

【００２７】さらに詳細に述べると、本発明はアドレス
ライン上の値に従つてワードラインを個々にイネーブル
するために、Ｎ個のアドレスライン及び２^N 個のワード
ラインを有するＮ−２^N デコーダにより構成する。これ
らアドレスラインはＥＣＬ電圧レベルの信号を導通し、
ワードラインはＣＭＯＳ−コンパチブル電圧レベルの信
号を導通する。このデコーダはアドレスライン上の２進
アドレスを16進値に変換するための１個の第１デコーダ
及びワードラインの１本をイネーブルにすることにより
16進値を10進値に変換する２^N 個の第２デコーダにより
構成する。第２デコーダのそれぞれはクロツク信号、16
進値を受ける複数の入力ライン、ワードラインの１本に
対応する出力ライン、入力ライン上の値に従つてＥＣＬ
−コンパチブル電圧レベルをＯＲ出力に発生するＯＲゲ
ート、当該ＯＲ出力を反転かつ増幅してＣＭＯＳ電圧レ
ベルの反転出力を発生するインバータ、この反転出力に
従つて出力ラインを分離かつ駆動するためのワードライ
ン駆動装置及び電力消費を最少にするための電力節約ト
ランジスタにより構成する。

【００２８】

【作用】本発明はＦＥＴデコーダ及びバイポーラデコー
ダの利点を組み合わせた新規なデコーダを提供する。特
に、本発明のデコーダは高性能、高密度、最少電力消費
を達成するのに有効である。

【００２９】本発明の他の特徴はエミツタ結合ロジツク
（ＥＣＬ）電圧レベル及びＥＣＬ−コンパチブル電圧レ
ベルをＣＭＯＳコンパチブル電圧レベルに変換する際に
有効なデコーダを与えるために金属酸化物半導体（ＭＯ
Ｓ）電界効果トランジスタ（ＦＥＴ）及びバイポーラト
ランジスタを用いることである。ＦＥＴ及びバイポーラ
トランジスタの両方を用いる回路はしばしばＢｉＦＥＴ
回路（又はＢｉＣＭＯＳ回路）と呼ばれる。

【００３０】本発明のデコーダは複数のＣＭＯＳ装置例
えばメモリセルを装着し得る長いワードラインを駆動す
る際に有効である。ＦＥＴを用いることにより本発明の
デコーダは低い電力消費を示す。

【００３１】

【実施例】以下図面について本発明の一実施例を詳述す
る。

【００３２】本発明はＢｉＦＥＴ回路（ＦＥＴ及びバイ
ポーラトランジスタを用いる回路）技術を用いて作られ
るデコーダを目的としている。

【００３３】以下の本発明の好適な実施例の説明におい
ては本発明を図７に示すメモリ装置のアクセスコントロ
ーラとして使用した場合を主として述べているが、本発
明の概念の理解及びその応用の理解を容易にするために
選ばれた適用例であり、本発明が他の分野にも利用し得
ることは当該分野の知識を有する者には自明である。従
つてこの実施例が本発明及びその応用を制限するもので
はない。

【００３４】本発明の一実施例の構成を図１に示す。図
１の実施例は８−２５６変換用デコーダ４４０を示す。
この本発明の内容を８−２５６以外のサイズのデコーダ
を作る場合に使用するために、どのように用いるかにつ
いては以下の説明により当該分野の知識を有する者には
明らかである。

【００３５】本発明のデコーダ４４０は第１のデコーダ
４０４及び第２のデコーダ４２６（４２６ａ、４２６ｂ
……４２６ｎ）を含む。第１デコーダ４０４は高位桁４
−１６デコーダ４０６及び低位桁４−１６デコーダ４０
８を含む。高位桁及び低位桁デコーダ４０６及び４０８
はそれぞれ４本の入力ラインすなわちアドレスライン４
０２及び４３８、並びに１６本の出力ライン４１０及び
４１２を有する。

【００３６】図１のデコーダ４４０は、第２のデコーダ
４２６（４２６ａ、４２６ｂ……４２６ｎ）として実際
上２５６個のデコーダを含み、これらはすべて同じ構造
を有し、かつ同じ形式の動作を実行する。各第２のデコ
ーダ４２６（４２６ａ、４２６ｂ……４２６ｎ）は例え
ば第２のデコーダ４２６ａの入力ライン４１４ａ及び４
１６ａと同様に、２個の入力ライン４１４ｂ及び４１６
ｂ〜４１４ｎ及び４１６ｎを有する。入力ライン４１４
ａ〜４１４ｎは低位桁デコーダ４０８の出力ライン４１
２の１本に接続される。他方の入力ライン４１６ａ〜４
１６ｎは高位桁デコーダ４０６の出力ライン４１０の１
本に接続される。実際には各第２のデコーダ４２６ａ〜
４２６ｎの入力ライン４１４ａ〜４１４ｎ及び４１６ａ
〜４１６ｎは４−１６デコーダ４０６及び４０８の出力
ライン４１０及び４１２の異なる組合せに接続する。第
２のデコーダ４２６ｂ〜４２６ｎはまた例えば第２のデ
コーダ４２６ａの出力ライン４２８ａと同様に１つの出
力又はワードライン４２８ｂ〜４２８ｎを有する。

【００３７】動作について、８ビツト２進アドレスが第
１のデコーダ４０４の入力ライン４０２、４３８に入力
される。入力ライン４０２、４３８の電圧はＥＣＬレベ
ル（すなわち約＋０．５〜−０．５ポルト）である。入
力ライン４０２、４３８上の８ビツト２進アドレスに応
じてデコーダ４４０は第２デコーダ４２６（４２６ａ、
４２６ｂ……４２６ｎ）の出力又はワードライン４２８
（４２８ａ、４２８ｂ……４２８ｎ）の１本をイネーブ
ルにする。残りの２５５本のワードラインは非イネーブ
ルにされる。かくして、デコーダ４４０は入力ライン４
０２、４３８上の８ビツト２進値をワードライン４２８
（４２８ａ、４２８ｂ……４２８ｎ）上の１０進値に変
換する。

【００３８】本発明のこの実施例においては、イネーブ
ルにされたワードラインは高い電圧レベルにプルアツプ
される。非イネーブルされたワードラインは低い電圧レ
ベルにプルダウンされる。ワードライン４２８（４２８
ａ、４２８ｂ……４２８ｎ）の電圧はＣＭＯＳ−コンパ
チブル電圧レベルである。

【００３９】デコーダ４４０の動作の詳細を次に述べ
る。８ビツト２進アドレスが低位桁４ビツト２進アドレ
ス及び高位桁４ビツト２進アドレスに分割される。低位
桁４ビツトアドレスは低位桁デコーダ４０８の入力４３
８に、高位桁４ビツトアドレスは高位桁デコーダ４０６
の入力４０２に加えられる。

【００４０】低位桁４ビツトアドレスに応じて低位桁デ
コーダ４０８はその16本の出力ライン４１２の１本をイ
ネーブルにする。残りの15本の出力ライン４１２は非イ
ネーブルにされる。

【００４１】同様に、高位桁４ビツトアドレスに応じて
高位桁デコーダ４０６はその16本の出力ライン４１０の
１本をイネーブルにする。残り15本は非イネーブルにさ
れる。従つて、８ビツトアドレスにより第１のデコーダ
４０４は出力ライン４１０、４１２のうちの２本をイネ
ーブルにする。

【００４２】かくして、第１のデコーダ４０４は入力ラ
イン４０２、４３８上の８ビツト２進値を出力ライン４
１０、４１２上の16進値に変換する。

【００４３】この実施例においては第１のデコーダ４０
４の出力ライン４１０、４１２が非イネーブル状態にお
いて高い電圧レベル（これを「Ｈ」レベルと呼ぶ）に上
昇する。出力ライン４１０、４１２がイネーブルの状態
において低い電圧レベル（これを「Ｌ」レベルと呼ぶ）
に下降する。出力ライン４１０、４１２の電圧はＥＣＬ
−コンパチブルレベル（すなわち約＋0.5 〜−1.3 ボル
ト）である。イネーブル状態及び非イネーブル状態に対
応する電圧レベルは第１のデコーダ４０４に接続される
出力ライン４１０、４１２及び第２のデコーダ４２６に
接続されるワードライン４２８では異なる。

【００４４】第２のデコーダ４２６の高い電圧レベルに
おける動作を第２のデコーダ４２６ａについて以下に述
べる。

【００４５】図１に示すように、第２のデコーダ４２６
ａの入力ライン４１６ａ、４１４ａは第１のデコーダ４
０４の出力ライン４１０、４１２に接続される。入力ラ
イン４１４ａ、４１６ａの少なくとも一方の電圧レベル
が「Ｈ」レベル（すなわち入力ライン４１６ａ、４１４
ａに接続される出力ライン４１０、４１２のうちの少な
くとも一方が非イネーブルになる）のとき、第２のデコ
ーダ４２６ａはワードライン４２８ａを非イネーブル状
態に維持する。入力ライン４１４ａ、４１６ａの電圧レ
ベルが共に「Ｌ」レベル（すなわち入力ライン４１６
ａ、４１４ａに接続される出力ライン４１０、４１２が
イネーブルにされる）のとき、第２のデコーダ４２６ａ
はそのワードライン４２８ａをイネーブルにする。

【００４６】一度に出力ライン４１０、４１２のうちの
２本のみがイネーブルになり、第２のデコーダ４２６が
出力ライン４１０、４１２の異なる組合せに接続される
ので、ワードライン４２８のうちの１本のみが入力ライ
ン４０２、４３８上に入力された１つの８ビツト２進ア
ドレスによりイネーブルにされることは明らかである。
かくして図１の実施例は８−２５６デコーダを実現す
る。

【００４７】第１のデコーダ４０４を図２、３及び４に
ついて詳述する。

【００４８】図２は第１デコーダ４０４の低位桁デコー
ダ４０８の詳細構成を示す。図２はまた低位桁デコーダ
４０８の出力ライン４１２への接続を示す。

【００４９】図２に示すように、低位桁デコーダ４０８
は４個の真／補発生器５０２（５０２ａ、５０２ｂ、５
０２ｃ、５０２ｄ）を含む。各真／補発生器５０２は異
なる入力ライン４３８に接続される。また真／補発生器
５０２はクロツク入力４５０に接続される。各真／補発
生器５０２は多数の真出力ライン５１０ａ、５１０ｂ、
５１０ｃ、５１０ｄ及び補出力ライン５１２ａ、５１２
ｂ、５１２ｃ、５１２ｄを有する。

【００５０】動作時、真／補発生器５０２は真出力ライ
ン５１０にそれぞれ入力４３８の真値を発生する。また
真／補発生器５０２はそれぞれの補出力ライン５１２に
それぞれ入力４３８の補値を発生する。例えば真／補発
生器５０２ａの入力Ａ０が「Ｈ」レベルであれば、真出
力ライン５１０ａは「Ｈ」レベルになると共に、補出力
ライン５１２ａは「Ｌ」レベルになる。

【００５１】真出力ライン５１０及び補出力ライン５１
２は１つの異なる出力ライン４１２が入力ライン４３８
にある各異なる入力の組合せに対して確実にイネーブル
となるように出力ライン４１２に接続される。例えば入
力Ａ０＝Ａ１＝Ａ２＝Ａ３＝「Ｌ」であれば、出力ライ
ン「０」がイネーブルとなる。入力Ａ０＝「Ｈ」かつＡ
１＝Ａ２＝Ａ３＝「Ｌ」であれば、出力ライン「１」が
イネーブルとなる。出力ライン「０」及び「１」は入力
ライン４３８上の値の他のすべての組合せに対しては非
イネーブルになされる。

【００５２】図３は第１のデコーダ４０４の高位桁デコ
ーダ４０６の詳細を示す。また図３は高位桁デコーダ４
０６及び出力ライン４１０の接続を示す。高位桁デコー
ダ４０６の構造及び動作は低位桁デコーダ４０８の構造
及び動作と同じである。従つて高位桁デコーダ４０６の
構造及び動作については低位桁デコーダ４０８に関する
上述の説明を参照する。

【００５３】図４は真／補発生器５０２、６０２の詳細
構成を示す。

【００５４】真／補発生器５０２、６０２はバイポーラ
ＮＰＮトランジスタ７０６、７０８７１０、７１２、７
１６、７１８、７２２、７２４、７２６、７３０を含
む。真／補発生器５０２、６０２はさらに複数のエミツ
タ７０４、７２０を有するバイポーラＮＰＮエミッタホ
ロワを含む。さらに真／補発生器５０２、６０２はＮ型
電界効果トランジスタＮＦＥＴ７１４、７２８を含む複
数のＮ型電界効果トランジスタＮＦＥＴを含む。

【００５５】真／補発生器５０２、６０２は入力ライン
４０２、４３８の一方に対応する入力４０２／４３８を
有する。また真／補発生器５０２、６０２は真出力ライ
ン５１０、６１０群の１つに対応する多数の真出力ライ
ンＴ１〜Ｔ８及び補出力ライン５１２、６１２群の１つ
に対応する多数の補出力ラインＣ１〜Ｃ８を有する。さ
らに真／補発生器５０２、６０２はクロツク入力４５０
を有する。

【００５６】動作時、真／補発生器５０２、６０２は真
出力ラインＣ１〜Ｃ８に入力ライン４０２／４３８の真
値を発生し、補出力ラインＴ１〜Ｔ８に入力ライン４０
２／４３８の補値を発生する。

【００５７】真／補発生器５０２、６０２の動作の詳細
を次に述べる。

【００５８】トランジスタ７１６、７１８、７３０は電
流源として動作する。特に、トランジスタ７１６、７１
８、７３０の全体としての動作により電流が常にトラン
ジスタ７１０、７１２、７２６のうちの少なくとも１つ
を介して流れる（すなわちトランジスタ７１０、７１
２、７２６のうちの少なくとも１つが常に作動状態であ
る）。

【００５９】トランジスタ７２４、７２６が作動状態の
とき、それらのエミツタはそれぞれ約− 0.8〔Ｖ〕及び
− 1.6〔Ｖ〕の電圧に維持される。その理由は（１）ト
ランジスタ７２４のベースが接地され、（２）トランジ
スタ７２４及び７２６がエミツタホロワであり、（３）
バイポーラＮＰＮトランジスタのベース−エミツタ電圧
降下（Ｖ_BE）がほぼ 0.8〔Ｖ〕であるからである。

【００６０】入力４０２及び４３８が「Ｈ」レベル（す
なわち入力４０２及び４３８が＋０．５〔Ｖ〕）のと
き、トランジスタ７０８、７１０が作動状態となる。そ
れらのエミツタはそれぞれ約−０．３〔Ｖ〕及び−１．
１〔Ｖ〕に維持される。

【００６１】トランジスタ７１０、７２６のエミツタは
共にノード７３４に接続する。このノードは入力４０２
及び４３８が「Ｈ」レベルのとき− 1.1〔Ｖ〕であるの
で、トランジスタ７２４、７２６は完全に作動状態では
ない。

【００６２】トランジスタ７０８、７１０は作動状態で
ありＶ_CCからＶ_EEに電流を引き込むのでトランジスタ７
０４のベース電圧は低下する。トランジスタ７０４は複
数のエミツタをもつエミツタホロワであるので、補出力
ラインＣ１〜Ｃ８の電圧もまた低下する。かくして、入
力４０２及び４３８が「Ｈ」レベルのとき補ラインＣ１
〜Ｃ８は「Ｌ」レベルである。

【００６３】トランジスタ７２４、７２６は完全に作動
状態ではなくＶ_CCからＶ_EEに十分な電流を引き入れない
のでトランジスタ７２０のベースは上昇する。トランジ
スタ７２０は複数のエミツタによるエミツタホロワであ
るので、真出力ラインＴ１〜Ｔ８もまた上昇する。かく
して入力４０２及び４３８が「Ｈ」レベルのとき、真出
力ラインＴ１〜Ｔ８は「Ｈ」レベルになる。

【００６４】入力４０２及び４３８が「Ｌ」レベルのと
き（すなわち、入力４０２及び４３８がほぼ− 0.5
〔Ｖ〕のとき）の真／補発生器５０２、６０２の動作は
入力４０２及び４３８が「Ｈ」レベルのときと同様であ
る。

【００６５】上述のように、出力ライン４１０、４１２
の電圧はＥＣＬコンパチブルレベルである。真出力ライ
ンＴ１〜Ｔ８及び補出力ラインＣ１〜Ｃ８の電圧もまた
ＥＣＬコンパチブル電圧レベルである。

【００６６】本発明の実施例においては第１のデコーダ
４０４はクロツク入力４５０が「Ｌ」レベルのとき（す
なわちクロツク入力４５０が約− 0.5〔Ｖ〕のとき）に
のみ入力ライン４０２、４３８上のアドレスを処理す
る。図４において、トランジスタ７１２のエミツタはク
ロツク入力４５０が「Ｌ」レベルになるとき、− 1.3
〔Ｖ〕に低下しようとする。かくして、トランジスタ７
１２はクロツク入力４５０が「Ｌ」レベルのときトラン
ジスタ７１０、７２６の動作には影響しない。

【００６７】しかしながら、クロツク入力４５０が
「Ｈ」レベルのとき（すなわちクロツク入力４５０が約
＋ 0.5〔Ｖ〕のとき）、トランジスタ７１２は作動状態
にある。この間トランジスタ７１２のエミツタは約−
0.3〔Ｖ〕である。その結果、トランジスタ７１０、７
２６は共に実質的に非作動状態となる。従つて、クロツ
ク入力４５０が「Ｈ」レベルのとき真／補発生器５０
２、６０２は非作動状態になる。クロツク入力４５０が
「Ｌ」レベルのとき真／補発生器５０２、６０２は作動
状態にある。

【００６８】第２のデコーダ４２６の構造及び動作を次
に詳述する。

【００６９】図５は本発明による第２のデコーダ４２６
の第１実施例を示す。

【００７０】第２のデコーダ４２６は入力ライン４１
４、４１６及びワードライン４２８を有する。動作時、
入力ライン４１４、４１６のうち少なくとも１本の電圧
レベルが「Ｈ」レベルのとき、第２のデコーダ４２６は
そのワードライン４２８を非イネーブル状態に維持す
る。入力ライン４１４、４１６の電圧レベルが共に
「Ｌ」レベルのとき、第２のデコーダ４２６はそのワー
ドライン４２８をイネーブルにする。

【００７１】図５に示すように、第２のデコーダ４２６
はバイポーラトランジスタ８０４、８０６、８１２及び
ＦＥＴ８０８、８１０、８１４、８１６とを含む。かく
して、第２のデコーダ４２６はＢｉＦＥＴ技術を用いて
作られる。

【００７２】バイポーラＮＰＮトランジスタ８０４、８
０６は全体として１つのＯＲゲートとして動作する（又
は等価的に負のＡＮＤゲートとして動作する）。入力ラ
イン４１４、４１６のうちの少なくとも一方が「Ｈ」レ
ベルであれば、ノード８２０の電圧は「Ｈ」レベルとな
る。入力ライン４１４、４１６が共に「Ｌ」レベルであ
れば、ノード８２０の電圧が「Ｌ」レベルになる。

【００７３】トランジスタ８０８はＰＦＥＴ／ＣＭＯＳ
トランジスタである。トランジスタ８１０はＮＦＥＴ／
ＣＭＯＳトランジスタである。ＣＭＯＳトランジスタ８
０８、８１０は全体としてインバータとして動作し、ノ
ード８２２が当該インバータの出力を示す。ＣＭＯＳト
ランジスタ８０８、８１０のゲートはノード８２０に、
又は等価的にはトランジスタ８０４、８０６により形成
されるＯＲゲートの出力に接続する。ノード８２０の電
圧が「Ｌ」レベルであれば、ノード８２２の電圧は
「Ｈ」レベルになる。同様にノード８２０の電圧が
「Ｈ」レベルであれば、ノード８２２の電圧は「Ｌ」レ
ベルになる。

【００７４】バイポーラＮＰＮトランジスタ８１２はエ
ミツタホロワである。トランジスタ８１２のベースはノ
ード８２２に接続する。かくして、ノード８２２の電圧
が「Ｈ」レベルであれば、ワードライン４２８の電圧は
「Ｈ」レベルになる。同様にノード８２２の電圧が
「Ｌ」レベルであればワードライン４２８の電圧は
「Ｌ」レベルになる。

【００７５】トランジスタ８１４はＮＦＥＴプルダウン
トランジスタである。トランジスタ８１４はノード８２
２の電圧が「Ｌ」レベルになつたときワードライン４２
８の電圧を高速かつ完全に降下させる。

【００７６】ＮＦＥＴトランジスタ８１６は２つの機能
を有する。第１の機能はトランジスタ８１６がクロツク
入力８０２の電圧に応じてデコーダ４２６を作動状態及
び非作動状態にすることである。第２の機能はトランジ
スタ８１６がデコーダ４２６内の電力消費を最少にする
ことである。

【００７７】図５に示すように、トランジスタ８１６の
ゲートはクロツク入力８０２に接続される。クロツク入
力８０２が「Ｌ」レベルになると、トランジスタ８１６
は非作動状態となる。この状態において入力ライン４１
４、４１６における値にかかわらずトランジスタ８０
４、８０６、８１２には電流は流れない。またトランジ
スタ８０４、８０６、８１２においては電力は消費され
ない。かくして、クロツク入力８０２が「Ｌ」レベルで
あれば、トランジスタ８１６はデコーダ４２６を非作動
状態とし、デコーダ４２６における電力消費を最少にす
る。

【００７８】クロツク入力８０２が「Ｈ」レベルになる
と、トランジスタ８１６は作動状態となる。トランジス
タ８１６が作動状態の間は入力４１４、４１６の電圧に
応じてトランジスタ８０４、８０６、８１２に電流が流
れる。その結果、トランジスタ８１６はクロツク入力８
０２が「Ｈ」レベルのときデコーダ４２６を作動状態に
する。

【００７９】注意すべきはクロツク信号に対する第１の
デコーダ４０４及び第２のデコーダ４０６の動作は異な
ることである。特に、第１のデコーダ４０４はクロツク
入力４５０が「Ｌ」レベルのとき作動状態となり、クロ
ツク入力４５０が「Ｈ」レベルのとき非作動状態とな
る。逆に第２のデコーダ４２６はクロツク入力８０２が
「Ｈ」レベルのとき作動状態となり、クロツク入力８０
２が「Ｌ」レベルのとき非作動状態となる。かくして、
２つのクロツク信号又は１つのクロツク信号のいずれか
及びインバータが図１のデコーダ４５０を動作させる必
要がある。

【００８０】デコーダ４２６の全体としての動作を次に
詳述する。

【００８１】この実施例においては入力ライン４１４、
４１６の電圧はＥＣＬコンパチブルレベル（すなわち約
＋ 0.5〔Ｖ〕から− 1.3〔Ｖ〕）である。またＶ_CCは＋
1.4〔Ｖ〕、Ｖ_EEは− 2.2〔Ｖ〕にセツトされる。この
Ｖ_CC及びＶ_EEの値に基づき、ＣＭＯＳレベルは＋ 1.4
〔Ｖ〕から− 2.2〔Ｖ〕の範囲である。ＣＭＯＳ−コン
パチブルレベルは約＋ 0.6〔Ｖ〕から−2.2〔Ｖ〕の範
囲である。

【００８２】クロツク入力８０２を「Ｈ」レベルとす
る。

【００８３】入力ライン４１４、４１６の少なくとも一
方が「Ｈ」レベル（すなわち、ＥＣＬ−コンパチブル電
圧範囲の上限すなわち約＋ 0.5〔Ｖ〕）であれば、ノー
ド８２０の電圧は「Ｈ」レベルになる。この実施例にお
いてはノード８２０の電圧は約− 0.3〔Ｖ〕から− 2.1
〔Ｖ〕の範囲である。

【００８４】ノード８２０が「Ｈ」レベルになると、ト
ランジスタ８０８、８１０からなるインバータはノード
８２２に低い電圧を出力する。インバータとして動作す
ることに加えて、トランジスタ８０８、８１０はまた全
体として電圧増幅器として動作する。この実施例におい
てはノード８２２の電圧はＣＭＯＳレベル（すなわち約
＋ 1.4〔Ｖ〕から− 2.2〔Ｖ〕）である。

【００８５】ノード８２２が低い電圧レベルになると、
エミツタホロワ８１２はプルダウントランジスタ８１４
と共にワードライン４２８を低い電圧レベルにすること
によりそれを非作動状態とする。この実施例においては
ワードライン４２８の電圧はＣＭＯＳ−コンパチブルレ
ベル（すなわち＋ 0.6〔Ｖ〕から− 2.2〔Ｖ〕）であ
る。また、トランジスタ８１２のコレクタ−エミツタ電
圧（Ｖ_CE）は約 0.8〔Ｖ〕（これは一般にバイポーラト
ランジスタ８０４、８０６、８１２に共通）である。

【００８６】入力ライン４１４、４１６が共に「Ｌ」レ
ベル（すなわち、ＥＣＬ−コンパチブル電圧範囲の下
限、すなわち約− 1.3〔Ｖ〕）であれば、ノード８２０
の電圧は「Ｌ」レベル（約− 2.1〔Ｖ〕）である。

【００８７】ノード８２０が低い電圧レベルになると、
トランジスタ８０８、８１０からなるインバータはノー
ド８２２に高い電圧レベル（すなわちＣＭＯＳ電圧範囲
の上限、すなわち約＋ 1.4〔Ｖ〕）を出力する。

【００８８】ノード８２２の電圧が高くなると、エミツ
タホロワ８１２はワードライン４２８を高い電圧レベル
（すなわちＣＭＯＳ−コンパチブル電圧範囲の上限、す
なわち約＋ 0.6〔Ｖ〕）にすることにより、それを作動
状態とする。

【００８９】バイポーラトランジスタの出力インピーダ
ンスが低いのは周知の通りである。このためエミツタホ
ロワ８１２は多数のＣＭＯＳ装置の接続する物理的に長
いワードライン４２８を駆動することができる。

【００９０】入力ライン４０２、４３８はＥＣＬレベル
である。入力ライン４１４、４１６はＥＣＬ−コンパチ
ブルレベルである。ワードライン４２８はＣＭＯＳ−コ
ンパチブルレベルである。従つて、デコーダ４４０は一
般にまた第２のデコーダ４２６は特に、ＥＣＬ及びＥＣ
Ｌ−コンパチブルレベルをＣＭＯＳ−コンパチブルレベ
ルに変換する。

【００９１】ＣＭＯＳトランジスタ８０８、８１０によ
り形成されるインバータはトランジスタ８１２のベース
のみを駆動する必要がある。バイポーラトランジスタは
高い入力インピーダンスを有する。従つて、ＣＭＯＳト
ランジスタ８０８、８１０に関連する遅延は小さい。Ｆ
ＥＴと共にバイポーラトランジスタを用いることにより
ＦＥＴの低速性能が抑えられ、第２デコーダ４２６の総
合電力効率を向上させる。

【００９２】上述のように、ＮＦＥＴトランジスタ８１
６は第２のデコーダ４２６が非作動状態の間（すなわち
クロツク入力８０２が「Ｌ」レベルである間）、第２デ
コーダ４２６においての電力消費を最少にする。かくし
て、バイポーラトランジスタと共にＦＥＴを使用するこ
とによりバイポーラトランジスタの電力消費の問題を解
決し、第２デコーダ４２６の総合電力効率を向上させる
ことができる。

【００９３】しかしながら、ＮＦＥＴトランジスタ８１
６は第２のデコーダ４２６が非作動状態の間にその電力
消費を完全になくすものではない。図５において、クロ
ツク入力８０２が「Ｌ」レベルのときＰＦＥＴトランジ
スタ８１６は非作動状態でありかつ非導通状態である。
入力ライン４１４、４１６のうち少なくとも一方の電圧
レベルが「Ｈ」レベルになると、ノード８２０の電圧は
「Ｈ」レベル（約− 0.3〔Ｖ〕）になる。トランジスタ
８０８の閾値電圧は約−0.9〔Ｖ〕である。ＦＥＴは電
圧制御装置（バイポーラトランジスタのような電流制御
装置とは異なる）であるので、ノード８２０の電圧が
「Ｈ」レベルのときにもトランジスタ８０８のドレン及
びソース間に交差電流が流れる。かくして、第２のデコ
ーダ４２６はそれが非作動状態であつても常時電力を消
費する。

【００９４】しかしながら、常に電流がトランジスタ８
０８を流れるので当該トランジスタが非作動状態（部分
的）から作動状態に切り換わる際の遅延は減少する。か
くして、第２のデコーダ４２６の総合電力効率は改善さ
れる。

【００９５】図６には第２のデコーダ４２６′の第２実
施例を示す。第２実施例のデコーダ４２６′は第１実施
例のデコーダ４２６の電力消費の問題を、第２のデコー
ダ４２６′の作動状態時にのみ電力を消費させて解決す
るものである。

【００９６】構造的には第２実施例のデコーダ４２６′
はＰＦＥＴトランジスタ９０２及びそれに関連する接続
を除き第１実施例のデコーダ４２６と同じである。

【００９７】動作時、第２実施例のデコーダ４２６′は
クロツク入力８０２が「Ｌ」レベルのときのその動作を
除き第１実施例のデコーダ４２６と同じである。

【００９８】特に、クロツク入力８０２が「Ｌ」レベル
のとき、トランジスタ８１６は非作動状態であり、第２
のデコーダ４２６′は非動作状態にされる。しかしなが
ら、トランジスタ９０２が十分に作動状態となると、Ｖ
_CCからノード８２０への導通回路を形成する。その結
果、ノード８２０の電圧はＶ_CCとなり、トランジスタ８
０８が完全に非導通になる。トランジスタ８０８が非導
通になるので、第２のデコーダ４２６′が非作動状態に
されたときに交差電流が流れない（そして電力は消費さ
れない）。

【００９９】クロツク入力８０２が「Ｈ」レベルになる
とき、トランジスタ９０２は非導通になるので、第２の
デコーダ４２６′の動作には影響しない。

【０１００】上述の通り本発明をその最適な実施例に基
づき特定的に図示、説明したが、本発明の精神及び範囲
から脱することなく、種々の変更を加えてもよい。

【０１０１】

【発明の効果】上述の通り本発明によれば、エミツタ結
合ロジツク（ＥＣＬ）電圧レベル及びＥＣＬコンパチブ
ル電圧レベルをＣＭＯＳコンパチブル電圧レベルに変換
する際に有効なデコーダを与えるために、金属酸化物半
導体（ＭＯＳ）電界トランジスタ（ＦＥＴ）及びバイポ
ーラトランジスタを用いるようにしたことにより、高性
能、高密度及び最少電力消費を達成できるデコーダを得
ることができる。

【図面の簡単な説明】

【図１】図１は本発明の一実施例の概略構成を示す構造
図である。

【図２】図２は本発明の低位デコーダを示す略線図であ
る。

【図３】図３は本発明の高位デコーダを示す略線図であ
る。

【図４】図４は本発明の真／補発生器を示す接続図であ
る。

【図５】図５は本発明の第２デコーダの第１実施例を示
す接続図である。

【図６】図６は本発明の第２デコーダの第２実施例を示
す接続図である。

【図７】図７は本発明を使用し得るハードウエア環境を
示す略線図である。

【図８】図８は従来のＦＥＴデコーダを示す接続図であ
る。

【図９】図９は従来のバイポーラデコーダを示す接続図
である。

【符号の説明】

４０２……アドレスライン、４０４……第１のデコー
ダ、４０６……高位桁デコーダ、４０８……低位桁デコ
ーダ、４１０、４１２……出力ライン、４１４、４１６
……入力ライン、４２６……第２のデコーダ、４２８…
…ワードライン、４３８……入力ライン、４４０……デ
コーダ、４５０……クロツク入力。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 フランク・アルフレツド・モンテガリ アメリカ合衆国、ニユーヨーク州12590、 ワツピンガーズ・フオールズ、パイン・ リツジ・ロード （番地なし) (56)参考文献 特開 昭63−272119（ＪＰ，Ａ) 特開 平１−164126（ＪＰ，Ａ) 特開 昭60−194614（ＪＰ，Ａ) 特開 昭60−85624（ＪＰ，Ａ) 特開 昭55−123238（ＪＰ，Ａ) 特開 昭63−246921（ＪＰ，Ａ) 特開 昭53−87187（ＪＰ，Ａ) 特開 昭59−217295（ＪＰ，Ａ)

Claims (26)

(57)【特許請求の範囲】
1. 【請求項１】ＥＣＬ−コンパチブル電圧レベルの信号を
   導通するための複数の入力ラインと、ＣＭＯＳ−コンパ
   チブル電圧レベルの信号を導通するための１本の出力ラ
   インを有し、上記入力ライン上のＥＣＬ−コンパチブル
   電圧レベル信号の予定の組合せに応じて上記出力ライン
   をイネーブルにするための、高性能、高密度及び低電力
   消費を得るためにＢｉＦＥＴ技術を用いて与えられるデ
   コーダにおいて、 上記入力ライン信号に従つてＯＲ出力を発生するバイポ
   ーラトランジスタで構成されたゲート手段と、 上記ゲート手段に接続されることにより上記ＯＲ出力を
   反転かつ増幅してＣＭＯＳ電圧レベルの反転出力を発生
   するＣＭＯＳトランジスタで構成されたインバータと、 上記インバータの出力に接続されることにより上記反転
   出力に従つて上記出力ラインを上記反転出力とは分離し
   た状態で駆動するワードライン駆動装置と、 上記ゲート手段及び上記インバータに接続することによ
   り上記デコーダにおける電力消費を最少にするための電
   力節約手段と、 を具えることを特徴とするデコーダ。
2. 【請求項２】さらに、上記デコーダを作動状態及び非作
   動状態にするためのクロツク信号を具えることを特徴と
   する請求項１に記載のデコーダ。
3. 【請求項３】上記ゲート手段は上記入力ライン及びゲー
   ト出力ノードに接続することにより上記ＯＲ出力を与え
   るようになされた複数のバイポーラトランジスタを具え
   ることを特徴とする請求項１に記載のデコーダ。
4. 【請求項４】上記複数のバイポーラトランジスタはＮＰ
   Ｎトランジスタであり、当該ＮＰＮトランジスタのベー
   スは上記入力ラインに接続され、上記ＮＰＮトランジス
   タのエミツタは上記ゲート出力ノードに共通に接続され
   るようになされていることを特徴とする請求項３に記載
   のデコーダ。
5. 【請求項５】上記インバータは上記ＯＲ出力に接続され
   る入力を有する電界効果トランジスタ手段を具えること
   を特徴とする請求項１に記載のデコーダ。
6. 【請求項６】上記電界効果トランジスタ手段は直列に接
   続しかつ上記ＯＲ出力に共通に接続されるゲートを有す
   るＰＦＥＴトランジスタ及びＮＦＥＴトランジスタを具
   えることを特徴とする請求項５に記載のデコーダ。
7. 【請求項７】上記ワードライン駆動装置は上記反転出力
   及び上記出力ラインに接続するバイポーラトランジスタ
   を具えることを特徴とする請求項１に記載のデコーダ。
8. 【請求項８】上記バイポーラトランジスタはＮＰＮトラ
   ンジスタであり、当該ＮＰＮトランジスタのベースは上
   記反転出力に接続され、上記ＮＰＮトランジスタのエミ
   ツタは上記出力ラインに接続されるようになされている
   ことを特徴とする請求項７に記載のデコーダ。
9. 【請求項９】さらに、上記ワードライン駆動装置は上記
   反転出力が低いＣＭＯＳ電圧レベルのとき上記出力ライ
   ンを低いＣＭＯＳ−コンパチブル電圧レベルに下げるた
   めの電界効果トランジスタを具えることを特徴とする請
   求項７に記載のデコーダ。
10. 【請求項１０】上記電界効果トランジスタは上記出力ラ
    インに接続されるドレンを有するＮＦＥＴトランジスタ
    であることを特徴とする請求項９に記載のデコーダ。
11. 【請求項１１】上記電力節約手段は上記クロツク信号に
    接続される入力を有する電界効果トランジスタを具える
    ことを特徴とする請求項２に記載のデコーダ。
12. 【請求項１２】上記電界効果トランジスタはＮＦＥＴト
    ランジスタであり、当該ＮＦＥＴトランジスタのゲート
    は上記クロツク信号に接続され、上記ＮＦＥＴトランジ
    スタのドレンは上記ＯＲ出力に接続されるようになされ
    ていることを特徴とする請求項１１に記載のデコーダ。
13. 【請求項１３】さらに、上記デコーダが非作動状態のと
    き上記インバータ内の交差電流を除去するための第２の
    電力節約手段をさらに具えることを特徴とする請求項２
    に記載のデコーダ。
14. 【請求項１４】 ＥＣＬ電圧レベルの信号を導通するため
    のＮ本のアドレスライン及びＣＭＯＳ−コンパチブル電
    圧レベルの信号を導通するための２^Ｎ個のワードライン
    を有し、上記アドレスライン上のＥＣＬ電圧レベル信号
    の予定の組合せに従つて上記ワードラインをイネーブル
    にするための高性能、高密度及び低電力消費を得るため
    にＢｉＦＥＴ技術を用いて作られるＮ−２^Ｎデコーダに
    おいて、 上記アドレスライン上の２進アドレスを１６進値に変換
    するための第１のデコーダと、 上記ワードラインのうちの１つをイネーブルにすること
    により上記１６進値を１０進値に変換するための２^Ｎ個
    の第２のデコーダとを具え、上記各第２のデコーダは、 上記１６進値を受け取る複数の入力ラインと、 上記ワードラインのうちの１つに対応する出力ライン
    と、 上記１６進値に従つてＯＲ出力を発生するバイポーラト
    ランジスタで構成されたゲート手段と、 上記ゲート手段に接続されることによりＣＭＯＳ電圧レ
    ベルの反転出力を発生するために上記ＯＲ出力を反転か
    つ増幅するＣＭＯＳトランジスタで構成されたインバー
    タと、 上記インバータの出力に接続されることにより上記反転
    出力に従つて上記出力ラインを分離かつ駆動するための
    ワードライン駆動装置と、 上記ゲート手段及び上記インバータに接続されることに
    より上記デコーダにおける電力消費を最少にするための
    電力節約手段とを具えることを特徴とするＮ−２^Ｎデコ
    ーダ。
15. 【請求項１５】 上記ゲート手段は上記入力ライン及びゲ
    ート出力ノードに接続することにより上記ＯＲ出力を与
    える複数のバイポーラトランジスタを含むことを特徴と
    する請求項１４に記載のデコーダ。
16. 【請求項１６】 上記複数のバイポーラトランジスタはＮ
    ＰＮトランジスタであり、当該ＮＰＮトランジスタのベ
    ースは上記入力ラインに接続され、上記ＮＰＮトランジ
    スタのエミツタは上記ゲート出力ノードに共通に接続さ
    れるようになされていることを特徴とする請求項１５に
    記載のデコーダ。
17. 【請求項１７】 上記インバータは上記ＯＲ出力に接続さ
    れる入力を有する電界効果トランジスタ手段を具えるこ
    とを特徴とする請求項１４に記載のデコーダ。
18. 【請求項１８】 上記電界効果トランジスタ手段は直列に
    接続されかつ上記ＯＲ出力に共通して接続されるゲート
    を有するＰＦＥＴトランジスタ及びＮＦＥＴトランジス
    タを具えることを特徴とする請求項１７に記載のデコー
    ダ。
19. 【請求項１９】 上記ワードライン駆動装置は上記反転出
    力及び上記出力ラインに接続されるバイポーラトランジ
    スタを具えることを特徴とする請求項１４に記載のデコ
    ーダ。
20. 【請求項２０】 上記バイポーラトランジスタはＮＰＮト
    ランジスタであり、当該ＮＰＮトランジスタのベースは
    上記反転出力に接続され、上記ＮＰＮトランジスタのエ
    ミツタは上記出力ラインに接続されるようになされてい
    ることを特徴とする請求項１９に記載のデコーダ。
21. 【請求項２１】 さらに、上記ワードライン駆動装置は上
    記反転出力が低いＣＭＯＳ電圧レベルのとき上記出力ラ
    インを低いＣＭＯＳ−コンパチブル電圧レベルに低下さ
    せるための電界効果トランジスタを具えることを特徴と
    する請求項１９に記載のデコーダ。
22. 【請求項２２】 上記電界効果トランジスタはＮＦＥＴト
    ランジスタであり、上記ＮＦＥＴトランジスタのドレン
    は上記出力ラインに接続されることを特徴とする請求項
    ２１に記載のデコーダ。
23. 【請求項２３】 さらに、上記第２のデコーダを作動状態
    及び非作動状態にするためのクロツク信号を具えること
    を特徴とする請求項１４に記載のデコーダ。
24. 【請求項２４】 上記電力節約手段は上記クロツク信号に
    接続される入力を有する電界効果トランジスタを具える
    ことを特徴とする請求項２３に記載のデコーダ。
25. 【請求項２５】 上記電界効果トランジスタはＮＦＥＴト
    ランジスタであり、当該ＮＦＥＴトランジスタのゲート
    は上記クロツク信号に接続され、上記ＮＦＥＴトランジ
    スタのドレンは上記ＯＲ出力に接続されるようになされ
    ていることを特徴とする請求項２４に記載のデコーダ。
26. 【請求項２６】 さらに、上記第２のデコーダが非作動状
    態のとき、上記インバータ内の交差電流を除去するため
    の第２の電力節約手段を具えることを特徴とする請求項
    ２３に記載のデコーダ。