JP2742533B2 - ディジット線プルアップ回路 - Google Patents
ディジット線プルアップ回路Info
- Publication number
- JP2742533B2 JP2742533B2 JP63131025A JP13102588A JP2742533B2 JP 2742533 B2 JP2742533 B2 JP 2742533B2 JP 63131025 A JP63131025 A JP 63131025A JP 13102588 A JP13102588 A JP 13102588A JP 2742533 B2 JP2742533 B2 JP 2742533B2
- Authority
- JP
- Japan
- Prior art keywords
- digit line
- circuit
- digit
- line
- pull
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はスタティックメモリ回路のディジット線プル
アップ回路に関する。
アップ回路に関する。
［従来の技術］ 従来、ディジット線プルアップ回路は一対のディジッ
ト線の各々のディジット線に単一の負荷素子（例えば能
動負荷電界効果トランジスタ（以下、FET））を接続し
構成していた。第２図に従来の典型的一例を示す。
ト線の各々のディジット線に単一の負荷素子（例えば能
動負荷電界効果トランジスタ（以下、FET））を接続し
構成していた。第２図に従来の典型的一例を示す。
第２図においてDL1,▲▼がデイジット線対、DL
n,▲▼が異なるディジット線対、WL1,WLmがワー
ド線、Y1,Ynがディジット選択線、MC11,MCm1,MC1n,MCmn
がメモリセル、WEがハイレベル選択ライトイネーブル信
号線、DI,▲▼が書込データ信号線（相補入力）、F
200,F201,F212,F213がディブレッション負荷型ディジッ
ト線プルアップ素子、F202〜F205,F214〜F217は全てエ
ンハンスメント型FETである。第２図においてはｍ本の
ワード線およびｎ個のディジット線対により形成される
ｍ×ｎ個のメモリセルアレイのうちワード線２本及びデ
ィジット線２対のみ示した。
n,▲▼が異なるディジット線対、WL1,WLmがワー
ド線、Y1,Ynがディジット選択線、MC11,MCm1,MC1n,MCmn
がメモリセル、WEがハイレベル選択ライトイネーブル信
号線、DI,▲▼が書込データ信号線（相補入力）、F
200,F201,F212,F213がディブレッション負荷型ディジッ
ト線プルアップ素子、F202〜F205,F214〜F217は全てエ
ンハンスメント型FETである。第２図においてはｍ本の
ワード線およびｎ個のディジット線対により形成される
ｍ×ｎ個のメモリセルアレイのうちワード線２本及びデ
ィジット線２対のみ示した。
メモリセルMC11において、F206,F207はディプレッシ
ョン型FET、F208〜F211はエンハンスメント型FETであ
る。いまF210がオン、F211がオフとすると接点200がρ
レベル、接点201がハイレベルを維持し、このメモリセ
ルは“1"または“0"を記憶していることになる。ワード
線WL1がハイレベルの選択状態にあると電源VDDからF20
0,F208,F210を通じグランドへ電流が流れる。一方ハイ
レベル選択のライトイネーブル信号線WEはロウレベルで
F202,F203,F214,F215はオフで書き込み禁止状態にあ
り、またWL1以外のワード線は全てロウレベルの非選択
状態にあるため結局ディジット線DL1には、F200のオン
抵抗F208,F210の直列オン抵抗に応じたレベルVDLが発生
する。またF211はオフで接点201はハイレベルにあるた
めF209はオフでディジット線▲▼はF201によって
電源VDDにプルアップされる。この状態がメモリセルMC1
1のデータ読み出し状態であり、ディジット線DL1,▲
▼に発生する電位差△VDLを増幅し回路外部へ出力
し読み出しが可能となる。
ョン型FET、F208〜F211はエンハンスメント型FETであ
る。いまF210がオン、F211がオフとすると接点200がρ
レベル、接点201がハイレベルを維持し、このメモリセ
ルは“1"または“0"を記憶していることになる。ワード
線WL1がハイレベルの選択状態にあると電源VDDからF20
0,F208,F210を通じグランドへ電流が流れる。一方ハイ
レベル選択のライトイネーブル信号線WEはロウレベルで
F202,F203,F214,F215はオフで書き込み禁止状態にあ
り、またWL1以外のワード線は全てロウレベルの非選択
状態にあるため結局ディジット線DL1には、F200のオン
抵抗F208,F210の直列オン抵抗に応じたレベルVDLが発生
する。またF211はオフで接点201はハイレベルにあるた
めF209はオフでディジット線▲▼はF201によって
電源VDDにプルアップされる。この状態がメモリセルMC1
1のデータ読み出し状態であり、ディジット線DL1,▲
▼に発生する電位差△VDLを増幅し回路外部へ出力
し読み出しが可能となる。
次に第２図及び第3b図の波形図を用いてメモリセルMC
11にデータを書き込む動作を説明する。いまF210がオ
ン、F211がオフでメモリセルMC11が“1"を記憶している
とする。このメモリセルMC11に“0"に書き込むには書き
込みデータ線DIをハイレベル、▲▼をロウレベルと
し、ディジット選択線Y1をハイレベルとしワード線WL1
をハイレベルとする。この状態においてはハイレベル選
択ライトイネーブル信号線WEがロウレベルであるためデ
ィジット線DL1にはVDLなる電圧、▲▼にはVDDな
る電圧が生じており読み出し状態である。次にハイレベ
ル選択ライトイネーブル信号線WEをハイレベルとすると
F205がオンしF209がオンとなり接点201はロウレベルと
なるためF210はオフし、メモリセルMC11には“0"が書き
込まれる。この時Y1以外のディジット線選択線はロウレ
ベルであり、かつWL1以外のワード線はロウレベルであ
るためMC11以外のメモリセルにデータが書き込まれる事
はない。
11にデータを書き込む動作を説明する。いまF210がオ
ン、F211がオフでメモリセルMC11が“1"を記憶している
とする。このメモリセルMC11に“0"に書き込むには書き
込みデータ線DIをハイレベル、▲▼をロウレベルと
し、ディジット選択線Y1をハイレベルとしワード線WL1
をハイレベルとする。この状態においてはハイレベル選
択ライトイネーブル信号線WEがロウレベルであるためデ
ィジット線DL1にはVDLなる電圧、▲▼にはVDDな
る電圧が生じており読み出し状態である。次にハイレベ
ル選択ライトイネーブル信号線WEをハイレベルとすると
F205がオンしF209がオンとなり接点201はロウレベルと
なるためF210はオフし、メモリセルMC11には“0"が書き
込まれる。この時Y1以外のディジット線選択線はロウレ
ベルであり、かつWL1以外のワード線はロウレベルであ
るためMC11以外のメモリセルにデータが書き込まれる事
はない。
メモリセルMC11のデータ書き込みが終了したならばハ
イレベル選択ライトイネーブル信号線WEをロウレベルと
し書き込み状態から読み出し状態に戻る。この時のディ
ジット線レベルはプルアップ素子F201のオン抵抗に依存
した有限の時間を要して回復する。その回復速度はF201
がオン抵抗によって制限する電流がディジット線▲
▼に寄生する配線容量を充電する時間により定まる。
イレベル選択ライトイネーブル信号線WEをロウレベルと
し書き込み状態から読み出し状態に戻る。この時のディ
ジット線レベルはプルアップ素子F201のオン抵抗に依存
した有限の時間を要して回復する。その回復速度はF201
がオン抵抗によって制限する電流がディジット線▲
▼に寄生する配線容量を充電する時間により定まる。
［発明が解決しようとする問題点］ 上述した従来のプルアップ素子においては、読み出し
時のディジット線レベルVDLの発生および書き込み動作
終了時のディジット線ロウレベルから読み出し時のディ
ジット線レベルへの回復動作の両動作を行うために次の
様な問題点を生ずる。すなわち、メモリセル内各FETは
チップサイズの増大を避けるため極力小サイズ化を要す
るので、そのオン抵抗は小となり得ない。一方、読み出
し時のディジット線対の電位差（△VDI＝VDD−VDL）
は、回路外部への読み出しに対する回路動作マージンを
確保可能の最小限の電位差に設定されているため、プル
アップ素子のオン抵抗を低減化できない。従ってディジ
ット線書き込み時ロウレベルから読み出し時レベルへの
回復に要する時間は、ディジット線寄生配線容量が低減
されぬ限り不可能となる。メモリ回路の動作速度は、メ
モリセル選択から書き込み動作終了までに要する時間に
より決定され、書き込み動作終了は、ディジット線レベ
ルが、同一ディジット線対に付加される他のメモリセル
を選択してもそのメモリセルに書き込みを行わないレベ
ルまで回復した時間となる。従って従来のプルアップ素
子のみのプロッアップ回路においては回路動作マージン
を低下させる事なくディジット線レベルの書き込み時ロ
ウレベルから読み出し時レベルへの回復時間の短縮化が
不可能であり、メモリセル回路の動作速度が向上し得な
いという欠点を有していた。
時のディジット線レベルVDLの発生および書き込み動作
終了時のディジット線ロウレベルから読み出し時のディ
ジット線レベルへの回復動作の両動作を行うために次の
様な問題点を生ずる。すなわち、メモリセル内各FETは
チップサイズの増大を避けるため極力小サイズ化を要す
るので、そのオン抵抗は小となり得ない。一方、読み出
し時のディジット線対の電位差（△VDI＝VDD−VDL）
は、回路外部への読み出しに対する回路動作マージンを
確保可能の最小限の電位差に設定されているため、プル
アップ素子のオン抵抗を低減化できない。従ってディジ
ット線書き込み時ロウレベルから読み出し時レベルへの
回復に要する時間は、ディジット線寄生配線容量が低減
されぬ限り不可能となる。メモリ回路の動作速度は、メ
モリセル選択から書き込み動作終了までに要する時間に
より決定され、書き込み動作終了は、ディジット線レベ
ルが、同一ディジット線対に付加される他のメモリセル
を選択してもそのメモリセルに書き込みを行わないレベ
ルまで回復した時間となる。従って従来のプルアップ素
子のみのプロッアップ回路においては回路動作マージン
を低下させる事なくディジット線レベルの書き込み時ロ
ウレベルから読み出し時レベルへの回復時間の短縮化が
不可能であり、メモリセル回路の動作速度が向上し得な
いという欠点を有していた。
［発明の従来技術に対する相違点］ 上述した従来のディジット線プルアップ回路に対し本
発明のディジット線プルアップ回路は、従来のプルアッ
プ素子に別途に、書き込み終了時のみディジット線を強
制的にプルアップする回路を付加するものである。
発明のディジット線プルアップ回路は、従来のプルアッ
プ素子に別途に、書き込み終了時のみディジット線を強
制的にプルアップする回路を付加するものである。
［問題点を解決するための手段］ 本願発明の要旨は、メモリセルに接続された一対のデ
ィジット線と高電位電源との間に接続され、前記一対の
ディジット線に定常的に電流を供給する一対の第１電界
効果トランジスタを有するディジット線プルアップ回路
において、ドレイン電極を前記高電位電源に接続しゲー
ト電極をライトイネーブル信号線に接続して書き込み動
作終了後一定期間オンする第２電解効果トランジスタ
と、カソード電極を前記一対のディジット線対の一方の
ディジット線に接続しアノード電極を前記第２電解効果
トランジスタのソース電極に接続する第１のダイオード
と、カソード電極を前記一対のディジット線対の他方の
ディジット線に接続しアノード電極を前記第２電解効果
トランジスタのソース電極に接続する第２のダイオード
とを有することである。
ィジット線と高電位電源との間に接続され、前記一対の
ディジット線に定常的に電流を供給する一対の第１電界
効果トランジスタを有するディジット線プルアップ回路
において、ドレイン電極を前記高電位電源に接続しゲー
ト電極をライトイネーブル信号線に接続して書き込み動
作終了後一定期間オンする第２電解効果トランジスタ
と、カソード電極を前記一対のディジット線対の一方の
ディジット線に接続しアノード電極を前記第２電解効果
トランジスタのソース電極に接続する第１のダイオード
と、カソード電極を前記一対のディジット線対の他方の
ディジット線に接続しアノード電極を前記第２電解効果
トランジスタのソース電極に接続する第２のダイオード
とを有することである。
［実施例］ 次に本発明の実施例を説明する。
第１図は本発明の第１実施例の回路図、第3a図はその
各信号電位波形図である。第１図においてはディジット
線対は１組、メモリセルも１個のみ示した。図中▲
▼はロウレベル選択ライトイネーブル信号線であり、F1
02はディプレッション型FET、D100,D101はそれぞれダイ
オードである。６個のFET、F110〜F115がメモリセルMC
を構成し、エンハンスメント型FET、F116〜F119が書き
込み動作論理を形成し、ディプレッション型FET、F100,
F101がプルアップ素子を形成するが、これらは従来例と
全く同様の回路構成となっている。ロウレベル選択ライ
トイネーブル信号▲▼にはハイレベル選択ライトイ
ネーブル信号線WEに対し相補するレベルが印加される。
各信号電位波形図である。第１図においてはディジット
線対は１組、メモリセルも１個のみ示した。図中▲
▼はロウレベル選択ライトイネーブル信号線であり、F1
02はディプレッション型FET、D100,D101はそれぞれダイ
オードである。６個のFET、F110〜F115がメモリセルMC
を構成し、エンハンスメント型FET、F116〜F119が書き
込み動作論理を形成し、ディプレッション型FET、F100,
F101がプルアップ素子を形成するが、これらは従来例と
全く同様の回路構成となっている。ロウレベル選択ライ
トイネーブル信号▲▼にはハイレベル選択ライトイ
ネーブル信号線WEに対し相補するレベルが印加される。
次に本実施例の動作を第１図および第3a図を参照しつ
つ説明する。
つ説明する。
読み出し動作は、従来例と同様である。例えばロード
線WLがハイレベルでF112がオンしている場合はF112及び
F110の直列するオン抵抗がディジット線DLをプルダウン
し、F100のオン抵抗及びF102,D100の直列するオン抵抗
の並列接続抵抗がディジット線DLをプルアップすること
によりディジット線DLに電位VDLを発生させる。メモリ
セルMC内FETF113およびF111はオフである。ここで、デ
ィプレッション型FETのしきい値電圧をVT［Ｖ］（VT＜
０）、ダイオードの順方向電流立ち上がり電圧をVf
［Ｖ］とすると、ディジット線電位VDLが、 VDL＞Ｖ▲▼−VT−Vf ……（１） （Ｖ▲▼；ロウレベル選択ライトイネーブル線レベ
ル）なる関係にあるときには、F102,D100,D101はハイイ
ンピーダンス化する。すなわち、ロウレベル選択ライト
イネーブル信号線▲▼がハイレベル（VDD）である
が、VDL＞VDD−VT−Vfなる関係にVDL,VT,Vfが設定され
ていれば、F100のオン抵抗に比べF102,D100が形成する
直列抵抗値は十分小となる。この時、ディジット線レベ
ルVDLは従来の回路におけるレベルとすることは可能で
ある。一方ディジット線▲▼はF111,F113がオフな
のでF101によってVDDにプルアップされているためD101
もハイインピーダンス化している。従ってF102,D100,D1
01により形成される回路部分は読み出し状態においては
ディジット線のプルアップ動作にはほとんど寄与しな
い。
線WLがハイレベルでF112がオンしている場合はF112及び
F110の直列するオン抵抗がディジット線DLをプルダウン
し、F100のオン抵抗及びF102,D100の直列するオン抵抗
の並列接続抵抗がディジット線DLをプルアップすること
によりディジット線DLに電位VDLを発生させる。メモリ
セルMC内FETF113およびF111はオフである。ここで、デ
ィプレッション型FETのしきい値電圧をVT［Ｖ］（VT＜
０）、ダイオードの順方向電流立ち上がり電圧をVf
［Ｖ］とすると、ディジット線電位VDLが、 VDL＞Ｖ▲▼−VT−Vf ……（１） （Ｖ▲▼；ロウレベル選択ライトイネーブル線レベ
ル）なる関係にあるときには、F102,D100,D101はハイイ
ンピーダンス化する。すなわち、ロウレベル選択ライト
イネーブル信号線▲▼がハイレベル（VDD）である
が、VDL＞VDD−VT−Vfなる関係にVDL,VT,Vfが設定され
ていれば、F100のオン抵抗に比べF102,D100が形成する
直列抵抗値は十分小となる。この時、ディジット線レベ
ルVDLは従来の回路におけるレベルとすることは可能で
ある。一方ディジット線▲▼はF111,F113がオフな
のでF101によってVDDにプルアップされているためD101
もハイインピーダンス化している。従ってF102,D100,D1
01により形成される回路部分は読み出し状態においては
ディジット線のプルアップ動作にはほとんど寄与しな
い。
書き込み動作も従来例と同様であるが、ロウレベル選
択およびハイレベル選択ライトイネーブル信号線▲
▼,WEに印加されるレベルは各々ロウレベル、ハイレベ
ルである。さらに、読み出し動作時と同様にF102,D100,
D101により形成される回路部分は、（１）式の条件０＞
−VT−Vfを満足するように設定されているためハイイン
ピーダンス化するので、書き込み動作状態の場合にもデ
ィジット線プルアップ動作にはほとんど寄与しない。
択およびハイレベル選択ライトイネーブル信号線▲
▼,WEに印加されるレベルは各々ロウレベル、ハイレベ
ルである。さらに、読み出し動作時と同様にF102,D100,
D101により形成される回路部分は、（１）式の条件０＞
−VT−Vfを満足するように設定されているためハイイン
ピーダンス化するので、書き込み動作状態の場合にもデ
ィジット線プルアップ動作にはほとんど寄与しない。
いま、ディジット選択線Ｙをハイレベル、書き込みデ
ータ線DI,▲▼を各々ハイレベル、ロウレベルとし
て書き込み動作状態にあるとする。ここで書き込み動作
を終了する場合には、ハイレベル選択ライトイネーブル
信号線WEはロウレベル、ロウレベル選択ライトイネーブ
ル信号線▲▼はハイレベルとなる。この時ディジッ
ト線▲▼はF119がオフなのでF101によりプルアップ
され、かつVDL＜VDD−VT−Vfなので（１）式の条件が満
足されずF102,D101はオンする。従ってディジット線▲
▼はVDL＝VDD−VT−Vfなる関係となる電位までF10
2,D101によってもプルアップされる。一方DLはハイレベ
ルにあるので、ダイオードD100はF102,D101がオン状態
にあっても常にオフである。逆に、ディジット線DLをロ
ウレベルとして書き込み動作を行う場合にもF102,D100,
D101からなる回路はディジット線対に対し対象な構成な
ので同様の動作を行う。
ータ線DI,▲▼を各々ハイレベル、ロウレベルとし
て書き込み動作状態にあるとする。ここで書き込み動作
を終了する場合には、ハイレベル選択ライトイネーブル
信号線WEはロウレベル、ロウレベル選択ライトイネーブ
ル信号線▲▼はハイレベルとなる。この時ディジッ
ト線▲▼はF119がオフなのでF101によりプルアップ
され、かつVDL＜VDD−VT−Vfなので（１）式の条件が満
足されずF102,D101はオンする。従ってディジット線▲
▼はVDL＝VDD−VT−Vfなる関係となる電位までF10
2,D101によってもプルアップされる。一方DLはハイレベ
ルにあるので、ダイオードD100はF102,D101がオン状態
にあっても常にオフである。逆に、ディジット線DLをロ
ウレベルとして書き込み動作を行う場合にもF102,D100,
D101からなる回路はディジット線対に対し対象な構成な
ので同様の動作を行う。
第２実施例 第４図は本発明の第２実施例の回路図である。本実施
例では特に、ショットキー接合FETによってディジット
線プルアップ回路を構成した例を示している。メモリセ
ル及び、書き込み動作論理部分は第１実施例の回路と同
様の動作を行うため省略してある。本第２実施例ではGa
As基板上に形成するショットキー接合FETによりメモリ
回路を構成した場合について説明する。
例では特に、ショットキー接合FETによってディジット
線プルアップ回路を構成した例を示している。メモリセ
ル及び、書き込み動作論理部分は第１実施例の回路と同
様の動作を行うため省略してある。本第２実施例ではGa
As基板上に形成するショットキー接合FETによりメモリ
回路を構成した場合について説明する。
第４図においてF400,F401,F402,F405,F406はすべてエ
ンハンスメント型ショットキー接合FETでありF403,F404
はデプレッション型ショットキー接合FETである。ショ
ットキー接合FETはそのゲート電極が、ドレイン及びソ
ース電極双方に対し順方向となるシャットキー接合ダイ
オードを寄生素子として含む。従って本第２実施例は、
第１実施例に示すダイオードD100,D101にかえてF405,F4
06を付加しダイオード動作を行わせることによりディジ
ット線プルアップ回路を構成した例である。また、第１
実施例で示したF100,F101のプルアップ素子は、本第２
実施例においてはエンハンスメント型ショットキー接合
FETF400,F401に置換されており、かつそのゲート電極は
デプレッション型ショットキー接合FETによってプルア
ップされている。
ンハンスメント型ショットキー接合FETでありF403,F404
はデプレッション型ショットキー接合FETである。ショ
ットキー接合FETはそのゲート電極が、ドレイン及びソ
ース電極双方に対し順方向となるシャットキー接合ダイ
オードを寄生素子として含む。従って本第２実施例は、
第１実施例に示すダイオードD100,D101にかえてF405,F4
06を付加しダイオード動作を行わせることによりディジ
ット線プルアップ回路を構成した例である。また、第１
実施例で示したF100,F101のプルアップ素子は、本第２
実施例においてはエンハンスメント型ショットキー接合
FETF400,F401に置換されており、かつそのゲート電極は
デプレッション型ショットキー接合FETによってプルア
ップされている。
本第２実施例においても回路動作は第１実施例と同様
であるが、次の点が異なる。即ちF400,F401は読み出し
動作次及び書き込み動作時ともにディジット線DL,▲
▼をプルアップするが、ゲート電極にシャットキー接
合ダイオードが寄生するためゲート電極がディジット線
に流入する。その電流を制限するためにF403,F404を設
け、F400,F401がディジット線プルアップ素子としてロ
ウインピーダンス化する事を防ぐ。さらにF402はエンハ
ンスメント型ショットキー接合FETであるので、そのし
きい値電圧VTはVT＞０である。第１実施例の（１）式に
従えばエンハンスメント型のFETを使用することによりF
402,F405,F406で形成するプルアップ回路部分をハイイ
ンピーダンスする際のディジット線レベルの範囲が広く
とれる。またディジット線プルアップ素子がエンハンス
メント型FETのみで形成されるためプルアップ素子間の
特性が均一化し易い。この様な回路構成としても、F40
2,F405,F406の動作は第１実施例と全く同様にディジッ
ト線レベルがロウレベル書き込み状態において書き込み
を終了させる時のみロウインピーダンス化し、ディジッ
ト線が読み出し状態になるまでプルアップ動作する。
であるが、次の点が異なる。即ちF400,F401は読み出し
動作次及び書き込み動作時ともにディジット線DL,▲
▼をプルアップするが、ゲート電極にシャットキー接
合ダイオードが寄生するためゲート電極がディジット線
に流入する。その電流を制限するためにF403,F404を設
け、F400,F401がディジット線プルアップ素子としてロ
ウインピーダンス化する事を防ぐ。さらにF402はエンハ
ンスメント型ショットキー接合FETであるので、そのし
きい値電圧VTはVT＞０である。第１実施例の（１）式に
従えばエンハンスメント型のFETを使用することによりF
402,F405,F406で形成するプルアップ回路部分をハイイ
ンピーダンスする際のディジット線レベルの範囲が広く
とれる。またディジット線プルアップ素子がエンハンス
メント型FETのみで形成されるためプルアップ素子間の
特性が均一化し易い。この様な回路構成としても、F40
2,F405,F406の動作は第１実施例と全く同様にディジッ
ト線レベルがロウレベル書き込み状態において書き込み
を終了させる時のみロウインピーダンス化し、ディジッ
ト線が読み出し状態になるまでプルアップ動作する。
［発明の効果］ 以上説明したように本発明は、従来のディジット線プ
ルアップ回路素子に新たにロウレベル選択ライトイネー
ブル信号で制御されるプルアップ素子を付加し、書き込
み動作状態から読み出し動作状態へディジット線レベル
が回復するときのみディジット線プルアップインピーダ
ンスのロウインピーダンス化を可能とし得たため、メモ
リ回路動作マージンを低下させることなくディジット線
回復時間が短縮可能となり、メモリ回路の動作速度を高
速化できる効果がある。
ルアップ回路素子に新たにロウレベル選択ライトイネー
ブル信号で制御されるプルアップ素子を付加し、書き込
み動作状態から読み出し動作状態へディジット線レベル
が回復するときのみディジット線プルアップインピーダ
ンスのロウインピーダンス化を可能とし得たため、メモ
リ回路動作マージンを低下させることなくディジット線
回復時間が短縮可能となり、メモリ回路の動作速度を高
速化できる効果がある。
第１図は本発明の第１実施例のディジット線プルアップ
回路を含むメモリセル回路の回路図、第２図は従来例の
ディジット線プルアップ回路を含むメモリ回路の回路
図、第3a図は第１実施例の各信号線電位の時間波形図、
第3b図は従来例の各信号線電位の時間波形図、第４図は
本発明の第２実施例のディジット線プルアップ回路を含
むメモリ回路の回路図である。 F100,F101,F102,F114,F115……ディプレッション型FE
T、 F110〜F113,F116〜F119……エンハンスメント型FET、 D100,D101……ダイオード、 DL,▲▼……ディジット線、 DI,▲▼……書き込みデータ信号線、 WL……ワード線、 Ｙ……ディジット選択線、 WE……ハイレベル選択ライトイネーブル信号線、 ▲▼……ロウレベル選択ライトイネーブル信号線、 VDD……高電位電源、 MC……メモリセル、 100……接点。
回路を含むメモリセル回路の回路図、第２図は従来例の
ディジット線プルアップ回路を含むメモリ回路の回路
図、第3a図は第１実施例の各信号線電位の時間波形図、
第3b図は従来例の各信号線電位の時間波形図、第４図は
本発明の第２実施例のディジット線プルアップ回路を含
むメモリ回路の回路図である。 F100,F101,F102,F114,F115……ディプレッション型FE
T、 F110〜F113,F116〜F119……エンハンスメント型FET、 D100,D101……ダイオード、 DL,▲▼……ディジット線、 DI,▲▼……書き込みデータ信号線、 WL……ワード線、 Ｙ……ディジット選択線、 WE……ハイレベル選択ライトイネーブル信号線、 ▲▼……ロウレベル選択ライトイネーブル信号線、 VDD……高電位電源、 MC……メモリセル、 100……接点。
Claims (1)
- 【請求項１】メモリセルに接続された一対のディジット
線と高電位電源との間に接続され、前記一対のディジッ
ト線に定常的に電流を供給する一対の第１電界効果トラ
ンジスタを有するディジット線プルアップ回路におい
て、 ドレイン電極を前記高電位電源に接続しゲート電極をラ
イトイネーブル信号線に接続して書き込み動作終了後一
定期間オンする第２電界効果トランジスタと、 カソード電極を前記一対のディジット線対の一方のディ
ジット線に接続しアノード電極を前記第２電界効果トラ
ンジスタのソース電極に接続する第１のダイオードと、 カソード電極を前記一対のディジット線対の他方のディ
ジット線に接続しアノード電極を前記第２電界効果トラ
ンジスタのソース電極に接続する第２のダイオードとを
有するディジット線プルアップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63131025A JP2742533B2 (ja) | 1988-05-26 | 1988-05-26 | ディジット線プルアップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63131025A JP2742533B2 (ja) | 1988-05-26 | 1988-05-26 | ディジット線プルアップ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01298592A JPH01298592A (ja) | 1989-12-01 |
| JP2742533B2 true JP2742533B2 (ja) | 1998-04-22 |
Family
ID=15048249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63131025A Expired - Lifetime JP2742533B2 (ja) | 1988-05-26 | 1988-05-26 | ディジット線プルアップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2742533B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5641586A (en) * | 1979-09-11 | 1981-04-18 | Fujitsu Ltd | Memory readout circuit |
-
1988
- 1988-05-26 JP JP63131025A patent/JP2742533B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01298592A (ja) | 1989-12-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20040052106A1 (en) | Semiconductor memory device with latch circuit and two magneto-resistance elements | |
| KR970023375A (ko) | 데이터 유지회로 | |
| JPH04119597A (ja) | 不揮発性半導体記憶装置のセンスアンプ | |
| JPH0247039B2 (ja) | ||
| US4204277A (en) | Dynamic read-write random access memory | |
| GB1485499A (en) | Memory circuit | |
| KR19980080153A (ko) | 고속 기입 회복을 하는 메모리 장치 및 고속 기입회복 방법 | |
| JP6192209B2 (ja) | ワードレベルのパワーゲーティングを有するメモリ | |
| US5587944A (en) | High density multistate SRAM and cell | |
| US4338679A (en) | Row driver circuit for semiconductor memory | |
| JPH0746506B2 (ja) | 半導体メモリ装置 | |
| JPH01130387A (ja) | 半導体記憶装置 | |
| JP2533399B2 (ja) | センスアンプ | |
| JP2745873B2 (ja) | 改善された信頼性を有するメモリ用のｂｉｃｍｏｓビット・ライン負荷 | |
| JP2742533B2 (ja) | ディジット線プルアップ回路 | |
| US5875145A (en) | Semiconductor memory device having a voltage lowering circuit of which supplying capability increases when column system is in operation | |
| KR930011787B1 (ko) | 반도체 메모리 장치 | |
| US6026033A (en) | MOS transistor circuit and method for biasing a voltage generator | |
| JPH07226088A (ja) | 半導体記憶装置 | |
| US4627034A (en) | Memory cell power scavenging apparatus and method | |
| JP3313641B2 (ja) | 半導体記憶装置 | |
| JPS62132300A (ja) | マトリツクスアレイリ−ドオンリメモリ装置 | |
| JPH0777075B2 (ja) | デコーダ−ドライバ回路 | |
| JPH0883489A (ja) | メモリ・アレイ集積回路 | |
| JPH0817034B2 (ja) | 半導体記憶装置 |