JPH0513711A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 ＢｉＣＭＯＳスタティック型ＲＡＭ等のエー
ジングテストモードにおけるワード線の全選択を防止す
る。その結果、ＢｉＣＭＯＳスタティック型ＲＡＭ等の
エージングテストを正常に実施し、その信頼性を高め
る。 【構成】 ＢｉＣＭＯＳスタティック型ＲＡＭ等がエー
ジングテストモードとされワード線Ｗ０〜Ｗｍが非選択
状態とされるとき、単位ワード線駆動回路ＵＷＤ０〜Ｕ
ＷＤｍに設けられる出力トランジスタＴ９をオフ状態と
するとともに、ワード線Ｗ０〜Ｗｍの非選択レベルを、
レベル設定手段となるトランジスタＴ１１を介して、低
電位側電源電圧ＶＥＥを基準に設定する。その結果、エ
ージングテストモードにおけるワード線Ｗ０〜Ｗｍの非
選択レベルを、メモリセルの動作電源つまりは低電位側
電源電圧ＶＥＥに追随して変化させ、エージングテスト
モードにおけるワード線Ｗ０〜Ｗｍの全選択を防止す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に関
し、例えば、バイポーラＣＭＯＳ（以下、ＢｉＣＭＯＳ
と略す）スタティック型ＲＡＭ（ランダムアクセスメモ
リ）等に利用して特に有効な技術に関するものである。

【０００２】

【従来の技術】ＭＯＳＦＥＴ（金属酸化物半導体型電界
効果トランジスタ。この明細書では、ＭＯＳＦＥＴをし
て絶縁ゲート型電界効果トランジスタの総称とする）を
基本構成とするメモリアレイと、バイポーラ及びＣＭＯ
Ｓ（相補型ＭＯＳ）からなるＢｉＣＭＯＳ複合論理回路
を基本構成とする周辺回路とを備え、ＥＣＬ（Ｅｍｉｔ
ｔｅｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ）インタフェース
に適合しうるＢｉＣＭＯＳスタティック型ＲＡＭがあ
る。ＢｉＣＭＯＳスタティック型ＲＡＭは、そのメモリ
アレイがＭＯＳＦＥＴを基本として構成されることで、
回路の高集積化及び低消費電力化が図られ、その周辺回
路がＢｉＣＭＯＳ複合論理回路を基本として構成される
ことで、動作の高速化が図られる。

【０００３】ＢｉＣＭＯＳスタティック型ＲＡＭについ
ては、例えば、特開昭６０−２８０９６号公報等に記載
されている。

【０００４】

【発明が解決しようとする課題】図７には、この発明に
先立って本願発明者等が開発したＢｉＣＭＯＳスタティ
ック型ＲＡＭのワード線駆動回路ＷＤの部分的な回路図
が示され、図６には、その信号波形図が示されている。
ＢｉＣＭＯＳスタティック型ＲＡＭは、ワード線Ｗ０〜
Ｗｍを含むメモリアレイＭＡＲＹと、これらのワード線
に対応して設けられる単位ワード線駆動回路ＵＷＤ０〜
ＵＷＤｍを含むワード線駆動回路ＷＤとを備える。ワー
ド線駆動回路ＷＤを構成する単位ワード線駆動回路のそ
れぞれは、図７の単位ワード線駆動回路ＵＷＤ０に代表
して示されるように、差動トランジスタ（この明細書で
は、バイポーラトランジスタのことを単にトランジスタ
と略称する）Ｔ５及びＴ６を含みＸアドレスデコーダＸ
Ｄから対応する反転ワード線選択信号ＷＤ０Ｂ（ここ
で、それが有効とされるとき選択的にロウレベルとされ
るいわゆる反転信号又は反転信号線等については、その
名称の末尾にＢを付して表す。以下同様）等を受けるカ
レントスイッチ回路を含む。このカレントスイッチ回路
の反転出力信号ｎ３は、トランジスタＴ８を中心とする
出力エミッタフォロア回路を介して出力トランジスタＴ
９のベースに伝達され、その非反転出力信号ｎ４は、ト
ランジスタＴ７を中心とする他の出力エミッタフォロア
回路を介して、Ｐチャンネル型のプルアップＭＯＳＦＥ
ＴＱ８及びＮチャンネル型のアクティブプルダウンＭＯ
ＳＦＥＴＱ２０のベースに伝達される。

【０００５】対応する反転ワード線選択信号ＷＤ０Ｂ等
がハイレベルとされるとき、単位ワード線駆動回路ＵＷ
Ｄ０等のカレントスイッチ回路の反転出力信号ｎ３は、 ＶＬｎ３＝−Ｉｃｓ×Ｒ１ のようなロウレベルＶＬｎ３となり、その非反転出力信
号ｎ４は、回路の接地電位のようなハイレベルＶＨｎ４
とされる。ここで、Ｉｃｓは、ＮチャンネルＭＯＳＦＥ
ＴＱ２１を介して得られるカレントスイッチ回路の動作
電流であり、Ｒ１は、トランジスタＴ５のコレクタ負荷
抵抗Ｒ１の抵抗値である。上記カレントスイッチ回路の
反転出力信号ｎ３のロウレベルＶＬｎ３は、トランジス
タＴ８及び出力トランジスタＴ９を介してワード線Ｗ０
等に伝達される。このため、ワード線Ｗ０等は、図６に
示されるように、 ＷＬ＝−（Ｉｃｓ×Ｒ１＋２ＶＢＥ） のようなロウレベルＷＬとされ、いわゆる非選択状態と
される。一方、カレントスイッチ回路の非反転出力信号
ｎ４のハイレベルＶＨｎ４は、トランジスタＴ７を介し
てプルアップＭＯＳＦＥＴＱ８及びプルダウンＭＯＳＦ
ＥＴＱ２０のゲートに伝達される。このため、プルアッ
プＭＯＳＦＥＴＱ８はオフ状態となり、プルダウンＭＯ
ＳＦＥＴＱ２０がオン状態となって、ワード線Ｗ０等の
ロウレベル変化が高速化される。

【０００６】次に、対応する反転ワード線選択信号ＷＤ
０Ｂ等がロウレベルとされると、単位ワード線駆動回路
ＵＷＤ０等のカレントスイッチ回路の反転出力信号ｎ３
は回路の接地電位のようなハイレベルＶＨｎ３となり、
その非反転出力信号ｎ４は、 ＶＬｎ４＝−Ｉｃｓ×Ｒ２ のようなロウレベルＶＬｎ４とされる。このカレントス
イッチ回路の反転出力信号ｎ３のハイレベルＶＨｎ３
は、トランジスタＴ８及び出力トランジスタＴ９を介し
てワード線Ｗ０等に伝達される。このため、ワード線Ｗ
０等は、 ＷＨ＝−２ＶＢＥ のようなハイレベルＷＨになろうとし、いわゆる選択状
態とされる。一方、カレントスイッチ回路の非反転出力
信号ｎ４のロウレベルＶＬｎ４は、やはりトランジスタ
Ｔ７を介してプルアップＭＯＳＦＥＴＱ８及びプルダウ
ンＭＯＳＦＥＴＱ２０のゲートに伝達される。このた
め、プルダウンＭＯＳＦＥＴＱ２０はオフ状態となり、
代わってプルアップＭＯＳＦＥＴＱ８がオン状態とな
る。その結果、トランジスタＴ８のベース・エミッタ電
圧はキャンセルされ、ワード線Ｗ０等のハイレベルＷＨ
は、図６に示されるように、最終的には、ＷＨ＝−ＶＢ
Ｅなるレベルまで押し上げられる。

【０００７】ＢｉＣＭＯＳスタティック型ＲＡＭのメモ
リアレイＭＡＲＹは、図３に例示されるように、回路の
接地電位と電源電圧ＶＥＭを動作電源とするＣＭＯＳス
タティック型メモリセルによって構成される。したがっ
て、メモリセルＭＣの制御ＭＯＳＦＥＴＱ１３及びＱ１
４のしきい値電圧をＶｔｈとするとき、上記ワード線Ｗ
０等のロウレベルＷＬは、 ＷＬ＜ＶＥＭ＋Ｖｔｈ であり、そのハイレベルＷＨは、 ＷＨ＞ＶＥＭ＋Ｖｔｈ であることを必須条件とする。なお、電源電圧ＶＥＭ
は、電源電圧ＶＥＥをもとに形成され、その電位は、電
源電圧ＶＥＥに追随して変化する。

【０００８】このように、図７の単位ワード線駆動回路
ＵＷＤ０等では、反転ワード線選択信号ＷＤ０Ｂ等のレ
ベル変化が比較的動作の遅いＭＯＳＦＥＴを介すること
なくワード線Ｗ０等に伝達されしかもアクティブプルダ
ウンＭＯＳＦＥＴＱ２０が設けられることで、ＢｉＣＭ
ＯＳスタティック型ＲＡＭのワード線選択動作が高速化
されるとともに、プルアップＭＯＳＦＥＴＱ８が設けら
れることでワード線Ｗ０等の信号振幅が拡大され、低電
源電圧化に対応しうるものとされる。また、ワード線の
選択レベル及び非選択レベルが、前述のように、動作電
流Ｉｃｓと抵抗値Ｒ１ならびにトランジスタのベース・
エミッタ電圧ＶＢＥによって決まることから、電源電圧
変動にともなう制御ＭＯＳＦＥＴＱ１３及びＱ１４等の
特性変動の影響を受けにくいものとされる。

【０００９】ところが、上記のようなＢｉＣＭＯＳスタ
ティック型ＲＡＭには次のような問題点が残されている
ことが、本願発明者等によってさらに明らかとなった。
すなわち、上記ＢｉＣＭＯＳスタティック型ＲＡＭで
は、前述のように、ワード線Ｗ０〜Ｗｍの選択レベル及
び非選択レベルがいずれも回路の接地電位を基準に設定
される。このため、電源電圧を変化させながら実施され
るエージングテスト時、図６に示されるように、電源電
圧ＶＥＥつまりは電源電圧ＶＥＭの電位が低くされる場
合において、ワード線Ｗ０〜Ｗｍが非選択レベルである
にもかかわらず、この非選択レベルと電源電圧ＶＥＭと
の間に制御ＭＯＳＦＥＴＱ１３及びＱ１４のしきい値電
圧Ｖｔｈを超えるレベル差が生じ、これによってメモリ
アレイＭＡＲＹを構成するすべてのワード線が等価的に
全選択状態となって、正常なエージングテストを実施す
ることができなくなる。

【００１０】この発明の目的は、ＢｉＣＭＯＳスタティ
ック型ＲＡＭ等のエージングテスト時におけるワード線
の全選択を防止することにある。この発明の他の目的
は、前記いくつかの効果を保持しつつ、ＢｉＣＭＯＳス
タティック型ＲＡＭ等のエージングテストを正常に実施
し、その信頼性を高めることにある。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、ＢｉＣＭＯＳスタティック型
ＲＡＭ等がエージングテストモードとされかつワード線
が非選択状態とされるとき、各単位ワード線駆動回路に
設けられる出力トランジスタをオフ状態とするととも
に、ワード線の非選択状態レベルを、出力トランジスタ
のエミッタ側に設けられるレベル設定手段を介して、低
電位側電源電圧を基準に設定する。

【００１２】

【作用】上記手段によれば、ＢｉＣＭＯＳスタティック
型ＲＡＭ等がエージングテストモードとされかつワード
線が非選択状態とされるとき、ワード線の非選択レベル
を低電位側電源電圧つまりはメモリセルの動作電源に連
動して変化させ、ＢｉＣＭＯＳスタティック型ＲＡＭ等
のエージングテスト時におけるワード線の全選択を防止
できる。その結果、ＢｉＣＭＯＳスタティック型ＲＡＭ
等のエージングテストを正常に実施し、その信頼性を高
めることができる。

【００１３】

【実施例】図１には、この発明が適用されたＢｉＣＭＯ
Ｓスタティック型ＲＡＭの一実施例のブロック図が示さ
れている。また、図２には、この発明が適用されたＢｉ
ＣＭＯＳスタティック型ＲＡＭをマクロセルとして搭載
する半導体集積回路装置の一実施例のブロック構成図が
示されている。さらに、図３及び図４には、図１のＢｉ
ＣＭＯＳスタティック型ＲＡＭに含まれるメモリアレイ
ＭＡＲＹ及びワード線駆動回路ＷＤの一実施例の部分的
な回路図がそれぞれ示され、図５には、図４のワード線
駆動回路ＷＤの一実施例の信号波形図が示されている。
これらの図をもとに、この実施例のＢｉＣＭＯＳスタテ
ィック型ＲＡＭの構成と動作の概要ならびにその特徴に
ついて説明する。なお、図３及び図４の回路素子ならび
に図１の各ブロックを構成する回路素子は、特に制限さ
れないが、公知のＢｉＣＭＯＳ集積回路の製造技術によ
って、単結晶シリコンのような１個の半導体基板上に形
成される。以下の回路図において、そのチャンネル（バ
ックゲート）部に矢印が付されるＭＯＳＦＥＴはＰチャ
ンネル型であって、矢印の付されないＮチャンネルＭＯ
ＳＦＥＴと区別して示される。また、図示されるバイポ
ーラトランジスタは、特に制限されないが、すべてＮＰ
Ｎ型トランジスタである。

【００１４】図１において、この実施例のＢｉＣＭＯＳ
スタティック型ＲＡＭは、半導体基板面の大半を占めて
配置されるメモリアレイＭＡＲＹをその基本構成とす
る。メモリアレイＭＡＲＹは、図３に示されるように、
同図の水平方向に平行して配置されるｍ＋１本のワード
線Ｗ０〜Ｗｍと、垂直方向に平行して配置されるｎ＋１
組の相補ビット線Ｂ０＊〜Ｂｎ＊（ここで、例えば非反
転ビット線Ｂ０と反転ビット線Ｂ０Ｂをあわせて相補ビ
ット線Ｂ０＊のように＊を付して表す。以下、相補信号
又は相補信号線等について同様）とを含む。これらのワ
ード線及び相補ビット線の交点には、（ｍ＋１）×（ｎ
＋１）個のＣＭＯＳスタティック型メモリセルＭＣが格
子状に配置される。

【００１５】メモリアレイＭＡＲＹを構成するメモリセ
ルＭＣのそれぞれは、図３に例示されるように、Ｐチャ
ンネルＭＯＳＦＥＴＱ１及びＮチャンネルＭＯＳＦＥＴ
Ｑ１１ならびにＰチャンネルＭＯＳＦＥＴＱ２及びＮチ
ャンネルＭＯＳＦＥＴＱ１２からなる一対のＣＭＯＳイ
ンバータ回路を含む。これらのインバータ回路は、その
入力端子及び出力端子が互いに交差結合されることで、
メモリアレイＭＡＲＹの記憶素子となるラッチ回路を構
成する。各メモリセルを構成するラッチ回路の非反転入
出力ノードは、Ｎチャンネル型の制御ＭＯＳＦＥＴＱ１
３を介して対応する相補ビット線Ｂ０＊〜Ｂｎ＊の非反
転信号線にそれぞれ結合され、その反転入出力ノード
は、Ｎチャンネル型の制御ＭＯＳＦＥＴＱ１４を介して
対応する相補ビット線Ｂ０＊〜Ｂｎ＊の反転信号線にそ
れぞれ結合される。これらの制御ＭＯＳＦＥＴＱ１３及
びＱ１４のゲートは、対応するワード線Ｗ０〜Ｗｍにそ
れぞれ共通結合される。このように、この実施例のＢｉ
ＣＭＯＳスタティック型ＲＡＭでは、メモリアレイＭＡ
ＲＹが合計６個のＭＯＳＦＥＴからなるいわゆる６素子
型のＣＭＯＳスタティック型メモリセルを基本として構
成され、これによってその高集積化及び低消費電力化が
図られる。

【００１６】この実施例において、メモリアレイＭＡＲ
Ｙを構成するメモリセルＭＣは、回路の接地電位（第１
の電源電圧）及び電源電圧ＶＥＭ（第３の電源電圧）を
その動作電源とする。電源電圧ＶＥＭは、特に制限され
ないが、−３．１Ｖのような負の電源電圧とされ、その
電位は、後述する電源電圧ＶＥＥ（第２の電源電圧）の
電位にほぼ比例して変化される。

【００１７】一方、メモリアレイＭＡＲＹを構成するワ
ード線Ｗ０〜Ｗｍは、ワード線駆動回路ＷＤに結合さ
れ、択一的に選択状態とされる。ワード線駆動回路ＷＤ
は、図４に示されるように、ワード線Ｗ０〜Ｗｍに対応
して設けられるｍ＋１個の単位ワード線駆動回路ＵＷＤ
０〜ＵＷＤｍを備える。これらの単位ワード線駆動回路
には、ＸアドレスデコーダＸＤから対応する反転ワード
線選択信号ＷＤ０Ｂ〜ＷＤｍＢがそれぞれ供給され、外
部端子ＡＧＴを介して所定の試験制御信号ＡＧＴが共通
に供給される。ここで、反転ワード線選択信号ＷＤ０Ｂ
〜ＷＤｍＢは、特に制限されないが、通常回路の接地電
位のようなハイレベルとされ、ＢｉＣＭＯＳスタティッ
ク型ＲＡＭが選択状態とされるとき、所定のタイミング
でかつＸアドレス信号ＡＸ０〜ＡＸｉに従って択一的に
電源電圧ＶＥＥのようなロウレベルとされる。また、外
部端子ＡＧＴは、通常開放状態とされ、ＢｉＣＭＯＳス
タティック型ＲＡＭがエージングテストモードとされる
とき選択的に回路の接地電位が供給される。ワード線駆
動回路ＷＤは、外部端子ＡＧＴと電源電圧ＶＥＥとの間
に設けられる比較的大きな抵抗値の抵抗Ｒ３を含む。こ
のため、試験制御信号ＡＧＴは、ＢｉＣＭＯＳスタティ
ック型ＲＡＭが通常の動作モードとされるとき電源電圧
ＶＥＥのようなロウレベルとされ、エージングテストモ
ードとされるとき回路の接地電位のようなハイレベルと
される。なお、電源電圧ＶＥＥは、−４Ｖのような負の
電源電圧とされる。

【００１８】ワード線駆動回路ＷＤを構成する単位ワー
ド線駆動回路のそれぞれは、図４の単位ワード線駆動回
路ＵＷＤ０に代表して示されるように、一対の差動トラ
ンジスタＴ５及びＴ６を含む。差動トランジスタＴ５及
びＴ６のコレクタは、対応するコレクタ負荷抵抗Ｒ１及
びＲ２を介して回路の接地電位に結合され、その共通結
合されたエミッタは、そのゲートに所定の定電圧ＶＩＥ
を受けることで定電流源として作用するＮチャンネルＭ
ＯＳＦＥＴＱ２１を介して電源電圧ＶＥＥに結合され
る。また、トランジスタＴ５のベースには、Ｘアドレス
デコーダＸＤから対応する上記反転ワード線選択信号Ｗ
Ｄ０Ｂ等が供給され、トランジスタＴ６のベースには、
所定の基準電位ＶＢＢが供給される。ここで、基準電位
ＶＢＢは、反転ワード線選択信号ＷＤ０Ｂ等のハイレベ
ル及びロウレベルのほぼ中間電位とされる。これらの結
果、差動トランジスタＴ５及びＴ６は、負荷抵抗Ｒ１及
びＲ２ならびにＭＯＳＦＥＴＱ２１とともに、上記基準
電位ＶＢＢを論理スレッシホルドとするカレントスイッ
チ回路を構成する。このとき、トランジスタＴ５のコレ
クタは、カレントスイッチ回路の反転出力ノードｎ１と
され、トランジスタＴ６のコレクタはその非反転出力ノ
ードｎ２とされる。

【００１９】上記カレントスイッチ回路の反転出力ノー
ドｎ１は、そのゲートに試験制御信号ＡＧＴを受けるＰ
チャンネルＭＯＳＦＥＴＱ７を介して出力エミッタフォ
ロア回路を構成するトランジスタＴ８のベースに結合さ
れ、カレントスイッチ回路の非反転出力ノードｎ２は、
もう一つの出力エミッタフォロア回路を構成するトラン
ジスタＴ７のベースに結合される。トランジスタＴ８の
エミッタは、アクティブなエミッタ負荷となるＮチャン
ネルＭＯＳＦＥＴＱ１７とそのゲートに定電圧ＶＩＥを
受けることで定電流源として作用するＮチャンネルＭＯ
ＳＦＥＴＱ２２とを介して電源電圧ＶＥＥに結合され、
トランジスタＴ７のエミッタは、同様にアクティブなエ
ミッタ負荷となるＮチャンネルＭＯＳＦＥＴＱ１６と上
記ＭＯＳＦＥＴＱ２２とを介して電源電圧ＶＥＥに結合
される。ＭＯＳＦＥＴＱ１７のゲートは、カレントスイ
ッチ回路の非反転出力ノードｎ２に結合され、ＭＯＳＦ
ＥＴＱ１６のゲートは、その反転出力ノードｎ１に結合
される。また、トランジスタＴ８のベースと電源電圧Ｖ
ＥＭとの間には、そのゲートに試験制御信号ＡＧＴを受
けるＮチャンネルＭＯＳＦＥＴＱ１５が設けられる。こ
こで、電源電圧ＶＥＭは、前述のように、メモリアレイ
ＭＡＲＹを構成するメモリセルＭＣの動作電源であっ
て、−３．１Ｖのような負の電源電圧とされる。

【００２０】これらの結果、トランジスタＴ７は、ＭＯ
ＳＦＥＴＱ１６とともに常時出力エミッタフォロア回路
を構成し、トランジスタＴ８は、ＭＯＳＦＥＴＱ１７と
ともに、試験制御信号ＡＧＴがロウレベルとされＭＯＳ
ＦＥＴＱ７がオン状態とされることを条件に選択的にも
う一つの出力エミッタフォロア回路を構成する。このと
き、ＭＯＳＦＥＴＱ１５は、試験制御信号ＡＧＴがロウ
レベルとされることでオフ状態とされる。また、二つの
出力エミッタフォロア回路は、アクティブ負荷となるＭ
ＯＳＦＥＴＱ１７及びＱ１６のゲートが互いに交差結合
されることで実質的なラッチ形態とされ、これによって
動作の高速化及び低消費電力化が図られる。なお、Ｂｉ
ＣＭＯＳスタティック型ＲＡＭがエージングテストモー
ドとされ上記試験制御信号ＡＧＴがハイレベルとされる
とき、ＭＯＳＦＥＴＱ７はオフ状態となり、代わってＭ
ＯＳＦＥＴＱ１５がオン状態となる。このため、トラン
ジスタＴ８はオフ状態となり、なんら作用しない。

【００２１】トランジスタＴ８のエミッタは、さらに出
力トランジスタＴ９のベースに結合される。この出力ト
ランジスタＴ９のコレクタは回路の接地電位に結合さ
れ、そのエミッタは、回路の出力端子すなわち対応する
ワード線Ｗ０等に結合されるとともに、Ｎチャンネル型
のアクティブプルダウンＭＯＳＦＥＴＱ２０とダイオー
ド形態とされるトランジスタＴ１１（レベル設定手段）
ならびに上記定電圧ＶＩＥを受けることで定電流源とし
て作用するＮチャンネルＭＯＳＦＥＴＱ２３とを介して
電源電圧ＶＥＥに結合され、さらに比較的小さなサイズ
をもって形成されかつ上記定電圧ＶＩＥを受けることで
定電流源として作用するＮチャンネルＭＯＳＦＥＴＱ２
４を介して電源電圧ＶＥＥに結合される。

【００２２】回路の接地電位と上記出力トランジスタＴ
９のベースとの間には、そのゲートがトランジスタＴ７
のエミッタに結合されるＰチャンネル型のプルアップＭ
ＯＳＦＥＴＱ８が設けられる。また、出力トランジスタ
Ｔ９のベースとトランジスタＴ１１の共通結合されたコ
レクタ及びベースとの間には、そのゲートがトランジス
タＴ７のエミッタに結合されるＮチャンネルＭＯＳＦＥ
ＴＱ１８とそのゲートに試験制御信号ＡＧＴを受けるＮ
チャンネルＭＯＳＦＥＴＱ１９ならびにダイオード形態
とされるトランジスタＴ１０とが直列形態に設けられ
る。

【００２３】ＢｉＣＭＯＳスタティック型ＲＡＭが通常
の動作モードとされ試験制御信号ＡＧＴがロウレベルと
されるとき、トランジスタＴ８は、前述のように、ＭＯ
ＳＦＥＴＱ１７とともに出力エミッタフォロア回路を構
成し、トランジスタＴ７及びＭＯＳＦＥＴＱ１６からな
るもう一つの出力エミッタフォロア回路とともに、カレ
ントスイッチ回路の反転出力信号ｎ１及び非反転出力信
号ｎ２を伝達する。また、ＭＯＳＦＥＴＱ１９は、試験
制御信号ＡＧＴのロウレベルを受けてオフ状態となり、
ＭＯＳＦＥＴＱ１８及びトランジスタＴ１０は作用しな
い。このとき、対応する反転ワード線選択信号ＷＤ０Ｂ
等がハイレベルであると、カレントスイッチ回路の反転
出力信号ｎ１は、 ＶＬｎ１＝−Ｉｃｓ×Ｒ１ のようなロウレベルＶＬｎ１となり、その非反転出力信
号ｎ２は回路の接地電位のようなハイレベルとなる。こ
こで、Ｉｃｓは、ＭＯＳＦＥＴＱ２１からカレントスイ
ッチ回路を構成する差動トランジスタＴ５及びＴ６に与
えられる動作電流の値であり、Ｒ１は、コレクタ負荷抵
抗Ｒ１の抵抗値である。

【００２４】カレントスイッチ回路の反転出力信号ｎ１
のロウレベルＶＬｎ１は、トランジスタＴ８のベース・
エミッタ電圧ＶＢＥ分だけ低くされ、さらに出力トラン
ジスタＴ９のベース・エミッタ電圧ＶＢＥ分だけ低くさ
れて、対応するワード線Ｗ０等に伝達される。このと
き、プルアップＭＯＳＦＥＴＱ８は、カレントスイッチ
回路の非反転出力信号ｎ２が回路の接地電位のようなハ
イレベルとされることでオフ状態となる。しかるに、ワ
ード線Ｗ０等は、図５に示されるように、 ＷＬ＝−（Ｉｃｓ×Ｒ１＋２ＶＢＥ） のようなロウレベルＷＬとされ、いわゆる非選択状態と
される。

【００２５】一方、対応する反転ワード線選択信号ＷＤ
０Ｂ等がハイレベルからロウレベルに変化されると、カ
レントスイッチ回路の反転出力信号ｎ１は回路の接地電
位のようなハイレベルとなり、その非反転出力信号ｎ２
は、 ＶＬｎ２＝−Ｉｃｓ×Ｒ２ のようなロウレベルＶＬｎ２となる。カレントスイッチ
回路の反転出力信号ｎ１のハイレベルは、トランジスタ
Ｔ８及び出力トランジスタＴ９を介して対応するワード
線Ｗ０等に伝達される。このため、ワード線Ｗ０等は、
これらのトランジスタのベース・エミッタ電圧ＶＢＥ分
だけ低くされ、 ＷＨ＝−２ＶＢＥ のようなハイレベルＷＨとなり、いわゆる選択状態とさ
れる。

【００２６】ところが、このとき、カレントスイッチ回
路の非反転出力信号ｎ２が上記ロウレベルＶＬｎ２とさ
れることでプルアップＭＯＳＦＥＴＱ８がオン状態とな
り、ワード線Ｗ０等は、最終的には、図５に示されるよ
うに、 ＷＨ＝−ＶＢＥ のようなハイレベルＷＨとなる。これにより、トランジ
スタＴ８のベース・エミッタ電圧分をキャンセルし、ワ
ード線Ｗ０等の実質的な信号振幅を拡大して、ＢｉＣＭ
ＯＳスタティック型ＲＡＭの低電源電圧化を推進するこ
とができるものとなる。なお、上記のようなワード線の
選択動作は、比較的動作の遅いＭＯＳＦＥＴを介するこ
となく高速に行われ、しかもアクティブプルダウンＭＯ
ＳＦＥＴＱ２０が設けられることで、ワード線に結合さ
れる寄生容量のディスチャージ動作も高速化される。ま
た、ワード線の選択レベル及び非選択レベルが、前述の
ように、動作電流Ｉｃｓと抵抗値Ｒ１ならびにトランジ
スタのベース・エミッタ電圧ＶＢＥによって決まること
から、電源電圧変動にともなう制御ＭＯＳＦＥＴＱ１３
及びＱ１４等の特性変動の影響を受けにくいものとされ
る。

【００２７】ＢｉＣＭＯＳスタティック型ＲＡＭがエー
ジングテストモードとされると、外部端子ＡＧＴには、
前述のように、外部に接続される試験装置から回路の接
地電位のようなハイレベルが供給される。このエージン
グテストモードにおいて、ＢｉＣＭＯＳスタティック型
ＲＡＭは、電源電圧ＶＥＥの電位が例えば±２０％程度
変化された状態で、所定の加速試験を受ける。ＢｉＣＭ
ＯＳスタティック型ＲＡＭでは、まず、試験制御信号Ａ
ＧＴが回路の接地電位のようなハイレベルとされること
で、ＭＯＳＦＥＴＱ７がオフ状態となり、ＭＯＳＦＥＴ
Ｑ１５及びＱ１９がオン状態となって、トランジスタＴ
８もオフ状態となる。このとき、対応する反転ワード線
選択信号ＷＤ０Ｂ等がハイレベルであると、カレントス
イッチ回路の反転出力信号ｎ１が、 ＶＬｎ１＝−Ｉｃｓ×Ｒ１ のようなロウレベルＶＬｎ１となり、その非反転出力信
号ｎ２が回路の接地電位のようなハイレベルとなる。

【００２８】ところが、上記カレントスイッチ回路の反
転出力信号ｎ１のロウレベルＶＬｎ１は、トランジスタ
Ｔ８がオフ状態であることから後段回路に伝達されず、
その非反転出力信号ｎ２のハイレベルが、出力エミッタ
フォロア回路を構成するＭＯＳＦＥＴＱ１７のゲート
と、ＭＯＳＦＥＴＱ８及びＱ１８ならびにＱ２０のゲー
トに伝達される。このため、まず、プルアップＭＯＳＦ
ＥＴＱ８がオフ状態となりＭＯＳＦＥＴＱ１７及びＱ１
８がオン状態となって、出力トランジスタＴ９がオフ状
態となるとともに、プルダウンＭＯＳＦＥＴＱ２０がオ
ン状態となり、対応するワード線Ｗ０等のチャージ電荷
を引き抜く。このとき、ワード線Ｗ０等のレベルは、電
源電圧ＶＥＥとレベル設定手段となるトランジスタＴ１
１のベース・エミッタ電圧ＶＢＥとによって決まり、図
５に示されるように、 ＷＬ＝ＶＥＥ＋ＶＢＥ＋ＶＤＳ₂₀＋ＶＤＳ₂₃ のようなロウレベルＷＬとなって、非選択状態とされ
る。ここで、ＶＤＳ₂₀及びＶＤＳ₂₃は、それぞれＭＯＳ
ＦＥＴＱ２０及びＱ２３のドレイン・ソース間電圧を示
している。

【００２９】つまり、この実施例のＢｉＣＭＯＳスタテ
ィック型ＲＡＭでは、トランジスタＴ１１が、エージン
グテストモードにおいて選択的に有効とされ、レベル設
定手段として作用する。このため、エージングテストモ
ードにおけるワード線Ｗ０〜Ｗｍの非選択レベルは、低
電位側の電源電圧ＶＥＥを基準として設定され、しかも
電源電圧ＶＥＥつまりはメモリセルＭＣの動作電源とな
る電源電圧ＶＥＭに追随して変化されるものとなる。し
かるに、エージングテストのために電源電圧ＶＥＥが２
０％程度低くされる場合でも、ワード線Ｗ０〜Ｗｍの非
選択レベルと電源電圧ＶＥＭとの間のレベル差は、メモ
リセルＭＣを構成する制御ＭＯＳＦＥＴＱ１３及びＱ１
４のしきい値電圧Ｖｔｈより大きくなることがない。そ
の結果、エージングテストモードにおけるワード線の全
選択を防止し、ＢｉＣＭＯＳスタティック型ＲＡＭのエ
ージングテストを正常に実施できるものとなる。

【００３０】一方、エージングテストモードにおいて、
対応する反転ワード線選択信号ＷＤ０Ｂ等がハイレベル
からロウレベルに変化されると、ＢｉＣＭＯＳスタティ
ック型ＲＡＭでは、カレントスイッチ回路の反転出力信
号ｎ１が回路の接地電位のようなハイレベルとなり、そ
の非反転出力信号ｎ２が、 ＶＬｎ２＝−Ｉｃｓ×Ｒ２ のようなロウレベルとなる。このため、プルアップＭＯ
ＳＦＥＴＱ８がオン状態となり出力トランジスタＴ９が
オン状態となって、対応するワード線Ｗ０等は、図５に
示されるように、 ＷＨ＝−ＶＢＥ のようなハイレベルＷＨとなって、選択状態とされる。

【００３１】次に、メモリアレイＭＡＲＹを構成する相
補ビット線Ｂ０＊〜Ｂｎ＊は、特に制限されないが、図
３に示されるように、その一方において、２対のＰチャ
ンネルＭＯＳＦＥＴＱ３及びＱ４ならびにＱ５及びＱ６
を介してプリチャージ電位供給線ＰＧに結合され、その
他方において、図示されないＹスイッチ回路ＹＳの対応
するスイッチＭＯＳＦＥＴに結合される。プリチャージ
電位供給線ＰＧは、ダイオード形態とされる２個のトラ
ンジスタＴ１及びＴ２を介して回路の接地電位に結合さ
れ、これによって回路の接地電位よりトランジスタＴ１
及びＴ２のベース・エミッタ電圧分だけ低い−２ＶＢＥ
のようなプリチャージレベルとされる。ＭＯＳＦＥＴＱ
３及びＱ４は、比較的小さなサイズをもって形成され、
そのゲートが電源電圧ＶＥＥに結合されることで定常的
にオン状態とされる。また、ＭＯＳＦＥＴＱ５及びＱ６
は、比較的大きなサイズをもって形成され、そのゲート
には内部制御信号ＷＧ１が共通に供給される。

【００３２】メモリアレイＭＡＲＹは、さらに、回路の
接地電位と相補ビット線Ｂ０＊〜Ｂｎ＊の非反転及び反
転信号線との間に設けられるトランジスタＴ３及びＴ４
を含む。これらのトランジスタのベースには、内部制御
信号ＷＧ２が共通に供給される。ここで、内部制御信号
ＷＧ１は、特に制限されないが、通常ＭＯＳＦＥＴＱ５
及びＱ６がオン状態となるような所定のロウレベルとさ
れ、ＢｉＣＭＯＳスタティック型ＲＡＭが書き込みモー
ドで選択状態とされるとき所定のタイミングで回路の接
地電位のようなハイレベルとされる。また、内部制御信
号ＷＧ２は、通常トランジスタＴ３及びＴ４がオフ状態
となるような所定のロウレベルとされ、ＢｉＣＭＯＳス
タティック型ＲＡＭの書き込み動作が終了した時点で、
一時的に−ＶＢＥのようなハイレベルとされる。

【００３３】ＢｉＣＭＯＳスタティック型ＲＡＭが非選
択状態とされあるいは読み出しモードで選択状態とされ
るとき、メモリアレイＭＡＲＹでは、ＭＯＳＦＥＴＱ３
及びＱ４ならびにＱ５及びＱ６が一斉にオン状態とな
る。このため、相補ビット線Ｂ０＊〜Ｂｎ＊の非反転及
び反転信号線は、上記プリチャージ電位供給線ＰＧを介
して供給される−２ＶＢＥのような比較的高いレベルに
プリチャージされる。一方、ＢｉＣＭＯＳスタティック
型ＲＡＭが書き込みモードで選択状態とされ内部制御信
号ＷＧ１がハイレベルとされると、比較的大きなコンダ
クタンスを有するＭＯＳＦＥＴＱ５及びＱ６がオフ状態
となる。このとき、相補ビット線Ｂ０＊〜Ｂｎ＊には、
ライトアンプＷＡからＹスイッチ回路ＹＳを介してフル
スィングの書き込み信号が供給されるが、ＭＯＳＦＥＴ
Ｑ５及びＱ６がオフ状態とされるため、相補ビット線Ｂ
０＊〜Ｂｎ＊の非反転及び反転信号線のレベルは上記書
き込み信号に従って高速裏に変化される。そして、書き
込み動作が終了し内部制御信号ＷＧ２がハイレベルとさ
れると、大きな駆動能力を有するトランジスタＴ３及び
Ｔ４がオン状態となり、相補ビット線Ｂ０＊〜Ｂｎ＊の
非反転及び反転信号線は急速に上記プリチャージレベル
に戻される。これにより、ＢｉＣＭＯＳスタティック型
ＲＡＭの書き込み動作ならびに書き込み終了時のリカバ
リィ動作が高速化され、そのサイクルタイムが高速化さ
れる。

【００３４】Ｙスイッチ回路ＹＳは、メモリアレイＭＡ
ＲＹの相補ビット線Ｂ０＊〜Ｂｎ＊に対応して設けられ
るｎ＋１対のスイッチＭＯＳＦＥＴを含む。各対のスイ
ッチＭＯＳＦＥＴのゲートはそれぞれ共通結合され、Ｙ
アドレスデコーダＹＤから対応するビット線選択信号が
供給される。Ｙスイッチ回路ＹＳの各対のスイッチＭＯ
ＳＦＥＴは、対応するビット線選択信号がハイレベルと
されることで選択的にオン状態となり、メモリアレイＭ
ＡＲＹの対応する相補ビット線Ｂ０＊〜Ｂｎ＊とコモン
ＩＯ線ＩＯ＊とを選択的に接続する。

【００３５】ＸアドレスデコーダＸＤには、特に制限さ
れないが、ＸアドレスバッファＸＢからｉ＋１ビットの
内部アドレス信号Ｘ０〜Ｘｉが供給され、さらにタイミ
ング発生回路ＴＧから内部制御信号ＣＥが供給される。
また、ＸアドレスバッファＸＢには、外部端子ＡＸ０〜
ＡＸｉを介してＸアドレス信号ＡＸ０〜ＡＸｉが供給さ
れる。同様に、ＹアドレスデコーダＹＤには、Ｙアドレ
スバッファＹＢからｊ＋１ビットの内部アドレス信号Ｙ
０〜Ｙｊが供給され、タイミング発生回路ＴＧから上記
内部制御信号ＣＥが供給される。また、Ｙアドレスバッ
ファＹＢには、外部端子ＡＹ０〜ＡＹｊを介してＹアド
レス信号ＡＹ０〜ＡＹｊが供給される。ここで、内部制
御信号ＣＥは、ＢｉＣＭＯＳスタティック型ＲＡＭが選
択状態とされるとき、所定のタイミングでハイレベルと
される。

【００３６】ＸアドレスバッファＸＢは、ＢｉＣＭＯＳ
スタティック型ＲＡＭが選択状態とされるとき、外部端
子ＡＸ０〜ＡＸｉを介して供給されるＸアドレス信号Ａ
Ｘ０〜ＡＸｉを取り込み、保持する。そして、これらの
Ｘアドレス信号をもとに内部アドレス信号Ｘ０〜Ｘｉを
形成して、ＸアドレスデコーダＸＤに供給する。Ｘアド
レスデコーダＸＤは、内部制御信号ＣＥがハイレベルと
されることで選択的に動作状態とされ、内部アドレス信
号Ｘ０〜Ｘｉをデコードして、対応する反転ワード線選
択信号ＷＤ０Ｂ〜ＷＤｍＢを択一的にロウレベルとす
る。

【００３７】同様に、ＹアドレスバッファＹＢは、Ｂｉ
ＣＭＯＳスタティック型ＲＡＭが選択状態とされると
き、外部端子ＡＹ０〜ＡＹｊを介して供給されるＹアド
レス信号ＡＹ０〜ＡＹｊを取り込み、保持する。そし
て、これらのＹアドレス信号をもとに内部アドレス信号
Ｙ０〜Ｙｊを形成して、ＹアドレスデコーダＹＤに供給
する。ＹアドレスデコーダＹＤは、内部制御信号ＣＥが
ハイレベルとされることで選択的に動作状態とされ、内
部アドレス信号Ｙ０〜Ｙｊをデコードして、対応するビ
ット線選択信号を択一的にハイレベルとする。

【００３８】コモンＩＯ線ＩＯ＊は、ライトアンプＷＡ
の出力端子に結合されるとともに、センスアンプＳＡの
入力端子に結合される。ライトアンプＷＡの入力端子
は、データ入力バッファＩＢの出力端子に結合され、デ
ータ入力バッファＩＢの入力端子はデータ入力端子ＤＩ
に結合される。一方、センスアンプＳＡの出力端子は、
データ出力バッファＯＢの入力端子に結合され、データ
出力バッファＯＢの出力端子はデータ出力端子ＤＯに結
合される。ライトアンプＷＡには、タイミング発生回路
ＴＧから内部制御信号ＷＥが供給される。また、センス
アンプＳＡには、タイミング発生回路ＴＧから内部制御
信号ＳＡが供給され、データ出力バッファＯＢには、内
部制御信号ＯＥが供給される。ここで、内部制御信号Ｗ
Ｅは、ＢｉＣＭＯＳスタティック型ＲＡＭが書き込みモ
ードで選択状態とされるとき、所定のタイミングで一時
的にハイレベルとされる。また、内部制御信号ＳＡ及び
ＯＥは、ＢｉＣＭＯＳスタティック型ＲＡＭが読み出し
モードで選択状態とされるとき、それぞれ所定のタイミ
ングでハイレベルとされる。

【００３９】データ入力バッファＩＢは、ＢｉＣＭＯＳ
スタティック型ＲＡＭが書き込みモードで選択状態とさ
れるとき、データ入力端子ＤＩを介して供給されるＥＣ
Ｌレベルの書き込みデータをもとに所定の相補書き込み
信号を形成し、ライトアンプＷＡに伝達する。ライトア
ンプＷＡは、ＢｉＣＭＯＳスタティック型ＲＡＭが書き
込みモードで選択状態とされ上記内部制御信号ＷＥがハ
イレベルとされることで、選択的に動作状態とされる。
この動作状態おいて、ライトアンプＷＡは、上記相補書
き込み信号に従った書き込み電流を形成し、コモンＩＯ
線ＩＯ＊を介してメモリアレイＭＡＲＹの選択されたメ
モリセルＭＣに供給する。

【００４０】一方、センスアンプＳＡは、ＢｉＣＭＯＳ
スタティック型ＲＡＭが読み出しモードで選択状態とさ
れ上記内部制御信号ＳＡがハイレベルとされることで、
選択的に動作状態とされる。この動作状態において、セ
ンスアンプＳＡは、メモリアレイＭＡＲＹの選択された
メモリセルＭＣからコモンＩＯ線ＩＯ＊を介して伝達さ
れる読み出し信号を増幅して、データ出力バッファＯＢ
に伝達する。データ出力バッファＯＢは、内部制御信号
ＯＥがハイレベルとされることで選択的に動作状態とさ
れ、センスアンプＳＡを介して伝達される上記読み出し
信号をデータ出力端子ＤＯを介して外部に送出する。

【００４１】タイミング発生回路ＴＧは、外部から制御
信号として供給されるチップイネーブル信号ＣＥＢ及び
ライトイネーブル信号ＷＥＢをもとに、上記各種の内部
制御信号を形成し、ＢｉＣＭＯＳスタティック型ＲＡＭ
の各部に供給する。

【００４２】なお、ＸアドレスデコーダＸＤ，Ｘアドレ
スバッファＸＢ，ＹアドレスデコーダＹＤ，Ｙアドレス
バッファＹＢとライトアンプＷＡ，センスアンプＳＡ，
データ入力バッファＩＢ，データ出力バッファＯＢ及び
タイミング発生回路ＴＧとを含むＢｉＣＭＯＳスタティ
ック型ＲＡＭの周辺回路は、バイポーラ回路又はＢｉＣ
ＭＯＳ複合論理回路を基本として構成され、これによっ
てＢｉＣＭＯＳスタティック型ＲＡＭの動作が高速化さ
れる。

【００４３】以上の本実施例に示されるように、この発
明をＢｉＣＭＯＳスタティック型ＲＡＭ等の半導体記憶
装置に適用することで、次のような作用効果を得ること
ができる。すなわち、 （１）ＢｉＣＭＯＳスタティック型ＲＡＭ等がエージン
グテストモードとされかつワード線が非選択状態とされ
るとき、単位ワード線駆動回路に設けられる出力トラン
ジスタをオフ状態とするとともに、ワード線の非選択状
態レベルを、出力トランジスタのエミッタ側に設けられ
るレベル設定手段を介して、低電位側電源電圧を基準と
して設定することで、エージングテストモードにおける
ワード線の非選択レベルを、低電位側電源電圧つまりは
メモリセルの動作電源に連動して変化させることができ
るという効果が得られる。 （２）上記（１）項により、ＢｉＣＭＯＳスタティック
型ＲＡＭ等のエージングテストモードにおけるワード線
の全選択を防止できるという効果が得られる。 （３）上記（１）項及び（２）項により、ＢｉＣＭＯＳ
スタティック型ＲＡＭ等のエージングテストを正常に実
施できるという効果が得られる。 （４）上記（１）項〜（３）項により、ＢｉＣＭＯＳス
タティック型ＲＡＭ等の信頼性を高めることができると
いう効果が得られる。

【００４４】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、この発明は上記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。例えば、
図１において、ＢｉＣＭＯＳスタティック型ＲＡＭを構
成するメモリアレイＭＡＲＹは、複数のサブメモリアレ
イ又はメモリマットに分割することができる。また、Ｂ
ｉＣＭＯＳスタティック型ＲＡＭは、複数ビットの記憶
データを同時に入力又は出力するいわゆる多ビット構成
とされるものであってもよいし、そのブロック構成はこ
の実施例による制約を受けない。図３において、メモリ
アレイＭＡＲＹを構成するメモリセルＭＣは、いわゆる
高抵抗負荷型メモリセルであってもよいし、少なくとも
１個のＭＯＳＦＥＴを含む各種ＭＯＳメモリセルを用い
ることができる。図４において、試験制御信号ＡＧＴな
らびに反転ワード線選択信号ＷＤ０Ｂ〜ＷＤｍＢの論理
レベルは、前記論理条件が満たされることを条件に、任
意に設定できる。さらに、メモリアレイＭＡＲＹ及び単
位ワード線駆動回路ＵＷＤ０等の具体的構成や電源電圧
の極性及び絶対値ならびにＭＯＳＦＥＴ及びトランジス
タの導電型等、種々の実施形態を採りうる。

【００４５】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＢｉＣ
ＭＯＳスタティック型ＲＡＭに適用した場合について説
明したが、それに限定されるものではなく、例えば、基
本構成を同じくする他の各種の半導体記憶装置やこれら
の半導体記憶装置を含むゲートアレイ集積回路及び論理
機能付メモリ等にも適用できる。本発明は、少なくとも
そのメモリアレイがＣＭＯＳスタティック型メモリセル
を基本として構成されその周辺回路がＢｉＣＭＯＳ複合
論理回路を基本として構成される半導体記憶装置あるい
はこのような半導体記憶装置を含むディジタル集積回路
装置に広く適用できる。

【００４６】

【発明の効果】ＢｉＣＭＯＳスタティック型ＲＡＭ等が
エージングテストモードとされかつワード線が非選択状
態とされるとき、単位ワード線駆動回路に設けられる出
力トランジスタをオフ状態とするとともに、ワード線の
非選択状態レベルを、出力トランジスタのエミッタ側に
設けられるレベル設定手段を介して低電位側電源電圧を
基準に設定することで、エージングテストモードにおけ
るワード線の非選択レベルを、低電位側電源電圧つまり
はメモリセルの動作電源に連動して変化させ、ＢｉＣＭ
ＯＳスタティック型ＲＡＭ等のエージングテストモード
におけるワード線の全選択を防止できる。その結果、Ｂ
ｉＣＭＯＳスタティック型ＲＡＭ等のエージングテスト
を正常に実施し、その信頼性を高めることができる。

【図面の簡単な説明】

【図１】この発明が適用されたＢｉＣＭＯＳスタティッ
ク型ＲＡＭの一実施例を示すブロック図である。

【図２】この発明が適用されたＢｉＣＭＯＳスタティッ
ク型ＲＡＭをマクロセルとして搭載する半導体集積回路
装置の一実施例を示すブロック構成図である。

【図３】図１のＢｉＣＭＯＳスタティック型ＲＡＭに含
まれるメモリアレイの一実施例を示す部分的な回路図で
ある。

【図４】図１のＢｉＣＭＯＳスタティック型ＲＡＭに含
まれるワード線駆動回路の一実施例を示す部分的な回路
図である。

【図５】図１のワード線駆動回路の一実施例を示す信号
波形図である。

【図６】この発明に先立って本願発明者等が開発したＢ
ｉＣＭＯＳスタティック型ＲＡＭに含まれるワード線駆
動回路の一例を示す信号波形図である。

【図７】図６のワード線駆動回路の一例を示す部分的な
回路図である。

【符号の説明】

ＭＡＲＹ・・・メモリアレイ、ＷＤ・・・ワード線駆動
回路、ＸＤ・・・Ｘアドレスデコーダ、ＸＢ・・・Ｘア
ドレスバッファ、ＹＳ・・・Ｙスイッチ回路、ＹＤ・・
・Ｙアドレスデコーダ、ＹＢ・・・Ｙアドレスバッフ
ァ、ＷＡ・・・ライトアンプ、ＳＡ・・・センスアン
プ、ＩＢ・・・データ入力バッファ、ＯＢ・・・データ
出力バッファ、ＴＧ・・・タイミング発生回路。 ＭＣ・・・メモリセル、Ｗ０〜Ｗｍ・・・ワード線、Ｂ
０＊〜Ｂｎ＊・・・相補ビット線。 ＵＷＤ０〜ＵＷＤｍ・・・単位ワード線駆動回路。 Ｔ１〜Ｔ１１・・・ＮＰＮ型バイポーラトランジスタ、
Ｑ１〜Ｑ８・・・ＰチャンネルＭＯＳＦＥＴ、Ｑ１１〜
Ｑ２４・・・ＮチャンネルＭＯＳＦＥＴ、Ｒ１〜Ｒ３・
・・抵抗。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 複数のワード線を含むメモリアレイと、
   ワード線に対応して設けられる複数の単位ワード線駆動
   回路を含むワード線駆動回路とを具備し、上記単位ワー
   ド線駆動回路によるワード線の非選択レベルが、通常の
   動作モードにおいて第１の電源電圧を基準に設定され、
   所定のテストモードにおいて第２の電源電圧を基準に設
   定されることを特徴とする半導体記憶装置。
2. 【請求項２】 上記メモリアレイを構成するメモリセル
   は、第１及び第３の電源電圧を動作電源とするＣＭＯＳ
   スタティック型メモリセルであって、上記第３の電源電
   圧は、その電位が上記第２の電源電圧に従って変化され
   るものであることを特徴とする請求項１の半導体記憶装
   置。
3. 【請求項３】 上記単位ワード線駆動回路は、第１の電
   源電圧と回路の出力端子との間に設けられ上記テストモ
   ードにおいて対応するワード線が非選択状態とされると
   き選択的にオフ状態とされる出力トランジスタと、上記
   回路の出力端子と第２の電源電圧との間に設けられ上記
   テストモードにおいて選択的に有効とされるレベル設定
   手段とを含むものであることを特徴とする請求項１又は
   請求項２の半導体記憶装置。
4. 【請求項４】 上記レベル設定手段は、ダイオード形態
   とされるトランジスタを含むものであることを特徴とす
   る請求項３の半導体記憶装置。
5. 【請求項５】 上記半導体記憶装置は、バイポーラＣＭ
   ＯＳスタティック型ＲＡＭあるいはバイポーラＣＭＯＳ
   スタティック型ＲＡＭをマクロセルとして搭載する半導
   体集積回路装置における半導体記憶装置であって、上記
   テストモードは、上記バイポーラＣＭＯＳスタティック
   型ＲＡＭのエージングテストを行うためのものであるこ
   とを特徴とする請求項１，請求項２，請求項３又は請求
   項４の半導体記憶装置。