JPH0513711A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH0513711A
JPH0513711A JP3185324A JP18532491A JPH0513711A JP H0513711 A JPH0513711 A JP H0513711A JP 3185324 A JP3185324 A JP 3185324A JP 18532491 A JP18532491 A JP 18532491A JP H0513711 A JPH0513711 A JP H0513711A
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JP
Japan
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word line
power supply
circuit
static ram
supply voltage
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JP3185324A
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English (en)
Inventor
Tomoyuki Tomatsuri
智之 戸祭
Nobuo Tanba
展雄 丹場
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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Abstract

(57)【要約】 【目的】 BiCMOSスタティック型RAM等のエー
ジングテストモードにおけるワード線の全選択を防止す
る。その結果、BiCMOSスタティック型RAM等の
エージングテストを正常に実施し、その信頼性を高め
る。 【構成】 BiCMOSスタティック型RAM等がエー
ジングテストモードとされワード線W0〜Wmが非選択
状態とされるとき、単位ワード線駆動回路UWD0〜U
WDmに設けられる出力トランジスタT9をオフ状態と
するとともに、ワード線W0〜Wmの非選択レベルを、
レベル設定手段となるトランジスタT11を介して、低
電位側電源電圧VEEを基準に設定する。その結果、エ
ージングテストモードにおけるワード線W0〜Wmの非
選択レベルを、メモリセルの動作電源つまりは低電位側
電源電圧VEEに追随して変化させ、エージングテスト
モードにおけるワード線W0〜Wmの全選択を防止す
る。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は、半導体記憶装置に関
し、例えば、バイポーラCMOS(以下、BiCMOS
と略す)スタティック型RAM(ランダムアクセスメモ
リ)等に利用して特に有効な技術に関するものである。
【0002】
【従来の技術】MOSFET(金属酸化物半導体型電界
効果トランジスタ。この明細書では、MOSFETをし
て絶縁ゲート型電界効果トランジスタの総称とする)を
基本構成とするメモリアレイと、バイポーラ及びCMO
S(相補型MOS)からなるBiCMOS複合論理回路
を基本構成とする周辺回路とを備え、ECL(Emit
ter Coupled Logic)インタフェース
に適合しうるBiCMOSスタティック型RAMがあ
る。BiCMOSスタティック型RAMは、そのメモリ
アレイがMOSFETを基本として構成されることで、
回路の高集積化及び低消費電力化が図られ、その周辺回
路がBiCMOS複合論理回路を基本として構成される
ことで、動作の高速化が図られる。
【0003】BiCMOSスタティック型RAMについ
ては、例えば、特開昭60−28096号公報等に記載
されている。
【0004】
【発明が解決しようとする課題】図7には、この発明に
先立って本願発明者等が開発したBiCMOSスタティ
ック型RAMのワード線駆動回路WDの部分的な回路図
が示され、図6には、その信号波形図が示されている。
BiCMOSスタティック型RAMは、ワード線W0〜
Wmを含むメモリアレイMARYと、これらのワード線
に対応して設けられる単位ワード線駆動回路UWD0〜
UWDmを含むワード線駆動回路WDとを備える。ワー
ド線駆動回路WDを構成する単位ワード線駆動回路のそ
れぞれは、図7の単位ワード線駆動回路UWD0に代表
して示されるように、差動トランジスタ(この明細書で
は、バイポーラトランジスタのことを単にトランジスタ
と略称する)T5及びT6を含みXアドレスデコーダX
Dから対応する反転ワード線選択信号WD0B(ここ
で、それが有効とされるとき選択的にロウレベルとされ
るいわゆる反転信号又は反転信号線等については、その
名称の末尾にBを付して表す。以下同様)等を受けるカ
レントスイッチ回路を含む。このカレントスイッチ回路
の反転出力信号n3は、トランジスタT8を中心とする
出力エミッタフォロア回路を介して出力トランジスタT
9のベースに伝達され、その非反転出力信号n4は、ト
ランジスタT7を中心とする他の出力エミッタフォロア
回路を介して、Pチャンネル型のプルアップMOSFE
TQ8及びNチャンネル型のアクティブプルダウンMO
SFETQ20のベースに伝達される。
【0005】対応する反転ワード線選択信号WD0B等
がハイレベルとされるとき、単位ワード線駆動回路UW
D0等のカレントスイッチ回路の反転出力信号n3は、 VLn3=−Ics×R1 のようなロウレベルVLn3となり、その非反転出力信
号n4は、回路の接地電位のようなハイレベルVHn4
とされる。ここで、Icsは、NチャンネルMOSFE
TQ21を介して得られるカレントスイッチ回路の動作
電流であり、R1は、トランジスタT5のコレクタ負荷
抵抗R1の抵抗値である。上記カレントスイッチ回路の
反転出力信号n3のロウレベルVLn3は、トランジス
タT8及び出力トランジスタT9を介してワード線W0
等に伝達される。このため、ワード線W0等は、図6に
示されるように、 WL=−(Ics×R1+2VBE) のようなロウレベルWLとされ、いわゆる非選択状態と
される。一方、カレントスイッチ回路の非反転出力信号
n4のハイレベルVHn4は、トランジスタT7を介し
てプルアップMOSFETQ8及びプルダウンMOSF
ETQ20のゲートに伝達される。このため、プルアッ
プMOSFETQ8はオフ状態となり、プルダウンMO
SFETQ20がオン状態となって、ワード線W0等の
ロウレベル変化が高速化される。
【0006】次に、対応する反転ワード線選択信号WD
0B等がロウレベルとされると、単位ワード線駆動回路
UWD0等のカレントスイッチ回路の反転出力信号n3
は回路の接地電位のようなハイレベルVHn3となり、
その非反転出力信号n4は、 VLn4=−Ics×R2 のようなロウレベルVLn4とされる。このカレントス
イッチ回路の反転出力信号n3のハイレベルVHn3
は、トランジスタT8及び出力トランジスタT9を介し
てワード線W0等に伝達される。このため、ワード線W
0等は、 WH=−2VBE のようなハイレベルWHになろうとし、いわゆる選択状
態とされる。一方、カレントスイッチ回路の非反転出力
信号n4のロウレベルVLn4は、やはりトランジスタ
T7を介してプルアップMOSFETQ8及びプルダウ
ンMOSFETQ20のゲートに伝達される。このた
め、プルダウンMOSFETQ20はオフ状態となり、
代わってプルアップMOSFETQ8がオン状態とな
る。その結果、トランジスタT8のベース・エミッタ電
圧はキャンセルされ、ワード線W0等のハイレベルWH
は、図6に示されるように、最終的には、WH=−VB
Eなるレベルまで押し上げられる。
【0007】BiCMOSスタティック型RAMのメモ
リアレイMARYは、図3に例示されるように、回路の
接地電位と電源電圧VEMを動作電源とするCMOSス
タティック型メモリセルによって構成される。したがっ
て、メモリセルMCの制御MOSFETQ13及びQ1
4のしきい値電圧をVthとするとき、上記ワード線W
0等のロウレベルWLは、 WL<VEM+Vth であり、そのハイレベルWHは、 WH>VEM+Vth であることを必須条件とする。なお、電源電圧VEM
は、電源電圧VEEをもとに形成され、その電位は、電
源電圧VEEに追随して変化する。
【0008】このように、図7の単位ワード線駆動回路
UWD0等では、反転ワード線選択信号WD0B等のレ
ベル変化が比較的動作の遅いMOSFETを介すること
なくワード線W0等に伝達されしかもアクティブプルダ
ウンMOSFETQ20が設けられることで、BiCM
OSスタティック型RAMのワード線選択動作が高速化
されるとともに、プルアップMOSFETQ8が設けら
れることでワード線W0等の信号振幅が拡大され、低電
源電圧化に対応しうるものとされる。また、ワード線の
選択レベル及び非選択レベルが、前述のように、動作電
流Icsと抵抗値R1ならびにトランジスタのベース・
エミッタ電圧VBEによって決まることから、電源電圧
変動にともなう制御MOSFETQ13及びQ14等の
特性変動の影響を受けにくいものとされる。
【0009】ところが、上記のようなBiCMOSスタ
ティック型RAMには次のような問題点が残されている
ことが、本願発明者等によってさらに明らかとなった。
すなわち、上記BiCMOSスタティック型RAMで
は、前述のように、ワード線W0〜Wmの選択レベル及
び非選択レベルがいずれも回路の接地電位を基準に設定
される。このため、電源電圧を変化させながら実施され
るエージングテスト時、図6に示されるように、電源電
圧VEEつまりは電源電圧VEMの電位が低くされる場
合において、ワード線W0〜Wmが非選択レベルである
にもかかわらず、この非選択レベルと電源電圧VEMと
の間に制御MOSFETQ13及びQ14のしきい値電
圧Vthを超えるレベル差が生じ、これによってメモリ
アレイMARYを構成するすべてのワード線が等価的に
全選択状態となって、正常なエージングテストを実施す
ることができなくなる。
【0010】この発明の目的は、BiCMOSスタティ
ック型RAM等のエージングテスト時におけるワード線
の全選択を防止することにある。この発明の他の目的
は、前記いくつかの効果を保持しつつ、BiCMOSス
タティック型RAM等のエージングテストを正常に実施
し、その信頼性を高めることにある。
【0011】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、BiCMOSスタティック型
RAM等がエージングテストモードとされかつワード線
が非選択状態とされるとき、各単位ワード線駆動回路に
設けられる出力トランジスタをオフ状態とするととも
に、ワード線の非選択状態レベルを、出力トランジスタ
のエミッタ側に設けられるレベル設定手段を介して、低
電位側電源電圧を基準に設定する。
【0012】
【作用】上記手段によれば、BiCMOSスタティック
型RAM等がエージングテストモードとされかつワード
線が非選択状態とされるとき、ワード線の非選択レベル
を低電位側電源電圧つまりはメモリセルの動作電源に連
動して変化させ、BiCMOSスタティック型RAM等
のエージングテスト時におけるワード線の全選択を防止
できる。その結果、BiCMOSスタティック型RAM
等のエージングテストを正常に実施し、その信頼性を高
めることができる。
【0013】
【実施例】図1には、この発明が適用されたBiCMO
Sスタティック型RAMの一実施例のブロック図が示さ
れている。また、図2には、この発明が適用されたBi
CMOSスタティック型RAMをマクロセルとして搭載
する半導体集積回路装置の一実施例のブロック構成図が
示されている。さらに、図3及び図4には、図1のBi
CMOSスタティック型RAMに含まれるメモリアレイ
MARY及びワード線駆動回路WDの一実施例の部分的
な回路図がそれぞれ示され、図5には、図4のワード線
駆動回路WDの一実施例の信号波形図が示されている。
これらの図をもとに、この実施例のBiCMOSスタテ
ィック型RAMの構成と動作の概要ならびにその特徴に
ついて説明する。なお、図3及び図4の回路素子ならび
に図1の各ブロックを構成する回路素子は、特に制限さ
れないが、公知のBiCMOS集積回路の製造技術によ
って、単結晶シリコンのような1個の半導体基板上に形
成される。以下の回路図において、そのチャンネル(バ
ックゲート)部に矢印が付されるMOSFETはPチャ
ンネル型であって、矢印の付されないNチャンネルMO
SFETと区別して示される。また、図示されるバイポ
ーラトランジスタは、特に制限されないが、すべてNP
N型トランジスタである。
【0014】図1において、この実施例のBiCMOS
スタティック型RAMは、半導体基板面の大半を占めて
配置されるメモリアレイMARYをその基本構成とす
る。メモリアレイMARYは、図3に示されるように、
同図の水平方向に平行して配置されるm+1本のワード
線W0〜Wmと、垂直方向に平行して配置されるn+1
組の相補ビット線B0*〜Bn*(ここで、例えば非反
転ビット線B0と反転ビット線B0Bをあわせて相補ビ
ット線B0*のように*を付して表す。以下、相補信号
又は相補信号線等について同様)とを含む。これらのワ
ード線及び相補ビット線の交点には、(m+1)×(n
+1)個のCMOSスタティック型メモリセルMCが格
子状に配置される。
【0015】メモリアレイMARYを構成するメモリセ
ルMCのそれぞれは、図3に例示されるように、Pチャ
ンネルMOSFETQ1及びNチャンネルMOSFET
Q11ならびにPチャンネルMOSFETQ2及びNチ
ャンネルMOSFETQ12からなる一対のCMOSイ
ンバータ回路を含む。これらのインバータ回路は、その
入力端子及び出力端子が互いに交差結合されることで、
メモリアレイMARYの記憶素子となるラッチ回路を構
成する。各メモリセルを構成するラッチ回路の非反転入
出力ノードは、Nチャンネル型の制御MOSFETQ1
3を介して対応する相補ビット線B0*〜Bn*の非反
転信号線にそれぞれ結合され、その反転入出力ノード
は、Nチャンネル型の制御MOSFETQ14を介して
対応する相補ビット線B0*〜Bn*の反転信号線にそ
れぞれ結合される。これらの制御MOSFETQ13及
びQ14のゲートは、対応するワード線W0〜Wmにそ
れぞれ共通結合される。このように、この実施例のBi
CMOSスタティック型RAMでは、メモリアレイMA
RYが合計6個のMOSFETからなるいわゆる6素子
型のCMOSスタティック型メモリセルを基本として構
成され、これによってその高集積化及び低消費電力化が
図られる。
【0016】この実施例において、メモリアレイMAR
Yを構成するメモリセルMCは、回路の接地電位(第1
の電源電圧)及び電源電圧VEM(第3の電源電圧)を
その動作電源とする。電源電圧VEMは、特に制限され
ないが、−3.1Vのような負の電源電圧とされ、その
電位は、後述する電源電圧VEE(第2の電源電圧)の
電位にほぼ比例して変化される。
【0017】一方、メモリアレイMARYを構成するワ
ード線W0〜Wmは、ワード線駆動回路WDに結合さ
れ、択一的に選択状態とされる。ワード線駆動回路WD
は、図4に示されるように、ワード線W0〜Wmに対応
して設けられるm+1個の単位ワード線駆動回路UWD
0〜UWDmを備える。これらの単位ワード線駆動回路
には、XアドレスデコーダXDから対応する反転ワード
線選択信号WD0B〜WDmBがそれぞれ供給され、外
部端子AGTを介して所定の試験制御信号AGTが共通
に供給される。ここで、反転ワード線選択信号WD0B
〜WDmBは、特に制限されないが、通常回路の接地電
位のようなハイレベルとされ、BiCMOSスタティッ
ク型RAMが選択状態とされるとき、所定のタイミング
でかつXアドレス信号AX0〜AXiに従って択一的に
電源電圧VEEのようなロウレベルとされる。また、外
部端子AGTは、通常開放状態とされ、BiCMOSス
タティック型RAMがエージングテストモードとされる
とき選択的に回路の接地電位が供給される。ワード線駆
動回路WDは、外部端子AGTと電源電圧VEEとの間
に設けられる比較的大きな抵抗値の抵抗R3を含む。こ
のため、試験制御信号AGTは、BiCMOSスタティ
ック型RAMが通常の動作モードとされるとき電源電圧
VEEのようなロウレベルとされ、エージングテストモ
ードとされるとき回路の接地電位のようなハイレベルと
される。なお、電源電圧VEEは、−4Vのような負の
電源電圧とされる。
【0018】ワード線駆動回路WDを構成する単位ワー
ド線駆動回路のそれぞれは、図4の単位ワード線駆動回
路UWD0に代表して示されるように、一対の差動トラ
ンジスタT5及びT6を含む。差動トランジスタT5及
びT6のコレクタは、対応するコレクタ負荷抵抗R1及
びR2を介して回路の接地電位に結合され、その共通結
合されたエミッタは、そのゲートに所定の定電圧VIE
を受けることで定電流源として作用するNチャンネルM
OSFETQ21を介して電源電圧VEEに結合され
る。また、トランジスタT5のベースには、Xアドレス
デコーダXDから対応する上記反転ワード線選択信号W
D0B等が供給され、トランジスタT6のベースには、
所定の基準電位VBBが供給される。ここで、基準電位
VBBは、反転ワード線選択信号WD0B等のハイレベ
ル及びロウレベルのほぼ中間電位とされる。これらの結
果、差動トランジスタT5及びT6は、負荷抵抗R1及
びR2ならびにMOSFETQ21とともに、上記基準
電位VBBを論理スレッシホルドとするカレントスイッ
チ回路を構成する。このとき、トランジスタT5のコレ
クタは、カレントスイッチ回路の反転出力ノードn1と
され、トランジスタT6のコレクタはその非反転出力ノ
ードn2とされる。
【0019】上記カレントスイッチ回路の反転出力ノー
ドn1は、そのゲートに試験制御信号AGTを受けるP
チャンネルMOSFETQ7を介して出力エミッタフォ
ロア回路を構成するトランジスタT8のベースに結合さ
れ、カレントスイッチ回路の非反転出力ノードn2は、
もう一つの出力エミッタフォロア回路を構成するトラン
ジスタT7のベースに結合される。トランジスタT8の
エミッタは、アクティブなエミッタ負荷となるNチャン
ネルMOSFETQ17とそのゲートに定電圧VIEを
受けることで定電流源として作用するNチャンネルMO
SFETQ22とを介して電源電圧VEEに結合され、
トランジスタT7のエミッタは、同様にアクティブなエ
ミッタ負荷となるNチャンネルMOSFETQ16と上
記MOSFETQ22とを介して電源電圧VEEに結合
される。MOSFETQ17のゲートは、カレントスイ
ッチ回路の非反転出力ノードn2に結合され、MOSF
ETQ16のゲートは、その反転出力ノードn1に結合
される。また、トランジスタT8のベースと電源電圧V
EMとの間には、そのゲートに試験制御信号AGTを受
けるNチャンネルMOSFETQ15が設けられる。こ
こで、電源電圧VEMは、前述のように、メモリアレイ
MARYを構成するメモリセルMCの動作電源であっ
て、−3.1Vのような負の電源電圧とされる。
【0020】これらの結果、トランジスタT7は、MO
SFETQ16とともに常時出力エミッタフォロア回路
を構成し、トランジスタT8は、MOSFETQ17と
ともに、試験制御信号AGTがロウレベルとされMOS
FETQ7がオン状態とされることを条件に選択的にも
う一つの出力エミッタフォロア回路を構成する。このと
き、MOSFETQ15は、試験制御信号AGTがロウ
レベルとされることでオフ状態とされる。また、二つの
出力エミッタフォロア回路は、アクティブ負荷となるM
OSFETQ17及びQ16のゲートが互いに交差結合
されることで実質的なラッチ形態とされ、これによって
動作の高速化及び低消費電力化が図られる。なお、Bi
CMOSスタティック型RAMがエージングテストモー
ドとされ上記試験制御信号AGTがハイレベルとされる
とき、MOSFETQ7はオフ状態となり、代わってM
OSFETQ15がオン状態となる。このため、トラン
ジスタT8はオフ状態となり、なんら作用しない。
【0021】トランジスタT8のエミッタは、さらに出
力トランジスタT9のベースに結合される。この出力ト
ランジスタT9のコレクタは回路の接地電位に結合さ
れ、そのエミッタは、回路の出力端子すなわち対応する
ワード線W0等に結合されるとともに、Nチャンネル型
のアクティブプルダウンMOSFETQ20とダイオー
ド形態とされるトランジスタT11(レベル設定手段)
ならびに上記定電圧VIEを受けることで定電流源とし
て作用するNチャンネルMOSFETQ23とを介して
電源電圧VEEに結合され、さらに比較的小さなサイズ
をもって形成されかつ上記定電圧VIEを受けることで
定電流源として作用するNチャンネルMOSFETQ2
4を介して電源電圧VEEに結合される。
【0022】回路の接地電位と上記出力トランジスタT
9のベースとの間には、そのゲートがトランジスタT7
のエミッタに結合されるPチャンネル型のプルアップM
OSFETQ8が設けられる。また、出力トランジスタ
T9のベースとトランジスタT11の共通結合されたコ
レクタ及びベースとの間には、そのゲートがトランジス
タT7のエミッタに結合されるNチャンネルMOSFE
TQ18とそのゲートに試験制御信号AGTを受けるN
チャンネルMOSFETQ19ならびにダイオード形態
とされるトランジスタT10とが直列形態に設けられ
る。
【0023】BiCMOSスタティック型RAMが通常
の動作モードとされ試験制御信号AGTがロウレベルと
されるとき、トランジスタT8は、前述のように、MO
SFETQ17とともに出力エミッタフォロア回路を構
成し、トランジスタT7及びMOSFETQ16からな
るもう一つの出力エミッタフォロア回路とともに、カレ
ントスイッチ回路の反転出力信号n1及び非反転出力信
号n2を伝達する。また、MOSFETQ19は、試験
制御信号AGTのロウレベルを受けてオフ状態となり、
MOSFETQ18及びトランジスタT10は作用しな
い。このとき、対応する反転ワード線選択信号WD0B
等がハイレベルであると、カレントスイッチ回路の反転
出力信号n1は、 VLn1=−Ics×R1 のようなロウレベルVLn1となり、その非反転出力信
号n2は回路の接地電位のようなハイレベルとなる。こ
こで、Icsは、MOSFETQ21からカレントスイ
ッチ回路を構成する差動トランジスタT5及びT6に与
えられる動作電流の値であり、R1は、コレクタ負荷抵
抗R1の抵抗値である。
【0024】カレントスイッチ回路の反転出力信号n1
のロウレベルVLn1は、トランジスタT8のベース・
エミッタ電圧VBE分だけ低くされ、さらに出力トラン
ジスタT9のベース・エミッタ電圧VBE分だけ低くさ
れて、対応するワード線W0等に伝達される。このと
き、プルアップMOSFETQ8は、カレントスイッチ
回路の非反転出力信号n2が回路の接地電位のようなハ
イレベルとされることでオフ状態となる。しかるに、ワ
ード線W0等は、図5に示されるように、 WL=−(Ics×R1+2VBE) のようなロウレベルWLとされ、いわゆる非選択状態と
される。
【0025】一方、対応する反転ワード線選択信号WD
0B等がハイレベルからロウレベルに変化されると、カ
レントスイッチ回路の反転出力信号n1は回路の接地電
位のようなハイレベルとなり、その非反転出力信号n2
は、 VLn2=−Ics×R2 のようなロウレベルVLn2となる。カレントスイッチ
回路の反転出力信号n1のハイレベルは、トランジスタ
T8及び出力トランジスタT9を介して対応するワード
線W0等に伝達される。このため、ワード線W0等は、
これらのトランジスタのベース・エミッタ電圧VBE分
だけ低くされ、 WH=−2VBE のようなハイレベルWHとなり、いわゆる選択状態とさ
れる。
【0026】ところが、このとき、カレントスイッチ回
路の非反転出力信号n2が上記ロウレベルVLn2とさ
れることでプルアップMOSFETQ8がオン状態とな
り、ワード線W0等は、最終的には、図5に示されるよ
うに、 WH=−VBE のようなハイレベルWHとなる。これにより、トランジ
スタT8のベース・エミッタ電圧分をキャンセルし、ワ
ード線W0等の実質的な信号振幅を拡大して、BiCM
OSスタティック型RAMの低電源電圧化を推進するこ
とができるものとなる。なお、上記のようなワード線の
選択動作は、比較的動作の遅いMOSFETを介するこ
となく高速に行われ、しかもアクティブプルダウンMO
SFETQ20が設けられることで、ワード線に結合さ
れる寄生容量のディスチャージ動作も高速化される。ま
た、ワード線の選択レベル及び非選択レベルが、前述の
ように、動作電流Icsと抵抗値R1ならびにトランジ
スタのベース・エミッタ電圧VBEによって決まること
から、電源電圧変動にともなう制御MOSFETQ13
及びQ14等の特性変動の影響を受けにくいものとされ
る。
【0027】BiCMOSスタティック型RAMがエー
ジングテストモードとされると、外部端子AGTには、
前述のように、外部に接続される試験装置から回路の接
地電位のようなハイレベルが供給される。このエージン
グテストモードにおいて、BiCMOSスタティック型
RAMは、電源電圧VEEの電位が例えば±20%程度
変化された状態で、所定の加速試験を受ける。BiCM
OSスタティック型RAMでは、まず、試験制御信号A
GTが回路の接地電位のようなハイレベルとされること
で、MOSFETQ7がオフ状態となり、MOSFET
Q15及びQ19がオン状態となって、トランジスタT
8もオフ状態となる。このとき、対応する反転ワード線
選択信号WD0B等がハイレベルであると、カレントス
イッチ回路の反転出力信号n1が、 VLn1=−Ics×R1 のようなロウレベルVLn1となり、その非反転出力信
号n2が回路の接地電位のようなハイレベルとなる。
【0028】ところが、上記カレントスイッチ回路の反
転出力信号n1のロウレベルVLn1は、トランジスタ
T8がオフ状態であることから後段回路に伝達されず、
その非反転出力信号n2のハイレベルが、出力エミッタ
フォロア回路を構成するMOSFETQ17のゲート
と、MOSFETQ8及びQ18ならびにQ20のゲー
トに伝達される。このため、まず、プルアップMOSF
ETQ8がオフ状態となりMOSFETQ17及びQ1
8がオン状態となって、出力トランジスタT9がオフ状
態となるとともに、プルダウンMOSFETQ20がオ
ン状態となり、対応するワード線W0等のチャージ電荷
を引き抜く。このとき、ワード線W0等のレベルは、電
源電圧VEEとレベル設定手段となるトランジスタT1
1のベース・エミッタ電圧VBEとによって決まり、図
5に示されるように、 WL=VEE+VBE+VDS20+VDS23 のようなロウレベルWLとなって、非選択状態とされ
る。ここで、VDS20及びVDS23は、それぞれMOS
FETQ20及びQ23のドレイン・ソース間電圧を示
している。
【0029】つまり、この実施例のBiCMOSスタテ
ィック型RAMでは、トランジスタT11が、エージン
グテストモードにおいて選択的に有効とされ、レベル設
定手段として作用する。このため、エージングテストモ
ードにおけるワード線W0〜Wmの非選択レベルは、低
電位側の電源電圧VEEを基準として設定され、しかも
電源電圧VEEつまりはメモリセルMCの動作電源とな
る電源電圧VEMに追随して変化されるものとなる。し
かるに、エージングテストのために電源電圧VEEが2
0%程度低くされる場合でも、ワード線W0〜Wmの非
選択レベルと電源電圧VEMとの間のレベル差は、メモ
リセルMCを構成する制御MOSFETQ13及びQ1
4のしきい値電圧Vthより大きくなることがない。そ
の結果、エージングテストモードにおけるワード線の全
選択を防止し、BiCMOSスタティック型RAMのエ
ージングテストを正常に実施できるものとなる。
【0030】一方、エージングテストモードにおいて、
対応する反転ワード線選択信号WD0B等がハイレベル
からロウレベルに変化されると、BiCMOSスタティ
ック型RAMでは、カレントスイッチ回路の反転出力信
号n1が回路の接地電位のようなハイレベルとなり、そ
の非反転出力信号n2が、 VLn2=−Ics×R2 のようなロウレベルとなる。このため、プルアップMO
SFETQ8がオン状態となり出力トランジスタT9が
オン状態となって、対応するワード線W0等は、図5に
示されるように、 WH=−VBE のようなハイレベルWHとなって、選択状態とされる。
【0031】次に、メモリアレイMARYを構成する相
補ビット線B0*〜Bn*は、特に制限されないが、図
3に示されるように、その一方において、2対のPチャ
ンネルMOSFETQ3及びQ4ならびにQ5及びQ6
を介してプリチャージ電位供給線PGに結合され、その
他方において、図示されないYスイッチ回路YSの対応
するスイッチMOSFETに結合される。プリチャージ
電位供給線PGは、ダイオード形態とされる2個のトラ
ンジスタT1及びT2を介して回路の接地電位に結合さ
れ、これによって回路の接地電位よりトランジスタT1
及びT2のベース・エミッタ電圧分だけ低い−2VBE
のようなプリチャージレベルとされる。MOSFETQ
3及びQ4は、比較的小さなサイズをもって形成され、
そのゲートが電源電圧VEEに結合されることで定常的
にオン状態とされる。また、MOSFETQ5及びQ6
は、比較的大きなサイズをもって形成され、そのゲート
には内部制御信号WG1が共通に供給される。
【0032】メモリアレイMARYは、さらに、回路の
接地電位と相補ビット線B0*〜Bn*の非反転及び反
転信号線との間に設けられるトランジスタT3及びT4
を含む。これらのトランジスタのベースには、内部制御
信号WG2が共通に供給される。ここで、内部制御信号
WG1は、特に制限されないが、通常MOSFETQ5
及びQ6がオン状態となるような所定のロウレベルとさ
れ、BiCMOSスタティック型RAMが書き込みモー
ドで選択状態とされるとき所定のタイミングで回路の接
地電位のようなハイレベルとされる。また、内部制御信
号WG2は、通常トランジスタT3及びT4がオフ状態
となるような所定のロウレベルとされ、BiCMOSス
タティック型RAMの書き込み動作が終了した時点で、
一時的に−VBEのようなハイレベルとされる。
【0033】BiCMOSスタティック型RAMが非選
択状態とされあるいは読み出しモードで選択状態とされ
るとき、メモリアレイMARYでは、MOSFETQ3
及びQ4ならびにQ5及びQ6が一斉にオン状態とな
る。このため、相補ビット線B0*〜Bn*の非反転及
び反転信号線は、上記プリチャージ電位供給線PGを介
して供給される−2VBEのような比較的高いレベルに
プリチャージされる。一方、BiCMOSスタティック
型RAMが書き込みモードで選択状態とされ内部制御信
号WG1がハイレベルとされると、比較的大きなコンダ
クタンスを有するMOSFETQ5及びQ6がオフ状態
となる。このとき、相補ビット線B0*〜Bn*には、
ライトアンプWAからYスイッチ回路YSを介してフル
スィングの書き込み信号が供給されるが、MOSFET
Q5及びQ6がオフ状態とされるため、相補ビット線B
0*〜Bn*の非反転及び反転信号線のレベルは上記書
き込み信号に従って高速裏に変化される。そして、書き
込み動作が終了し内部制御信号WG2がハイレベルとさ
れると、大きな駆動能力を有するトランジスタT3及び
T4がオン状態となり、相補ビット線B0*〜Bn*の
非反転及び反転信号線は急速に上記プリチャージレベル
に戻される。これにより、BiCMOSスタティック型
RAMの書き込み動作ならびに書き込み終了時のリカバ
リィ動作が高速化され、そのサイクルタイムが高速化さ
れる。
【0034】Yスイッチ回路YSは、メモリアレイMA
RYの相補ビット線B0*〜Bn*に対応して設けられ
るn+1対のスイッチMOSFETを含む。各対のスイ
ッチMOSFETのゲートはそれぞれ共通結合され、Y
アドレスデコーダYDから対応するビット線選択信号が
供給される。Yスイッチ回路YSの各対のスイッチMO
SFETは、対応するビット線選択信号がハイレベルと
されることで選択的にオン状態となり、メモリアレイM
ARYの対応する相補ビット線B0*〜Bn*とコモン
IO線IO*とを選択的に接続する。
【0035】XアドレスデコーダXDには、特に制限さ
れないが、XアドレスバッファXBからi+1ビットの
内部アドレス信号X0〜Xiが供給され、さらにタイミ
ング発生回路TGから内部制御信号CEが供給される。
また、XアドレスバッファXBには、外部端子AX0〜
AXiを介してXアドレス信号AX0〜AXiが供給さ
れる。同様に、YアドレスデコーダYDには、Yアドレ
スバッファYBからj+1ビットの内部アドレス信号Y
0〜Yjが供給され、タイミング発生回路TGから上記
内部制御信号CEが供給される。また、Yアドレスバッ
ファYBには、外部端子AY0〜AYjを介してYアド
レス信号AY0〜AYjが供給される。ここで、内部制
御信号CEは、BiCMOSスタティック型RAMが選
択状態とされるとき、所定のタイミングでハイレベルと
される。
【0036】XアドレスバッファXBは、BiCMOS
スタティック型RAMが選択状態とされるとき、外部端
子AX0〜AXiを介して供給されるXアドレス信号A
X0〜AXiを取り込み、保持する。そして、これらの
Xアドレス信号をもとに内部アドレス信号X0〜Xiを
形成して、XアドレスデコーダXDに供給する。Xアド
レスデコーダXDは、内部制御信号CEがハイレベルと
されることで選択的に動作状態とされ、内部アドレス信
号X0〜Xiをデコードして、対応する反転ワード線選
択信号WD0B〜WDmBを択一的にロウレベルとす
る。
【0037】同様に、YアドレスバッファYBは、Bi
CMOSスタティック型RAMが選択状態とされると
き、外部端子AY0〜AYjを介して供給されるYアド
レス信号AY0〜AYjを取り込み、保持する。そし
て、これらのYアドレス信号をもとに内部アドレス信号
Y0〜Yjを形成して、YアドレスデコーダYDに供給
する。YアドレスデコーダYDは、内部制御信号CEが
ハイレベルとされることで選択的に動作状態とされ、内
部アドレス信号Y0〜Yjをデコードして、対応するビ
ット線選択信号を択一的にハイレベルとする。
【0038】コモンIO線IO*は、ライトアンプWA
の出力端子に結合されるとともに、センスアンプSAの
入力端子に結合される。ライトアンプWAの入力端子
は、データ入力バッファIBの出力端子に結合され、デ
ータ入力バッファIBの入力端子はデータ入力端子DI
に結合される。一方、センスアンプSAの出力端子は、
データ出力バッファOBの入力端子に結合され、データ
出力バッファOBの出力端子はデータ出力端子DOに結
合される。ライトアンプWAには、タイミング発生回路
TGから内部制御信号WEが供給される。また、センス
アンプSAには、タイミング発生回路TGから内部制御
信号SAが供給され、データ出力バッファOBには、内
部制御信号OEが供給される。ここで、内部制御信号W
Eは、BiCMOSスタティック型RAMが書き込みモ
ードで選択状態とされるとき、所定のタイミングで一時
的にハイレベルとされる。また、内部制御信号SA及び
OEは、BiCMOSスタティック型RAMが読み出し
モードで選択状態とされるとき、それぞれ所定のタイミ
ングでハイレベルとされる。
【0039】データ入力バッファIBは、BiCMOS
スタティック型RAMが書き込みモードで選択状態とさ
れるとき、データ入力端子DIを介して供給されるEC
Lレベルの書き込みデータをもとに所定の相補書き込み
信号を形成し、ライトアンプWAに伝達する。ライトア
ンプWAは、BiCMOSスタティック型RAMが書き
込みモードで選択状態とされ上記内部制御信号WEがハ
イレベルとされることで、選択的に動作状態とされる。
この動作状態おいて、ライトアンプWAは、上記相補書
き込み信号に従った書き込み電流を形成し、コモンIO
線IO*を介してメモリアレイMARYの選択されたメ
モリセルMCに供給する。
【0040】一方、センスアンプSAは、BiCMOS
スタティック型RAMが読み出しモードで選択状態とさ
れ上記内部制御信号SAがハイレベルとされることで、
選択的に動作状態とされる。この動作状態において、セ
ンスアンプSAは、メモリアレイMARYの選択された
メモリセルMCからコモンIO線IO*を介して伝達さ
れる読み出し信号を増幅して、データ出力バッファOB
に伝達する。データ出力バッファOBは、内部制御信号
OEがハイレベルとされることで選択的に動作状態とさ
れ、センスアンプSAを介して伝達される上記読み出し
信号をデータ出力端子DOを介して外部に送出する。
【0041】タイミング発生回路TGは、外部から制御
信号として供給されるチップイネーブル信号CEB及び
ライトイネーブル信号WEBをもとに、上記各種の内部
制御信号を形成し、BiCMOSスタティック型RAM
の各部に供給する。
【0042】なお、XアドレスデコーダXD,Xアドレ
スバッファXB,YアドレスデコーダYD,Yアドレス
バッファYBとライトアンプWA,センスアンプSA,
データ入力バッファIB,データ出力バッファOB及び
タイミング発生回路TGとを含むBiCMOSスタティ
ック型RAMの周辺回路は、バイポーラ回路又はBiC
MOS複合論理回路を基本として構成され、これによっ
てBiCMOSスタティック型RAMの動作が高速化さ
れる。
【0043】以上の本実施例に示されるように、この発
明をBiCMOSスタティック型RAM等の半導体記憶
装置に適用することで、次のような作用効果を得ること
ができる。すなわち、 (1)BiCMOSスタティック型RAM等がエージン
グテストモードとされかつワード線が非選択状態とされ
るとき、単位ワード線駆動回路に設けられる出力トラン
ジスタをオフ状態とするとともに、ワード線の非選択状
態レベルを、出力トランジスタのエミッタ側に設けられ
るレベル設定手段を介して、低電位側電源電圧を基準と
して設定することで、エージングテストモードにおける
ワード線の非選択レベルを、低電位側電源電圧つまりは
メモリセルの動作電源に連動して変化させることができ
るという効果が得られる。 (2)上記(1)項により、BiCMOSスタティック
型RAM等のエージングテストモードにおけるワード線
の全選択を防止できるという効果が得られる。 (3)上記(1)項及び(2)項により、BiCMOS
スタティック型RAM等のエージングテストを正常に実
施できるという効果が得られる。 (4)上記(1)項〜(3)項により、BiCMOSス
タティック型RAM等の信頼性を高めることができると
いう効果が得られる。
【0044】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、この発明は上記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。例えば、
図1において、BiCMOSスタティック型RAMを構
成するメモリアレイMARYは、複数のサブメモリアレ
イ又はメモリマットに分割することができる。また、B
iCMOSスタティック型RAMは、複数ビットの記憶
データを同時に入力又は出力するいわゆる多ビット構成
とされるものであってもよいし、そのブロック構成はこ
の実施例による制約を受けない。図3において、メモリ
アレイMARYを構成するメモリセルMCは、いわゆる
高抵抗負荷型メモリセルであってもよいし、少なくとも
1個のMOSFETを含む各種MOSメモリセルを用い
ることができる。図4において、試験制御信号AGTな
らびに反転ワード線選択信号WD0B〜WDmBの論理
レベルは、前記論理条件が満たされることを条件に、任
意に設定できる。さらに、メモリアレイMARY及び単
位ワード線駆動回路UWD0等の具体的構成や電源電圧
の極性及び絶対値ならびにMOSFET及びトランジス
タの導電型等、種々の実施形態を採りうる。
【0045】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるBiC
MOSスタティック型RAMに適用した場合について説
明したが、それに限定されるものではなく、例えば、基
本構成を同じくする他の各種の半導体記憶装置やこれら
の半導体記憶装置を含むゲートアレイ集積回路及び論理
機能付メモリ等にも適用できる。本発明は、少なくとも
そのメモリアレイがCMOSスタティック型メモリセル
を基本として構成されその周辺回路がBiCMOS複合
論理回路を基本として構成される半導体記憶装置あるい
はこのような半導体記憶装置を含むディジタル集積回路
装置に広く適用できる。
【0046】
【発明の効果】BiCMOSスタティック型RAM等が
エージングテストモードとされかつワード線が非選択状
態とされるとき、単位ワード線駆動回路に設けられる出
力トランジスタをオフ状態とするとともに、ワード線の
非選択状態レベルを、出力トランジスタのエミッタ側に
設けられるレベル設定手段を介して低電位側電源電圧を
基準に設定することで、エージングテストモードにおけ
るワード線の非選択レベルを、低電位側電源電圧つまり
はメモリセルの動作電源に連動して変化させ、BiCM
OSスタティック型RAM等のエージングテストモード
におけるワード線の全選択を防止できる。その結果、B
iCMOSスタティック型RAM等のエージングテスト
を正常に実施し、その信頼性を高めることができる。
【図面の簡単な説明】
【図1】この発明が適用されたBiCMOSスタティッ
ク型RAMの一実施例を示すブロック図である。
【図2】この発明が適用されたBiCMOSスタティッ
ク型RAMをマクロセルとして搭載する半導体集積回路
装置の一実施例を示すブロック構成図である。
【図3】図1のBiCMOSスタティック型RAMに含
まれるメモリアレイの一実施例を示す部分的な回路図で
ある。
【図4】図1のBiCMOSスタティック型RAMに含
まれるワード線駆動回路の一実施例を示す部分的な回路
図である。
【図5】図1のワード線駆動回路の一実施例を示す信号
波形図である。
【図6】この発明に先立って本願発明者等が開発したB
iCMOSスタティック型RAMに含まれるワード線駆
動回路の一例を示す信号波形図である。
【図7】図6のワード線駆動回路の一例を示す部分的な
回路図である。
【符号の説明】
MARY・・・メモリアレイ、WD・・・ワード線駆動
回路、XD・・・Xアドレスデコーダ、XB・・・Xア
ドレスバッファ、YS・・・Yスイッチ回路、YD・・
・Yアドレスデコーダ、YB・・・Yアドレスバッフ
ァ、WA・・・ライトアンプ、SA・・・センスアン
プ、IB・・・データ入力バッファ、OB・・・データ
出力バッファ、TG・・・タイミング発生回路。 MC・・・メモリセル、W0〜Wm・・・ワード線、B
0*〜Bn*・・・相補ビット線。 UWD0〜UWDm・・・単位ワード線駆動回路。 T1〜T11・・・NPN型バイポーラトランジスタ、
Q1〜Q8・・・PチャンネルMOSFET、Q11〜
Q24・・・NチャンネルMOSFET、R1〜R3・
・・抵抗。

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】 複数のワード線を含むメモリアレイと、
    ワード線に対応して設けられる複数の単位ワード線駆動
    回路を含むワード線駆動回路とを具備し、上記単位ワー
    ド線駆動回路によるワード線の非選択レベルが、通常の
    動作モードにおいて第1の電源電圧を基準に設定され、
    所定のテストモードにおいて第2の電源電圧を基準に設
    定されることを特徴とする半導体記憶装置。
  2. 【請求項2】 上記メモリアレイを構成するメモリセル
    は、第1及び第3の電源電圧を動作電源とするCMOS
    スタティック型メモリセルであって、上記第3の電源電
    圧は、その電位が上記第2の電源電圧に従って変化され
    るものであることを特徴とする請求項1の半導体記憶装
    置。
  3. 【請求項3】 上記単位ワード線駆動回路は、第1の電
    源電圧と回路の出力端子との間に設けられ上記テストモ
    ードにおいて対応するワード線が非選択状態とされると
    き選択的にオフ状態とされる出力トランジスタと、上記
    回路の出力端子と第2の電源電圧との間に設けられ上記
    テストモードにおいて選択的に有効とされるレベル設定
    手段とを含むものであることを特徴とする請求項1又は
    請求項2の半導体記憶装置。
  4. 【請求項4】 上記レベル設定手段は、ダイオード形態
    とされるトランジスタを含むものであることを特徴とす
    る請求項3の半導体記憶装置。
  5. 【請求項5】 上記半導体記憶装置は、バイポーラCM
    OSスタティック型RAMあるいはバイポーラCMOS
    スタティック型RAMをマクロセルとして搭載する半導
    体集積回路装置における半導体記憶装置であって、上記
    テストモードは、上記バイポーラCMOSスタティック
    型RAMのエージングテストを行うためのものであるこ
    とを特徴とする請求項1,請求項2,請求項3又は請求
    項4の半導体記憶装置。
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