JPS608554B2 - メモリ装置 - Google Patents
メモリ装置Info
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- JPS608554B2 JPS608554B2 JP54169186A JP16918679A JPS608554B2 JP S608554 B2 JPS608554 B2 JP S608554B2 JP 54169186 A JP54169186 A JP 54169186A JP 16918679 A JP16918679 A JP 16918679A JP S608554 B2 JPS608554 B2 JP S608554B2
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- memory device
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/62—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
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- G—PHYSICS
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- H—ELECTRICITY
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- H03M7/001—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits characterised by the elements used
- H03M7/005—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits characterised by the elements used using semiconductor devices
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- Microelectronics & Electronic Packaging (AREA)
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- Theoretical Computer Science (AREA)
- Static Random-Access Memory (AREA)
- Electronic Switches (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明はメモリ装置に関する。
周知のとおりメモリ装置は、マトリクス状に布線された
複数のワード線およびビット線と、これらワード線およ
びビット線の各交点毎に設けられる複数のメモリセルか
ら主として構成され、さらにこれらに対して、ワード線
選択用のデコーダ回路とビット線選択用のデコーダ回路
とが付帯する。
複数のワード線およびビット線と、これらワード線およ
びビット線の各交点毎に設けられる複数のメモリセルか
ら主として構成され、さらにこれらに対して、ワード線
選択用のデコーダ回路とビット線選択用のデコーダ回路
とが付帯する。
本発明は、例えば前記ビット線選択用として好適に利用
し得るデコーダ回路を含むメモリ装置に関して述べるも
のである。従来、上記〆モリ装置においては、ビット線
群に対しビット電流を通電せしめる定電流源回路と、選
択すべきビット線に対してのみ該ビット電流を通電せし
めるスイッチング回路とがそれぞれ別個独立してシリー
ズに接続されていた。このため、少なくともこれら定電
流源回路およびスイッチング回路の各々を構成するトラ
ンジスタ２段分のレベルアップが潜在することになり、
低バイアス化が図れなかった。このため電源マージンは
小さくなり、安定動作を保障できないという欠点を伴っ
た。従って本発明の目的は低バイアス化が簡単に図れる
デコーダ回路を内蔵したメモリ装置を提案することであ
る。
し得るデコーダ回路を含むメモリ装置に関して述べるも
のである。従来、上記〆モリ装置においては、ビット線
群に対しビット電流を通電せしめる定電流源回路と、選
択すべきビット線に対してのみ該ビット電流を通電せし
めるスイッチング回路とがそれぞれ別個独立してシリー
ズに接続されていた。このため、少なくともこれら定電
流源回路およびスイッチング回路の各々を構成するトラ
ンジスタ２段分のレベルアップが潜在することになり、
低バイアス化が図れなかった。このため電源マージンは
小さくなり、安定動作を保障できないという欠点を伴っ
た。従って本発明の目的は低バイアス化が簡単に図れる
デコーダ回路を内蔵したメモリ装置を提案することであ
る。
上記目的に従い本発明は、デコードすべき対象に接続す
るＮＰＮトランジスタと、該ＮＰＮトランジスタのベー
スにおいて、そのベース・エミツタに対し順方向となる
極性をもって接続されるダイオードとからなる定電流源
回路に対し、デコード入力をベースに受信するトランジ
スタであって、そのコレクタが前記ＮＰＮトランジスタ
のベースおよび前記ダイオードの接続点に接続するＰＮ
Ｐトランジスタと、該ダィオードーこ並列接続される抵
抗とを付加してなるデコーダ回路を含んでなることを特
徴とするものである。以下図面に従って本発明を説明す
る。
るＮＰＮトランジスタと、該ＮＰＮトランジスタのベー
スにおいて、そのベース・エミツタに対し順方向となる
極性をもって接続されるダイオードとからなる定電流源
回路に対し、デコード入力をベースに受信するトランジ
スタであって、そのコレクタが前記ＮＰＮトランジスタ
のベースおよび前記ダイオードの接続点に接続するＰＮ
Ｐトランジスタと、該ダィオードーこ並列接続される抵
抗とを付加してなるデコーダ回路を含んでなることを特
徴とするものである。以下図面に従って本発明を説明す
る。
第１図は従来のデコーダ回路を備えたメモリ装置の１回
路例を示す回路図である。
路例を示す回路図である。
本図においてビット線選択用デコーダ回路は定電流源回
路１１−１および１１−２およびスイッチング回路１２
−１および１２−２を有し、該スイッチング回路１２−
１および１２−２はそれぞれビット選択入力、Ｂ，Ｂを
受信する。このビット線選択用デコーダ回路によってデ
コードされるべき対象はビット線１３，１４であり「こ
のビット線１３，ｉ４に対してはワード線１５が直交し
、各交点毎にメモリセル１６，１７が配列される。なお
、ＳＡはセンスアップ「ＷＡは書込みアドレスである。
又、ワード線亀５、メモリセル１６，１７は、さらに多
数存在するが、その一部のみを取り出して示す。ところ
で第１図に示したデコーダ回路は、定電流源回路１１−
１，１１一２とスイッチング回路１２−１，１２一２と
が独立してシリーズに接続されているから、各々の回路
を構成するトランジスタ、すなわち少なくとも２段分の
トランジスタのベースリェミッ夕順方向電圧分だけレベ
ルアップし、低バイアス化が十分でない。
路１１−１および１１−２およびスイッチング回路１２
−１および１２−２を有し、該スイッチング回路１２−
１および１２−２はそれぞれビット選択入力、Ｂ，Ｂを
受信する。このビット線選択用デコーダ回路によってデ
コードされるべき対象はビット線１３，１４であり「こ
のビット線１３，ｉ４に対してはワード線１５が直交し
、各交点毎にメモリセル１６，１７が配列される。なお
、ＳＡはセンスアップ「ＷＡは書込みアドレスである。
又、ワード線亀５、メモリセル１６，１７は、さらに多
数存在するが、その一部のみを取り出して示す。ところ
で第１図に示したデコーダ回路は、定電流源回路１１−
１，１１一２とスイッチング回路１２−１，１２一２と
が独立してシリーズに接続されているから、各々の回路
を構成するトランジスタ、すなわち少なくとも２段分の
トランジスタのベースリェミッ夕順方向電圧分だけレベ
ルアップし、低バイアス化が十分でない。
この結果、既述した欠点、すなわち電源マージンの減少
を誘起した。そこで本発明は、第耳図に示した定電流源
回路１１−１，１１一２に対して、第３図に示したスイ
ッチング回路をパラレルに組み込み低バイアス化を図っ
た。
を誘起した。そこで本発明は、第耳図に示した定電流源
回路１１−１，１１一２に対して、第３図に示したスイ
ッチング回路をパラレルに組み込み低バイアス化を図っ
た。
先ず、第１図に示した定電流源回路の構成を第２図に示
す。第２図において、２１は、第１図のビット線にビッ
ト電流１８を通電せしめる電流吸収用のＮＰＮトランジ
スタであり、そのベース・ェミッタ接合分のダイオード
を、ダイオード２２としてそのベースに接続するように
したものであり、いわゆるカレントミラー方式と呼ばれ
る。なお、ｒはベース抵抗、Ｖｃｃは電源である。この
第２図の定電流源回路に対し、スイッチング回路をパラ
レルに組み込んだのが、第３図に示す本発明で採用する
デコーダ回路である。本図に示すとおり、このデコーダ
回路は、既存の電流吸収用のＮＰＮトランジスタ２１お
よびダイオード２２に対し、スイッチング回路としての
ＰＮＰトランジスタ３１および抵抗３２をパラレルに組
み込む。今、ビット選択入力Ｂ（論理“Ｌ”）がＰＮＰ
トランジスタ３１のベースに印加されたとすると、トラ
ンジスタ３１‘まオンとなり、ＶｃｃレベルがＮＰＮト
ランジスタ２１のベースに印加されてこれをオンとし、
対応するビット線にビット電流ＩＢを通電せしめる。逆
に入力Ｂ（論理“Ｌ”）、すなわち入力Ｂが論理“Ｈ”
）がＰＮＰトランジスタ３１のベースに印加されると、
トランジスタ３１‘まオフとなり、ＮＰＮトランジスタ
２ １のベースは、プルダウン抵抗３２を介して接地電
位となり、これをオフにする。
す。第２図において、２１は、第１図のビット線にビッ
ト電流１８を通電せしめる電流吸収用のＮＰＮトランジ
スタであり、そのベース・ェミッタ接合分のダイオード
を、ダイオード２２としてそのベースに接続するように
したものであり、いわゆるカレントミラー方式と呼ばれ
る。なお、ｒはベース抵抗、Ｖｃｃは電源である。この
第２図の定電流源回路に対し、スイッチング回路をパラ
レルに組み込んだのが、第３図に示す本発明で採用する
デコーダ回路である。本図に示すとおり、このデコーダ
回路は、既存の電流吸収用のＮＰＮトランジスタ２１お
よびダイオード２２に対し、スイッチング回路としての
ＰＮＰトランジスタ３１および抵抗３２をパラレルに組
み込む。今、ビット選択入力Ｂ（論理“Ｌ”）がＰＮＰ
トランジスタ３１のベースに印加されたとすると、トラ
ンジスタ３１‘まオンとなり、ＶｃｃレベルがＮＰＮト
ランジスタ２１のベースに印加されてこれをオンとし、
対応するビット線にビット電流ＩＢを通電せしめる。逆
に入力Ｂ（論理“Ｌ”）、すなわち入力Ｂが論理“Ｈ”
）がＰＮＰトランジスタ３１のベースに印加されると、
トランジスタ３１‘まオフとなり、ＮＰＮトランジスタ
２ １のベースは、プルダウン抵抗３２を介して接地電
位となり、これをオフにする。
ここにビット電流ＩＢは入力Ｂ又はＢに応じてスイッチ
ングされることになる。ここで注目すべきことは、第３
図のスイッチング回路３１，３２は第１図に示した従来
のスイッチング回路１２一１，１２−２と異なり、ビッ
ト線から外れたところに位置するから、当該ビット線が
有するバイアスレベルは、せいぜいダイオード２２に相
当する約０．８Ｖであり、低バイアス化が図れる。従っ
て、その分電源マージンが拡大する。第４図は第３図の
デコーダ回路を備えた本発明のメモリ装置の１回路例を
示す回路図である。
ングされることになる。ここで注目すべきことは、第３
図のスイッチング回路３１，３２は第１図に示した従来
のスイッチング回路１２一１，１２−２と異なり、ビッ
ト線から外れたところに位置するから、当該ビット線が
有するバイアスレベルは、せいぜいダイオード２２に相
当する約０．８Ｖであり、低バイアス化が図れる。従っ
て、その分電源マージンが拡大する。第４図は第３図の
デコーダ回路を備えた本発明のメモリ装置の１回路例を
示す回路図である。
なお、本図において第１図と同一の参照番号又は記号が
付されたものは相互に同一の構成要素である。図中、２
１−１１，２２−１，２１一１２，２１−２１，２２一
２，２１−２２等は既存の定電流源回路部分であり、こ
れらに対し「本発明に係るＰＮＰトランジスタ３１一１
，３１−２、抵抗３２一１，３２−２が設けられる。こ
れらトランジスタ３１−１，３１−２に相補的ビット選
択入力Ｂ，Ｂを印加する差動対増幅器４１は、基準電圧
Ｖｒを入力とするトランジスタ４２とビット選択信号■
を入力とするトランジスタ４３と定電流源回路４４とか
らなる。ただし、この差動対増幅器４１は在釆のもので
あり、第１図のビット選択入力Ｂ，Ｂを出力すべき部分
でもある。今仮りにビット選択信号■が論理“Ｈ”とす
ると、トランジスタ４１がオン（トランジスタ４２がオ
フ）となりビット選択入力Ｂが“Ｈ”（入力Ｂが“Ｌ”
）となり、トランジスタ３１一１がオフ（トランジスタ
３１一２がオン）となり、ビット■系が選択（ビット■
系は非選択）される。逆に、信号■が論理“Ｌ”になる
と、ビット■系が選択これ、ビツト■系は非選択となる
。第４図の例は、２ビット入力であるが、これを例えば
４ビット入力に拡大することもできる。
付されたものは相互に同一の構成要素である。図中、２
１−１１，２２−１，２１一１２，２１−２１，２２一
２，２１−２２等は既存の定電流源回路部分であり、こ
れらに対し「本発明に係るＰＮＰトランジスタ３１一１
，３１−２、抵抗３２一１，３２−２が設けられる。こ
れらトランジスタ３１−１，３１−２に相補的ビット選
択入力Ｂ，Ｂを印加する差動対増幅器４１は、基準電圧
Ｖｒを入力とするトランジスタ４２とビット選択信号■
を入力とするトランジスタ４３と定電流源回路４４とか
らなる。ただし、この差動対増幅器４１は在釆のもので
あり、第１図のビット選択入力Ｂ，Ｂを出力すべき部分
でもある。今仮りにビット選択信号■が論理“Ｈ”とす
ると、トランジスタ４１がオン（トランジスタ４２がオ
フ）となりビット選択入力Ｂが“Ｈ”（入力Ｂが“Ｌ”
）となり、トランジスタ３１一１がオフ（トランジスタ
３１一２がオン）となり、ビット■系が選択（ビット■
系は非選択）される。逆に、信号■が論理“Ｌ”になる
と、ビット■系が選択これ、ビツト■系は非選択となる
。第４図の例は、２ビット入力であるが、これを例えば
４ビット入力に拡大することもできる。
この場合は、第４図の差動対増幅器４１の構成が変更す
るのみである。この例を示したのが第５図である。本図
においては新たな４ビット入力用差動対増幅器４１′が
導入され、ビット選択信号は■および■となり、これら
■、■の論理の組み合わせにより、４ビット入力Ｂ１，
Ｂ１，Ｂ２，Ｂ２，のうちいずれ１つが常に“Ｌ”とな
り、対応するビット■，■，■および■′系の１つを選
択する。これら論理の組み合わせは下表のとおりである
。・表 以上説明したように本発明によれば低バイアス化された
デコーダ回路が得られ、システム内の竜源マ−ジンをそ
の分増大でき、安定度の高いメモリ装置を実現できる。
るのみである。この例を示したのが第５図である。本図
においては新たな４ビット入力用差動対増幅器４１′が
導入され、ビット選択信号は■および■となり、これら
■、■の論理の組み合わせにより、４ビット入力Ｂ１，
Ｂ１，Ｂ２，Ｂ２，のうちいずれ１つが常に“Ｌ”とな
り、対応するビット■，■，■および■′系の１つを選
択する。これら論理の組み合わせは下表のとおりである
。・表 以上説明したように本発明によれば低バイアス化された
デコーダ回路が得られ、システム内の竜源マ−ジンをそ
の分増大でき、安定度の高いメモリ装置を実現できる。
図面の簡単な説明第１図は従来のデコーダ回路を備えた
メモリ装置の１回路例を示す回路図、第２図は第１図に
示した従来の定電流源回路の構成を示す回路図、第３図
は本発明において採用されるデコーダ回路の基本構成例
を示す回路図、第４図は本発明のメモリ装置の１回路例
を示す回路図、第５図は第４図の構成の拡張例を示す回
路図である。
メモリ装置の１回路例を示す回路図、第２図は第１図に
示した従来の定電流源回路の構成を示す回路図、第３図
は本発明において採用されるデコーダ回路の基本構成例
を示す回路図、第４図は本発明のメモリ装置の１回路例
を示す回路図、第５図は第４図の構成の拡張例を示す回
路図である。
図において、２１はＮＰＮトランジスタ、２２はダイオ
ード、３１はＰＮＰトランジスタ、３２は抵抗である。
ード、３１はＰＮＰトランジスタ、３２は抵抗である。
第１図第２図
第３図
第４図
第５図
Claims (1)
- １ 複数のワード線と、第１の電源側に接続された複数
のビツト線と、これらワード線およびビツト線の各交点
毎に設けられる複数のメモリセルと、前記ビツト線の系
内にあって且つ各コレクタが対応する各該ビツト線に直
接接続すると共に各エミツタが直接第２の電源側に接続
され各々が定電流回路を構成する複数の電流吸収用ＮＰ
Ｎトランジスタと、ビツト選択入力に応じて、選択すべ
き前記ビツト線にビツト電流を通電せしめるスイツチン
グ回路とを有してなるメモリ装置において、 前記スイ
ツチング回路を前記ビツト線の系外に設けると共に前記
ビツト選択入力に応じて該スイツチング回路から出力さ
れる各前記ビツト線対応のビツト線選択信号を、対応す
る各前記電流吸収用ＮＰＮトランジスタのベースに印加
することにより、該電流吸収用ＮＰＮトランジスタをオ
ンオフするようにしたことを特徴とするメモリ装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54169186A JPS608554B2 (ja) | 1979-12-27 | 1979-12-27 | メモリ装置 |
| EP80304586A EP0031681B1 (en) | 1979-12-27 | 1980-12-18 | Decoder circuit |
| DE8080304586T DE3070487D1 (en) | 1979-12-27 | 1980-12-18 | Decoder circuit |
| IE2705/80A IE50702B1 (en) | 1979-12-27 | 1980-12-22 | Decoder circuit |
| CA000367472A CA1147475A (en) | 1979-12-27 | 1980-12-23 | Decoder circuit |
| US06/220,970 US4373196A (en) | 1979-12-27 | 1980-12-29 | Decoder circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54169186A JPS608554B2 (ja) | 1979-12-27 | 1979-12-27 | メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5696529A JPS5696529A (en) | 1981-08-04 |
| JPS608554B2 true JPS608554B2 (ja) | 1985-03-04 |
Family
ID=15881821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54169186A Expired JPS608554B2 (ja) | 1979-12-27 | 1979-12-27 | メモリ装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4373196A (ja) |
| EP (1) | EP0031681B1 (ja) |
| JP (1) | JPS608554B2 (ja) |
| CA (1) | CA1147475A (ja) |
| DE (1) | DE3070487D1 (ja) |
| IE (1) | IE50702B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6411446U (ja) * | 1987-07-09 | 1989-01-20 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0167550B1 (ko) * | 1989-04-05 | 1999-02-01 | 미다 가쓰시게 | 반도체메모리 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3588672A (en) * | 1968-02-08 | 1971-06-28 | Tektronix Inc | Current regulator controlled by voltage across semiconductor junction device |
| US4099070A (en) * | 1976-11-26 | 1978-07-04 | Motorola, Inc. | Sense-write circuit for random access memory |
| JPS5375828A (en) * | 1976-12-17 | 1978-07-05 | Hitachi Ltd | Semiconductor circuit |
| US4195356A (en) * | 1978-11-16 | 1980-03-25 | Electronic Memories And Magnetics Corporation | Sense line termination circuit for semiconductor memory systems |
| US4195358A (en) * | 1978-12-26 | 1980-03-25 | Burroughs Corporation | Decoder for a prom |
-
1979
- 1979-12-27 JP JP54169186A patent/JPS608554B2/ja not_active Expired
-
1980
- 1980-12-18 DE DE8080304586T patent/DE3070487D1/de not_active Expired
- 1980-12-18 EP EP80304586A patent/EP0031681B1/en not_active Expired
- 1980-12-22 IE IE2705/80A patent/IE50702B1/en not_active IP Right Cessation
- 1980-12-23 CA CA000367472A patent/CA1147475A/en not_active Expired
- 1980-12-29 US US06/220,970 patent/US4373196A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6411446U (ja) * | 1987-07-09 | 1989-01-20 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3070487D1 (en) | 1985-05-15 |
| IE50702B1 (en) | 1986-06-25 |
| EP0031681A2 (en) | 1981-07-08 |
| CA1147475A (en) | 1983-05-31 |
| IE802705L (en) | 1981-06-27 |
| JPS5696529A (en) | 1981-08-04 |
| EP0031681A3 (en) | 1982-02-17 |
| EP0031681B1 (en) | 1985-04-10 |
| US4373196A (en) | 1983-02-08 |
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|---|---|---|
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