KR20220004957A - 이미지 센서용 아날로그-디지털 컨버터 - Google Patents

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웨슬리 캇텔리어
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Abstract

이미지 센서용 아날로그-디지털 컨버터는 카운터 회로(110)의 카운터 상태에 응답하여 각각의 카운터 비트(CNT<0>, CNT<1>, …, CNT<N-1>)를 생성하는 카운터 회로(110)와, 각각의 카운터 비트(CNT<0>, CNT<1>, …, CNT<N-1>)에 응답하여 각각의 저장 상태를 저장하기 위한 저장 회로(130)를 포함한다. 컨버터는, 비교 신호(COMP)의 레벨을 생성하는 비교기 회로(150)와, 각각의 저장 셀(140a, 140b, …, 140n)에의 각각의 저장 상태의 저장을 제어하기 위한 기록 제어 신호(WRITE)를 생성하는 동기화 회로(150)를 더 포함한다. 카운터 회로(110)는 클록 신호(CLK)의 사이클(CY)의 제1 에지(E1)가 카운터 회로(110)에 인가될 경우에, 카운터 상태를 변경하고, 클록 신호(CLK)의 사이클(CY)의 제1 에지(E1)에 후속하는 클록 신호(CLK)의 사이클(CY)의 제2 에지(E2)가 동기화 회로(160)에 인가될 경우에 기록 제어 신호(WRITE)를 생성하도록 구성된다.

Description

이미지 센서용 아날로그-디지털 컨버터
본 개시내용은 이미지 센서의 픽셀 어레이의 전압을 리드아웃(readout)하는 데 사용될 수 있는 이미지 센서용 아날로그-디지털 컨버터에 관한 것이다. 본 개시내용은 또한 이미지 센서의 픽셀 어레이의 전압을 리드아웃하기 위한 아날로그-디지털 컨버터를 포함한 이미지 센서에 관한 것이다.
이미지 센서는 이미지 센서의 픽셀 어레이의 전압을 리드아웃하기 위해 주로 아날로그-디지털 컨버터(ADC)를 사용한다. 이미지 센서의 애플리케이션에 사용되는 ADC는 그룹-병렬 싱글-슬로프 ADC로서 구현될 수 있다. 이러한 특정 유형의 ADC에서는, 비교기 회로가 픽셀 그룹의 한 픽셀, 예컨대 픽셀 열의 한 픽셀의, 그룹 전압 레벨, 예컨대 열 전압 레벨을 주기적 램프 전압과 비교한다. n비트 카운터 회로를 사용하여 비교기 회로의 출력의 램프 시작과 토글링 사이의 시간을 추적한다. 카운터 회로의, 출력 신호 예컨대 출력 비트는 열 전압의 디지털 표현으로서 사용된다. 그 값은 대개 변환 후에 저장된다.
소용되는 전력 및 면적 차지를 최소화하면서 아날로그를 디지털 신호로 고속으로 변환할 수 있는 이미지 센서용 아날로그-디지털 컨버터를 제공하는 것에 대한 바램이 있다. 또한, 전력 및 면적 차지를 최소화하면서 고속으로 픽셀 어레이의 리드아웃 전압을 디지털 값으로 변환하는 아날로그-디지털 컨버터를 사용하는 이미지 센서를 제공하는 것에 대한 요구가 있다.
전력 소비가 적고 면적 차지가 작고, 높은 속도로 아날로그 신호를 디지털 신호로 변환할 수 있는 이미지 센서용 아날로그-디지털 컨버터의 일 실시형태가 청구항 1에 명시된다.
이미지 센서용 아날로그-디지털 컨버터의 일 실시형태에 따르면, 아날로그-디지털 컨버터는 카운터 회로를 포함하고, 카운터 회로는 클록 신호를 인가하기 위한 카운터 제어 접속부 및 카운터 회로의 카운터 상태에 응답하여 각각의 카운터 비트를 생성하기 위한 복수의 카운터 출력 접속부를 갖는다. 아날로그-디지털 컨버터는 복수의 저장 셀을 포함하는 저장 회로를 더 포함한다. 복수의 저장 셀의 각각은 각각의 카운터 비트에 응답하여 각각의 저장 상태를 저장하기 위해 카운터 출력 접속부의 각각에 접속된다. 아날로그-디지털 컨버터는 입력 신호와 기준 신호의 비교에 응답하여 비교 신호의 레벨을 생성하는 비교기 회로와, 비교 신호 및 클록 신호를 인가하고, 각각의 저장 셀에의 각각의 저장 상태의 저장을 제어하기 위한 기록 제어 신호를 생성하는 동기화 회로를 더 포함한다.
카운터 회로는 클록 신호의 사이클의 제1 에지가 카운터 회로의 카운터 제어 접속부에 인가되는 경우에, 카운터 상태를 변경하도록 구성된다. 동기화 회로는 클록 신호의 사이클의 제1 에지에 후속하는 클록 신호의 사이클의 제2 에지가 동기화 회로에 인가되는 경우에, 비교 신호의 레벨에 응답하여 기록 제어 신호를 생성하도록 구성된다.
아날로그-디지털 컨버터는 소규모의 실리콘 영역만을 필요로 하며 전력 소비가 적다. 이에 공급 강하가 작아질 수 있기 때문에 회로의 속도를 높인다. 아날로그-디지털 신호의 고속 변환과 소면적 및 저소비 전력은, 픽셀 피치가 낮고 픽셀 수가 많아서 병렬 처리량이 많은 이미지 센서에 특히 유리한 점이다. 또한, 아날로그-디지털 컨버터는 공급 전압의 레벨이 감소하고 트랜지스터 미스매치가 증가하는 더 작은 기술 노드로 확장하게 할 수 있다.
카운터 회로는 클록 신호가 카운터 제어 접속부에 인가되는 것에 응답하여 카운터 출력 접속부에 각각의 카운터 비트를 생성하도록 구현될 수 있다. 카운터 회로는 클록 신호의 모든 상승 또는 하강 에지에서 카운터 출력 접속부 각각에 새로운 카운터 비트를 생성하도록 구현될 수 있다. 동기화 회로는 또한 클록 신호에 의해 제어된다. 그런데, 카운터 회로와 비교해서, 동기화 출력 접속부에서의 기록 제어 신호의 출력은 동기화 회로에 의해 클록 신호의 반대 에지(상승 또는 하강)에 동기화된다. 그런 다음 기록 제어 신호는 카운터 회로에 의해 생성된 카운터 비트를 저장 회로의 저장 셀에 래치하는 데에 사용된다. 동기화 회로를 추가하면 카운터 회로가 클록 신호의 클록 사이클의 클록 주기의 절반 내에서 안정될 시간이 제공될 수 있어서, 비동기식 카운터 회로를 사용할 수 있다. 이것은 또한 클록 신호의 상이한 클록 위상에 더 많은 카운터를 추가함으로써 아키텍처를 확장시킬 수 있다.
아날로그-디지털 컨버터의 일 실시형태에 따르면, 컨버터는 기록 제어 신호에 비해 지연되는 지연된 기록 제어 신호를 생성하는 래치 회로를 포함한다. 래치 회로가 동기화 회로의 동기화 출력 접속부에 접속되어 기록 제어 신호가 저장 셀의 제1 부분에 인가되고, 지연된 기록 제어 신호가 저장 셀의 제2 부분에 인가된다. 저장 셀의 제1 부분은 카운터 회로에 접속되어 하위 비트(LSB)를 저장할 수 있는데, 메모리 셀의 제1 부분의 저장 셀은 하위 비트(LSB) 메모리 셀로서 구성된다. 저장 셀의 제2 부분은 카운터 회로의 카운터 출력 접속부에 접속되어 최상위 비트(MSB)를 저장할 수 있는데, 저장 회로의 제2 부분의 저장 셀은 MSB 메모리 셀로서 구성된다.
래치 회로는 최상위 비트(MSB) 카운터 비트가 클록 신호의 상승 에지에서 토글할 때에 최상위 비트를 저장하기 위한 제어 신호가 지연되는 것을 가능하게 한다. 이것은 카운터 회로가 MSB 카운터 비트를 안정화하는 데 더 많은 시간을 제공하여, 리플 카운터 셀을 하위 카운터 비트의 생성에만 사용하는 것 대신에 리플 카운터 셀이 카운터 회로에서 카운터 비트 모두를 생성하는 데에 사용될 수 있게 한다.
아날로그-디지털 컨버터의 속도 및 전력 소비는 동기화 회로, 래치 회로 및 저장 회로의 특정 실시형태에 의해 더욱 최적화될 수 있다. 특히, 저장 셀은 단일 종단 입력만이 저장 회로의 저장 셀에서 분배되게 하도록 구현될 수 있다. 또한, 저장 셀은 단일 종단 기록 제어 신호만 필요하도록 구성되어 스큐 문제를 피할 수 있다. 또한 동기화 회로와 래치 회로 둘 다에 TSPC(True Single Phase Clock) 셀을 사용하여, 래치 회로를 제어하기 위한 제어 신호 및 클록 신호에 대한 부하를 최소화할 수 있다.
또한, 전력 및 면적 소비를 최소화하면서 고속으로 픽셀 어레이의 리드아웃 전압을 디지털 값으로 변환하는 아날로그-디지털 컨버터를 사용하는 이미지 센서의 일 실시형태가 청구항 10에 명시된다.
일 실시형태에 따르면, 이미지 센서는 적어도 2개의 픽셀 그룹을 포함하는 픽셀 어레이를 포함하고, 각각의 픽셀 그룹은 해당 픽셀 그룹의 각각 연관된 그룹 버스에 접속되는 복수의 픽셀을 포함한다. 이미지 센서는 청구항 1 내지 청구항 9 중 어느 한 항에 따라 구현되는 아날로그-디지털 컨버터를 더 포함한다. 아날로그-디지털 컨버터는 픽셀 어레이의 픽셀의 전압 값을 리드아웃하도록 구성된다.
아날로그-디지털 컨버터는 그룹-병렬 아날로그-디지털 컨버, 예컨대 열-병렬 아날로그-디지털 컨버터로서 구성될 수 있으므로, 그룹/열 ADC 구조는 K개의 분산 카운터의 서브세트가 있는 구조에서 픽셀 어레이의 N개의 픽셀 그룹/열로 분할되고, 각각 M 픽셀 열(N = K x M)을 구동할 수 있다. 특히, ADC의 소비 전력이 가장 높은 엘리먼트들, 즉 하위 카운터 비트를 생성하는 카운터 엘리먼트들은 M 픽셀 그룹/열 사이에 공유되어 전력 소비를 줄인다. 한편 공유되는 카운터 회로에는, 카운터 회로의 모든 카운트에 대해 열 내부에 디지털 스위칭이 없다. 회로의 레이아웃은, 카운터 비트의 보다 효율적이고 전력 소비가 적은 내부 라우팅을 허용하는 그룹/열 피치에 제한되지 않기 때문에, 면적 및 전력에 있어서 최적화될 수 있다. 또한, 아날로그-디지털 컨버터의 회로 구성은 다수의 열에 걸쳐 카운터 값을 공유하기 위해 저전압 신호 및 센스 증폭기에 의존하지 않는다.
아날로그-디지털 컨버터는, 기술면에 있어서 더 작은 기술 노드에서 더 낮은 공급 전압 및 더 높은 미스매치로 인한 다운스케일링 문제가 줄어들고, 속도면에 있어서 속도를 높이기 위해 예컨대 상이한 클록 위상에 카운터를 추가함으로써 양쪽 면에서 확장 가능할 것으로 기대된다. 또한 아날로그-디지털 컨버터의 기본 엘리먼트의 설계는 예컨대 리플 카운터를 사용하여 복잡성이 낮은 것을 특징으로 한다.
첨부하는 도면은 추가 이해를 제공하기 위해 포함되며 본 명세서에 통합되고 본 명세서의 일부를 구성한다. 도면은 아날로그-디지털 컨버터 및 아날로그-디지털 컨버터를 포함하는 이미지 센서의 여러 실시형태들을 예시하고, 설명과 함께 아날로그-디지털 컨버터 및 이미지 센서의 다양한 실시형태의 원리 및 동작을 설명하는 역할을 한다.
도 1은 픽셀 어레이의 전압을 리드아웃하기 위해 열-병렬 아날로그-디지털 컨버터를 포함하는 이미지 센서의 일 실시형태를 도시한다.
도 2는 이미지 센서용 아날로그-디지털 컨버터의 제1 실시형태를 예시한다.
도 3은 아날로그-디지털 컨버터의 동작을 제어하는 제어 신호의 타이밍도를 도시한다.
도 4는 이미지 센서용 아날로그-디지털 컨버터의 제2 실시형태를 예시한다.
도 5는 이미지 센서의 픽셀 어레이의 전압 레벨을 리드아웃하기 위한 아날로그-디지털 컨버터의 가능한 아키텍처의 일 실시형태를 예시한다.
도 6은 하위 카운터 비트를 저장하기 위한 아날로그-디지털 컨버터의 저장 셀의 일 실시형태를 도시한다.
도 7은 최상위 카운터 비트를 저장하기 위한 아날로그-디지털 컨버터의 저장 셀의 일 실시형태를 도시한다.
도 8은 최상위 카운터 비트를 저장하기 위한 아날로그-디지털 컨버터의 저장 셀의 다른 실시형태를 도시한다.
도 9는 아날로그-디지털 컨버터의 동기화 회로의 일 실시형태를 도시한다.
도 10은 아날로그-디지털 컨버터의 래치 회로의 일 실시형태를 도시한다.
도 11은 아날로그-디지털 컨버터의 카운터 회로의 아키텍처를 예시한다.
도 12는 하위 카운터 비트를 생성하기 위한 아날로그-디지털 컨버터의 카운터 회로의 카운터 셀의 일 실시형태를 도시한다.
도 13은 최상위 카운터 비트를 생성하기 위한 아날로그-디지털 컨버터의 카운터 회로의 카운터 셀의 일 실시형태를 도시한다.
도 1은 복수의 픽셀 그룹(20a, 20b, …, 20m), 예컨대 픽셀 열을 포함한 픽셀 어레이(100)를 포함하는 이미지 센서(1)의 일 실시형태를 도시한다. 픽셀 그룹/열(20a, 20b, …, 20m) 각각은 각각의 픽셀 그룹/열의 각각 연관된 그룹/열 버스(40a, 40b, …, 40m)에 접속되는 복수의 픽셀(30)을 포함한다. 이미지 센서는 선택된 행에 배열된 픽셀의 콘텐츠를 리드아웃하기 위해 픽셀 행 중 하나를 선택하는 행 선택 회로(50)를 더 포함한다. 이미지 센서(1)는 리드아웃을 위해 선택된 픽셀 어레이(10)의 픽셀(30)의 출력 레벨을 리드아웃하도록 구성되는 아날로그-디지털 컨버터(100)를 더 포함한다. 아날로그-디지털 컨버터는 그룹/열 ADC 회로(120a, 120b, …, 120m)를 포함한다. 그룹/열 ADC 회로(120a, 120b, …, 120m) 각각은 픽셀 그룹/열(20a, 20b, …, 20m) 중 하나에 연관된다. 카운터 회로(110)는 m개의 픽셀 그룹/열 또는 m개의 그룹/열 ADC 회로(120a, 120b, …, 120m) 사이에서 공유된다. 다른 컴포넌트들도 그룹/열 버스 라인(40a, …, 40m)과 그룹/열 ADC 회로(120a, …, 120m) 사이에 위치할 수 있음을 알아야 한다.
도 2는 도 1의 픽셀 어레이(10)의 선택된 픽셀(30)의 전압 레벨을 리드아웃하는 아날로그-디지털 컨버터(100)의 일 실시형태를 도시한다. 아날로그-디지털 컨버터(100)는 그룹-병렬 아날로그-디지털 컨버터, 예컨대 열-병렬 아날로그-디지털 컨버터로서 구성된다. 아날로그-디지털 컨버터(100)는 선택된 행의 픽셀의 전압 레벨을 리드아웃하기 위해 선택된 픽셀 열로부터 제공되는 입력 신호(Vin)를 인가하기 위한 입력 단자(I100a)를 포함한다. 아날로그-디지털 컨버터(100)는 기준 신호(Vramp)를 인가하기 위한 기준 단자(I100b)를 더 포함한다. 기준 신호(Vramp)는 도 1에 도시하는 램프 전압 발생기(60)에 의해 생성될 수 있다. 아날로그-디지털 컨버터(100)는 클록 신호(CLK)를 인가하기 위한 클록 단자(I100c)를 더 포함한다.
도 2에 또한 도시하는 바와 같이, 아날로그-디지털 컨버터(100)는 카운터 회로(110)를 포함하고, 카운터 회로(110)는 클록 신호(CLK)를 인가하기 위한 카운터 제어 접속부(C110)와, 카운터 회로(110)의 카운터 상태에 응답하여 각각의 카운터 비트(CNT<0>, CNT<1>, …, CNT<N-1>)를 생성하기 위한 복수의 카운터 출력 접속부(O110a, O110b, …, O110n)를 갖는다. 아날로그-디지털 컨버터(100)는 복수의 저장 셀(140a, 140b, …, 140n)을 포함하는 저장 회로(130)를 더 포함한다. 저장 셀(140a, 140b, …, 140n)의 각각은 카운터 출력 접속부(O110a, O110, …, O110n)의 각각에 접속되며 각각의 카운터 비트(CNT<0>, CNT<1>, …, CNT<N-1>)에 응답하여 각각의 저장 상태를 저장한다.
아날로그-디지털 컨버터(100)는 입력 신호(Vin)와 기준 신호(Vramp)의 비교에 응답하여 비교 신호(COMP)의 레벨을 생성하기 위한 비교기 회로(150)를 포함한다. 도 1에 또한 도시하는 바와 같이, 아날로그-디지털 컨버터(100)는, 비교 신호(COMP)를 인가하기 위한 동기화 입력 접속부(I160), 클록 신호(CLK)를 인가하기 위한 동기화 제어 접속부(C160), 및 각각의 저장 셀(140a, 140b, …, 140n)의 각각의 저장 상태의 저장/기록을 제어하는 기록 제어 신호(WRITE)를 생성하기 위한 동기화 출력 접속부(O160)를 구비한 동기화 회로(160)를 포함한다. 저장 셀에의 각각의 저장 상태의 저장 프로세스는 다양한 방식으로, 예컨대 레벨 감지(level-sensitive) 방식 또는 에지 감지(edge-sensitive) 방식으로 제어될 수 있다. 레벨 감지 저장 프로세스에 따르면, 새로운 카운터 비트로 저장 셀을 기록하는 것은 비교 신호(COMP)가 토글할 때까지 유지되고 그런 다음 저장 셀에 대한 저장/기록 프로세스는 정지된다. 에지 감지 기록 프로세스의 일례는 도 3을 참조하여 설명한다.
도 3은 클록 신호(CLK), 기록 제어 신호(WRITE), 및 카운터 회로(110)의 카운터 출력 접속부(O110a, O110b, …, O110n)에서 생성되는 카운터 비트(CNT)의 타이밍도를 예시한다. 카운터 회로(110)는 클록 신호(CLK)의 사이클(CY)의 제1 에지(E1)가 카운터 회로(110)의 카운터 제어 접속부(C110)에 인가되는 경우에, 카운터 상태를 변경하도록 구성된다. 동기화 회로(160)는 클록 신호(CLK)의 사이클(CY)의 제1 에지(E1)에 후속하는 클록 신호(CLK)의 사이클(CY)의 제2 에지(E2)가 동기화 회로(160)의 동기화 제어 접속부(C160)에 인가되는 경우에, 비교 신호(COMP)의 레벨에 응답하여 기록 제어 신호(WRITE)를 생성하도록 구성된다.
도 2에 도시하는 아날로그-디지털 컨버터(100)의 실시형태에 따르면, 카운터 회로(110)는 카운터 출력 접속부(O110a, O110b,…, O110n)에 N개의 카운터 비트를 제공하도록 구성된다. 카운터 비트의 새로운 값은 클록 신호(CLK)의 매 상승 또는 하강 에지에서 카운터 출력 접속부에 생성된다. 이들 N개의 카운터 비트(CNT<0:N-1>)는 도 1의 열 ADC 회로(120a, 120, …, 120m)의 M개의 열에 분배된다. 간략화의 이유로, 도 2는 도 1의 열 ADC 회로(120) 중 하나만 도시한다.
도 3에 예시하는 바와 같이, 동기화 회로(160)는, 클록 신호(CLK)의 사이클(CY)의 제2 에지(E2)보다 지연되고, 클록 신호(CLK)의 사이클(CY)을 뒤따르는 클록 신호(CLK)의 제2 사이클(CY')의 제1 에지(E1')보다 앞선 기록 제어 신호(WRITE)를 생성하도록 구성된다. 비교기 회로(150)에 의해 생성된 비교 신호(COMP)의 레벨이 토글할 때에, 즉 램프 신호(Vramp)가 입력 신호(Vin)의 레벨과 교차하는 경우, 비교 신호는 동기화 회로(160)에서 클록 신호(CLK)의 반대 에지(상승 또는 하강)으로 동기화된다. 그런 다음 카운터 비트(CNT)를 저장 셀(140a, 140b, …, 140n)에 래치하는 데 출력 제어 신호(WRITE)가 사용된다.
공유형 카운터 열-병렬 아날로그-디지털 컨버터(100)의 제안하는 아키텍처로 말미암아 면적 및 전력에 있어서 카운터 회로(110)의 레이아웃을 최적화할 수 있는데, 그것은 이미지 센서의 픽셀 어레이의 그룹/열 피치로 제한되지 않기 때문이다. 뿐만 아니라 저장 회로(130)는 일반적으로 카운터 회로(110)보다 트랜지스터 수가 적기 때문에, 아날로그-디지털 컨버터의 총 면적을 줄일 수 있다. 하위 카운터 비트를 생성하기 위한, 최대 공급 전력을 필요로 하는 아날로그-디지털 컨버터의 엘리먼트, 즉 카운터 회로(110)의 엘리먼트는 그룹/열 ADC 회로(120a, 120b, …, 120m)의 픽셀의 m개 그룹/열 사이에서 공유되기 때문에, 전력 소비는 더욱 유리하게 감소된다. 또한, 동기화 회로(160)가 유리하게 설계된다면, 비교기 회로(130)의 토글 동안에 ADC 그룹 셀에만 액티비티가 존재한다.
아날로그-디지털 컨버터(100)에 동기화 회로를 도입함으로써 추가 장점이 제공된다. 카운터 비트가 클록 신호(CLK)의 반대되는 클록 에지에서 샘플링되기 때문에, 기록 제어 신호(WRITE)의 토글과 카운터 토글 사이에서 카운터 비트의 값은 계속 천이중일 수 있다. 이것이 도 3의 타이밍도에 도시되어 있는데, 이 도면에서 동기화 회로(160)에 의해 동일한 클록 사이클의 클록 신호(CLK)의 하강 에지(E2)에서 기록 제어 신호(WRITE)가 생성되는 동안에, 클록 신호(CLK)의 상승 에지(E1)에서 카운터가 토글된다.
카운터 회로(110)는 그것의 출력이 정확한 값을 얻기 위하여 바람직하게는 대략 클록 주기의 절반을 가지며, 그래서 카운터 회로(110)의 적어도 최하위 비트에 대해 간단한 바이너리 리플 카운터 회로를 사용할 수 있다. 이에, 바람직한 실시형태에 따르면, 카운터 회로(110)는 바이너리 리플 카운터 회로로서 구성된다. 바람직한 결과로서, 예컨대 완전 동기식 또는 그레이 코드 카운터와는 대조적으로, 간단한 토글-플립플롭 외에는 추가 로직이 필요하지 않다. 또한, 카운터 회로(110)에서의 상위 비트 셀의 전력 소비도 낮다.
그러나 완전 N비트 리플 카운터 회로는 그것의 값을 얻기 위하여 N-전파 딜레이를 여전히 필요로 하며, 이것이 이 회로 실시형태의 주요 속도 제한이다. 아날로그-디지털 컨버터(100)의 속도를 더욱 높이기 위해, 최상위 카운트 비트는 동기식 카운터를 사용해서 생성될 수 있다. 예를 들어, 3개의 최하위 카운터 비트가 비동기식 리플 카운터에 의해 생성되고 다른 N-3개의 카운터 비트가 동기식 카운터에 의해 생성되는 경우, 카운터 딜레이는 약 4 전파 딜레이에 불과할 것이다.
도 4는 카운터 회로(110)가 제1 카운터 회로부(111)와 적어도 제2 카운터 회로부(112)를 포함하는 아날로그-디지털 컨버터(100)의 개선된 제2 실시형태를 도시한다. 제1 카운터 회로부(110)는 카운터 출력 접속부의 제1 부분(O110a, …, O110x-1)을 갖는다. 제1 카운터 회로부(111)는 카운터 출력 접속부의 제1 부분(O110a, …, O110x-1)의 각각의 카운터 출력 접속부에 각각의 최하위 비트(CNT<0>, …, CNT<X-1>)를 생성하도록 구성된다. 제2 카운터 회로부(110)는 카운터 출력 접속부의 제2 부분(O110x, …, O110n)을 갖는다. 제2 카운터 회로부(112)는 카운터 출력 접속부의 제2 부분(O110x, …, O110n)의 각각의 카운터 출력 접속부에 각각의 최상위 비트(CNT<X>, …, CNT<N-1>)를 생성하도록 구성된다.
제1 카운터 회로부(111)는, 예컨대, 클록 신호(CLK)의 클록 사이클(CY)의 제1 에지(E1)가 카운터 회로(110)의 카운터 제어 접속부(C110)에 인가되는 경우에, 클록 신호(CLK)에 응답하여 해당 카운터 상태를 변경하도록 구성될 수 있다. 제2 카운터 회로부(112)는 제1 카운터 회로부(111)에 의해 제어 신호(CNT_CLK_MSB)가 생성되는 것에 응답하여 해당 카운터 상태를 변경하도록 구성될 수 있다.
전술한 바와 같이, 제1 카운터 회로부(111)는 비동기식 리플 카운터로서 구성될 수 있고, 제2 카운터 회로부(112)는 동기식 리플 카운터로서 구성될 수 있다.
도 4에 예시하는 아날로그-디지털 컨버터(100)의 가능한 실시형태에 따르면, 아날로그-디지털 컨버터(100)는 지연된 기록 제어 신호(WRITE_LATCH)를 생성하는 래치 회로(170)를 포함한다. 래치 회로(170)는 제1 카운터 회로부(111)에 의해 생성되는 제어 신호(CNT_CLK_MSB)에 응답하여 지연된 제어 신호(WRITE_LATCH)를 생성하도록 구현될 수 있다. 래치 회로(170)가 동기화 회로(160)의 동기화 출력 접속부(O160)에 접속되어 기록 제어 신호(WRITE)는 카운터 출력 접속부의 제1 부분(O110a, …, O110x-1)의 각각에 접속된 저장 셀(140a, …, 140x-1)의 각각에 인가되고, 지연된 기록 제어 신호(WRITE_LATCH)는 카운터 출력 접속부의 제2 부분(O110x, …, O110n)의 각각에 접속된 저장 셀(140x, …, 140n)의 각각에 인가된다.
도 4에 예시하는 바와 같이, 래치 회로(170)는 최하위 카운터 비트를 저장하는 저장 셀(140a, …, 140x-1)을 제어하기 위한 기록 제어 신호(WRITE)의 경로와 저장 셀(140x, …, 140n)에의 최상위 카운터 비트의 저장을 제어하기 위한 지연된 기록 제어 신호(WRITE_LATCH)를 전송하는 경로 사이에 삽입된다. 래치 회로(170)는, 제1 카운터 회로부(111)에 의해 생성되는 제어 신호(CNT_CLK_MSB)의 상승 에지에서 MSB 카운터 비트가 토글하고 MSB 클록 신호로서 사용되는 경우에, 저장 셀(140x, …, 140n)에 최상위 카운터 비트를 저장하기 위한 기록 제어 신호(WRITE)가 지연되게 할 수 있다.
이에 제2/MSB 카운터 회로부(112)는 안정화에 더 많은 시간을 갖게 되고, 그래서 최상위 카운터 비트를 생성하기 위한 제2 카운터 회로부(112)에서 비동기식 리플 카운터를 사용하는 것도 가능하다. 따라서, 제어 신호(CNT_CLK_MSB)가 모든 열에 분배되기 때문에 일반 리플 카운터와 비교하여 약간의 면적 증가(래치 회로(170)의 경우)와 약간 더 높은 전력 소비를 대가로 카운터 회로도 더 용이하게 설계할 수 있다. 뿐만 아니라 최상위 카운터 비트를 생성하기 위해 동기식 카운터를 사용하는 경우보다 전력 소비가 훨씬 더 낮아진다.
도 5는 픽셀 어레이의 전압을 리드아웃하기 위해 구현되는 아날로그-디지털 컨버터(100)의 아키텍처를 도시한다. 아날로그-디지털 컨버터는 복수의 그룹 ADC 회로(120a, …, 120y-1, 120y, …, 120m), 예컨대 열 ADC 회로를 포함한다. 그룹/열 ADC 회로 각각은 도 5에 도시하지 않는 픽셀 어레이의 각각의 픽셀 그룹, 예컨대 픽셀 열에 연관된다. 그룹/열 ADC 회로(120a, …, 120m) 각각은 각각의 저장 회로(130a, …, 130m) 및 각각의 동기화 회로(160a, …, 160m)를 포함한다. 저장 회로(130a, …, 130m)의 각각 및 동기화 회로(160a, …, 160m)의 각각은 픽셀 그룹/열의 각각에 연관된다.
아날로그-디지털 컨버터(100)는 그룹/열 ADC 회로(120a, …, 120m) 각각에 그리고 특히 그룹/열 ADC 회로(120a, …, 120m) 내부의 저장 셀(140a, …, 140n) 각각에 카운터 비트를 제공하는 공유형 카운터 회로(110)를 포함한다. 특히, 카운터 회로(110)의 카운터 출력 접속부는 그룹/열 ADC 회로(120a, …, 120m) 각각의 저장 회로(130a, …, 130m)의 저장 셀(140a, …, 140n) 각각에 접속된다.
도 5에 도시하는 아날로그-디지털 컨버터(100)의 실시형태에 따르면, 카운터 회로(110)는 제1 카운터 회로 유닛(113)과 제2 카운터 회로 유닛(114)을 포함한다. 모든 그룹/열 ADC 회로(120a, …, 120m)에 대해 그래서 모든 저장 회로(130a, …, 130m)에 대해, 제1 카운터 회로 유닛(113)과 제2 카운터 회로 유닛(114)을 포함하는 공유형 듀얼 카운터 회로가 존재한다. 제1 카운터 회로(113)와 제2 카운터 회로(114)는 도 5에 도시하는 바와 구현될 수 있는데, 즉 제1 및 제2 카운터 회로(113 및 114)는 각각 제1 카운터 회로부(111)와 제2 카운터 회로부(112)를 포함할 수 있다.
도 5에 도시하는 바와 같이, 제1 카운터 회로 유닛(113)의 카운터 출력 접속부(O113a, …, O113z-1)는 저장 회로(130a, …, 130m) 각각의 저장 셀의 제1 부분(140a, …, 140z-1)에 접속된다. 또한, 제2 카운터 회로 유닛(114)의 카운터 출력 접속부(O114z, …, O114n)는 저장 회로(130a, …, 130m) 각각의 저장 셀의 제2 부분(140z, …, 140n)에 접속된다.
도 5의 아날로그-디지털 컨버터(100)의 실시형태에 따르면, 제1 카운터 회로 유닛(113)은, 클록 신호(CLK)의 클록 사이클의 제1 에지, 예컨대 상승 에지가 제1 카운터 회로 유닛(113)의 제어 접속부(C113)에 인가될 때에, 해당 카운터 상태를 변경하도록, 예컨대 증가시키거나 감소시키도록 구성된다. 제2 카운터 회로 유닛(114)은, 클록 신호의 제1 에지와 반대되는 클록 신호(CLK)의 클록 사이클의 제2 에지, 예컨대 하강 에지가 제2 카운터 회로 유닛(114)의 제어 접속부(C114)에 인가될 때에, 해당 카운터 상태를 변경하도록, 예컨대 증가시키거나 감소시키도록 구성된다.
이 ADC 아키텍처의 장점은 2의 속도 계수(speed factor)를 용이하게 얻을 수 있다는 것이다. 이것은, 카운터 회로(110)를 제1 카운터 회로 유닛(113)과 제2 카운터 회로 유닛(114)에 복제하지만 반대되는 클록 에지에서 카운터 회로 유닛(113 및114)을 클록킹함으로써 가능하다. 이 경우에, 상승 에지 및 하강 에지 카운터 둘 다가 존재하게 되고, 관련된 동기화 회로(160a, …, 160m)는 카운터 회로에 인가되는 클록 신호의 반대되는 클록 에지에서 기록 제어 신호(WRITE)도 생성하게 된다.
이러한 다중 카운터의 원리는, 카운터 회로 유닛에 대한 위상이 어긋난 클록 신호를, 예컨대 90, 180 및 270도 위상 시프트 클록 신호를 갖고서, 그럼으로써, 면적 및 전력 증가를 대가로, 위상 시프트 수와 동일한 계수로 아날로그-디지털 컨버터의 속도를 높임으로써 추가로 확장될 수 있다. 따라서, 도 5에 도시하는 아날로그-디지털 컨버터의 아키텍처는, 제어 접속부(C113 및 C114)에서 제어 신호로서 클록 신호(CLK)를 사용하는 것 대신에 적어도 제1 클록 신호(CLK1)가 제1 카운터 회로 유닛(113)의 제어 접속부(C113)에 인가되고 적어도 제2 클록 신호(CLK2)가 제2 카운터 회로 유닛(114)의 제어 접속부(C114)에 인가되는 점에서 변형되어야 한다. 적어도 제1 및 제2 클록 신호는 서로에 대해 위상 시프트된다.
도 5의 아날로그-디지털 컨버터(100)의 실시형태를 참조하면, 제1 및 제2 카운터 회로 유닛(113 및 114)는 카운터 커널의 중심에 위치하며 해당 카운터 비트를 열 ADC 회로(120a, …, 120m)에 분배한다. 카운터 회로 유닛 중 하나는 클록 신호(CLK)의 상승 에지에서 토글하도록 구성되고, 다른 하나는 클록 신호(CLK)의 하강 에지에서 카운터 주파수를 감소시키도록 구성될 수 있다. 도 5의 아날로그-디지털 컨버터(100)의 실시형태에 따르면, 저장 회로(130a, …, 130m)는 카운터 회로(110)의 모든 비트에 대해 2개의 SRAM 셀을 포함한다. SRAM 셀(140a, …, 140n)은 비교 신호(COMP)의 에지에서 기록되어 기록 제어 신호(SRAM)의 펄스는 값이 기록되는 카운터의 반대 에지에 동기화된다. 변환 후에, SRAM 셀에 저장된 값은 출력 버스(MEML, MEMR) 상에서 리드아웃되고 추가 처리된다.
도 5의 아날로그-디지털 컨버터(100)의 아키텍처의 추가 개선점은 카운터의 모든 비트에서의 리플 카운터의 사용을 허용하여, ADC의 전력 소비를 상당히 줄일 수 있다. 도 4에 도시하는 바와 같이, MSB 저장 셀에 지연된 기록 제어 신호(WRITE_LATCH)를 제공하기 위해 기록 제어 신호(WRITE)를 전송하는 경로에 래치 회로가 삽입될 수 있다. 래치 회로는 최상위 비트(MSB) 카운터 비트가 클록 신호(CNT_CLK_MSB)(도 4)의 상승 에지에서 토글할 때에 MSB 저장 셀에 카운터 비트를 저장하기 위한 제어 신호가 지연되게 한다. 따라서, 제어 신호(CNT_CLK_MSB)가 모든 열에 분배되기 때문에 일반 리플 카운터와 비교하여 약간의 면적 증가(래치 회로의 경우)와 약간 더 높은 전력 소비를 대가로 MSB 카운터 회로부가 안정화에 더 많은 시간을 갖게 되고 카운터 회로의 설계가 더 용이해진다. 전력 소비는 MSB 카운터 회로부에 동기식 카운터를 사용하는 경우보다 훨씬 더 적다.
도 6은 최하위 카운터 비트 중 하나를 저장하기 위한 저장 셀, 예컨대 도 4의 카운터 회로부(111)의 저장 셀(140a)의 일 실시형태를 도시한다. 저장 셀은 SRAM 셀로서 구현된다. SRAM 셀은 카운터 비트를 인가하기 위한 저장 셀 입력 접속부(I140a)와 기록 제어 신호(WRITE)를 인가하기 위한 저장 셀 제어 접속부(C140a)를 갖는다. 도 6에 도시하는 바와 같이, 저장 셀 입력 접속부(I140a) 및/또는 저장 셀 제어 접속부(C140a)는 각각 단일 종단 접속부로서 구현된다.
저장 셀 회로(140a)는 3개의 스테이지를 포함한다. 브랜치(201)의 트랜지스터(211, 212 및 213), 브랜치(202)의 트랜지스터(221, 222, 223 및 224), 및 인버터(240)를 포함하는 제1 스테이지(141)에서, 입력 신호/카운터 비트(CNT)가 로우 레벨인 경우에, 필요하다면, 내부 저장 노드(INT)의 저장 신호는 덮여쓰기된다. 제2 스테이지(142)는 2개의 백투백 인버터(241 및 242)를 갖는 저장 엘리먼트로서 구현된다. 브랜치(203)의 트랜지스터(231, 232, 233 및 234)를 포함하는 제3 스테이지(143)에서, 제어 신호(READ)가 하이일 때에, 저장된 값이 출력 버스 상에 출력된다.
도 6에 도시하는 저장 셀의 실시형태는 여러 장점을 갖는다. 단일 종단 입력만이 메모리 어레이에서 분배되어야 하고, 단일 종단 기록 제어만이 필요하게 되어, 스큐 문제를 피한다. 뿐만 아니라, 다이내믹 로직을 사용하는 덕분에, 이를테면 단일 인버터 및 추가 트랜지스터를 제공함으로써 입력 접속부(I140a)에 대한 부하가 꽤 작다. 또한, 기록 제어 신호(WRITE)가 안정적인 경우, 인버터(240)에 의해서만 전력이 소비된다. 기록 제어 신호의 토글링 이전 및 이후의 전력 소비는 똑같다. 뿐만 아니라, 기록 제어 신호(WRITE)의 상승 에지에 대한 입력 신호(CNT)의 셋업 시간이 매우 짧아질 수 있다. 또한, 저장 셀 아키텍처의 트랜지스터의 총계가 꽤 적다.
제1 스테이지(141)(덮어쓰기 로직)의 동작은 다음과 같다. 기록 제어 신호(WRITE)가 로우일 경우, 내부 저장 노드(INT)에서의 저장 신호는 하이로 리셋된다. 입력 신호(CNT)가 하이이면 기록 제어 신호(WRITE)는 하이이고, 노드(X)는 로우가 된다. 이 경우에, 제2 브랜치(212) 내의 2개의 하부 트랜지스터(223 및 224)가 컷오프될 것이기 때문에 내부 노드(INT)에서의 저장 신호의 리셋 값은 덮여쓰기되지 않고, 저장 신호의 하이 레벨 "1"은 저장된다. 하부 트랜지스터는 노드(X)에서의 전위가 계속 천이중인 경우에 내부 저장 노드(INT)에서의 저장 신호의 리셋 값의 덮여쓰기를 피하는 것이 필요하다. 기록 제어 신호(WRITE)가 하이가 되고 입력 신호(CNT)가 로우인 경우, 노드(X)는 하이 레벨인 채로 있고, 내부 저장 노드(INT)는 로우가 될 것이므로, 저장 신호의 로우 레벨 "0"을 저장한다.
도 7에 도시하는 바와 같이, 최상위 카운터 비트를 저장하기 위한 저장 셀은 추가 풀다운(pull-down) 트랜지스터(250)와 트랜지스터(250)의 제어 접속부에 인가되는 STOP_WRITE 신호를 포함해 약간 상이하다. 이 STOP_WRITE 신호는 셀이 기록되었을 때에만, 즉 기록 제어 신호(WRITE)의 상승 에지 이후의 소정 시간에만 하이가 되어야 한다. 또한 이 신호는 대량의 정적 전력 소비를 피하기 위해, 기록 제어 신호(WRITE)가 다시 로우로 토글할 때에 로우가 되어야 한다.
래칭 이후 X 노드의 풀다운은, 입력 신호/카운터 비트(CNT)가 장시간 로우인 경우에는 내부 저장 노드(INT)가 덮여쓰기될 수 없게 한다. STOP_WRITE 신호는 AND 게이트를 사용하여 지연된 기록 제어 신호(WRITE_LATCH)로부터 생성된다. 이 AND 게이트는, 지연된 기록 제어 신호(WRITE_LATCH)가 로우일 때에 STOP_WRITE 신호가 로우가 되게 하고, 또 저장 셀이 항상 기록될 수 있게 한다. AND 게이트의 지연은 저장 셀이 덮여쓰기될 시간이 충분하게 한다.
STOP_WRITE 신호에 대한 대안을 포함하는 저장 셀의 변형된 실시형태가 도 8에 도시된다. 이 구현예에서는, 내부 저장 노드(INT)의 덮여쓰기가 SRAM 셀에서 내부적으로 회피되고 외부의 기록 제어 신호(WRITE)에 의존하지 않는다. 그런데 솔루션은 각각의 SRAM 셀 내부에 2개의 추가 트랜지스터를 필요로 한다.
도 9는 분할 TSPC(split-out True Single Phase Clock) 플립플롭을 포함하는 동기화 회로(160)의 일 실시형태를 도시한다. 예시하는 실시형태에 따르면, 동기화 회로(160)는 상승 에지 분할 TSPC 플립플롭으로서 구성된다. 도 9에 도시하는 바와 같이, 동기화 회로(160)는, 백투백 인버터(311 및 312) 및 트랜지스터(313 및 314)를 구비한 래치(310)를 포함하는 입력 경로(301)를 포함한다. 동기화 회로는 트랜지스터(321, 322, 323 및 324)를 포함한 전류 경로(302) 및 트랜지스터(331, 332 및 333)를 포함한 전류 경로(303)를 더 포함한다. 동기화 회로는 전류 경로(302 및 303) 사이에 배열된 트랜지스터(361 및 362)를 더 포함한다. 동기화 회로는 트랜지스터(341 및 342)를 포함한 전류 경로(304) 및 전류 경로(303 및 304) 사이에 배열된 트랜지스터(370)를 더 포함한다. 동기화 회로는 트랜지스터(351 및 352)를 포함하는 출력 전류 경로(305)를 포함한다.
분할 플립플롭을 사용하면 두 가지 중요한 장점을 얻는다. 첫째, 단 두개의 트랜지스터의 최소 CLK 부하를 갖는다는 것이다. 클록 신호(CLK)가 최고 속도를 가진 신호이기 때문에. 다른 플립플롭과 비교해서 전력 소비가 더 적어지는 결과를 얻는다. 둘째, 입력 신호/비교 신호(COMP)가 안정적인 경우, 플립플롭에서 전력 소비가 없다. 비교 신호(COMP)를 인가하기 위한 입력 접속부 상에서의 천이 동안에는 플립플롭만이 전력을 소비하고, 이것은 다른 (TSPC) 플립플롭에는 해당되지 않는다. 비교 신호(COMP)가 행 시간 동안 2번만 토글되기 때문에, 이 역시 전력 이점의 결과를 초래하고 비교 신호의 토글 이전과 이후의 전력 소비 차이를 방지한다.
도 9를 참조하면, 비교 신호(COMP)는 클록 신호(CLK)의 반대되는 클록 에지에서 먼저 래치된다. 이것은, 플립플롯의 셋업 시간 동안에는 제어가 없기 때문에, 플립플롭의 다음 부분에서 준안정성 문제를 피하기 위해 행해진다. 셋업 시간이 준수되지 않으면, QN 출력은 카운터 비트가 계속 변경되는 동안에 잠재적으로 토글할 수 있다. 이것은 피해야 하는 중대한 상황이다.
도 5의 아날로그-디지털 컨버터(100)의 아키텍처를 참조하면, 도 9에 도시하는 상승 에지 TSPC 플립플롭의 실시형태는 카운터 회로 유닛(14)의 기록 검출의 구현에 사용될 수 있다. 카운터 회로 유닛(113)의 기록 검출에 대해서는, 동일한 플립플롯의 하강 에지 버전이 수월하게 구성될 수 있다. 이 경우에, 출력은 리셋 시에 하이 레벨 "1"로 설정된다. 이에, 추가 인버터가 필요하지 않고 Q 출력은 기록 제어 신호에 연결될 수 있다.
도 10은 제어 신호(CNT_CLK_MSB)의 하이 위상에서 기록 제어 신호(WRITE)를 게이팅하는 래치 회로(170)의 일 실시형태를 도시한다. 래치 회로는 네거티브 TSPC 래치로서 구성될 수 있다. 기록 제어 신호에 대한 TSPC 래치는 트랜지스터(411, 412 및 413)를 포함한 전류 경로(401) 및 트랜지스터(421, 422 및 423)를 포함한 전류 경로(402)를 포함한다. 전류 경로(402)는 출력 인버터(430)에 연결된다.
카운터 회로(110)에 대한 아키텍처가 도 11에 도시된다. 토글 플립플롭(113a, …, 113z-1)을 구비한 카운터 회로 유닛(113)과, 토글 플립플롭(114z, …, 114n)을 포함한 카운터 회로 유닛(114)를 포함하는 비동기식 리플 카운터에 대한 클록 신호로서 상보적 클록 신호(CLK 및 CLK_N)가 사용된다. 도 11에 도시하는 카운터 회로의 실시형태에 따르면, 카운터 회로 유닛(113 및 114) 둘 다에 상승 에지 플립플롭만 사용된다. 마지막으로, 양 카운터 회로 유닛에서, 카운터 셀 중 하나의 셀, 예컨대 제3 카운터 셀(비트 3)의 클록 신호는 또한 최상위 카운터 비트를 저장하는 저장 셀에 대한 기록 제어 신호를 래치하기 위해 저장 셀에 전송된다.
상이한 플립플롭 구성은, 최상위 카운터 비트를 생성하는 카운터 회로부보다는 최하위 카운터 비트를 생성하는 카운터 회로부에 사용된다. 최하위 카운터 비트를 생성하는 카운터 회로부(111)는 훨씬 더 높은 동작 주파수를 갖고, 그렇기 때문에 속도 및 전력 소비에 최적화되어 있다. 최하위 카운터 비트를 생성하는 카운터 회로부(111)의 가능한 실시형태가 도 12에 도시된다. 카운터 회로부(111)는 트랜지스터(511, 512, 513, 514)를 포함한 전류 경로(501), 트랜지스터(521, 522 및 523)를 포함한 전류 경로(502), 트랜지스터(530)를 포함한 전류 경로(503), 트랜지스터(541, 542 및 543)를 포함한 전류 경로(504), 및 트랜지스터(551 및 552)를 포함한 전류 경로(505)를 포함한다. 트랜지스터(560)가 전류 경로(501 및 502) 사이에 배열된다. 또 다른 트랜지스터(570)가 전류 경로(504 및 505) 사이에 배열된다.
내부 노드에서 최소 부하를 갖기 위해서, 카운터 회로부(111)의 회로 구성에는 홀더 회로가 배치되지 않는다. 이것은 또한, TSPC 플립플롭의 동적 특성으로 인해, 해당 상태를 유지하기 위해 회로가 최소 동작 주파수를 필요로 한다는 것을 의미한다. 도 12에 도시하는 바와 같이, 카운터 회로부(111)는 상승 에지 TSPC 플립플롭으로서 구현될 수 있다. 상승 에지 플립플롭은 지연 경로에서 직렬로 배열되는 PMOS 트랜지스터가 없기 때문에 최소 CLK 부하를 가지므로 유리하게 선택될 수 있다.
최상위 카운터 비트를 생성하는 카운터 회로부(112)와 관련하여, 동작 주파수가 훨씬 더 낮고, 홀더 회로의 추가 부하가 전체 전력 소비에 큰 영향을 미치지 않을 것이다.
최상위 카운터 비트를 생성하는 카운터 회로부(112)에 대한 토글 플립플롭의 일 실시형태가 도 13에 도시된다. 플립플롭 회로는 트랜지스터(611, 612 및 613)을 포함한 전류 경로(601), 트랜지스터(621, 622 및 623)를 포함한 전류 경로(602), 및 트랜지스터(631, 632 및 633)를 포함한 전류 경로(603)를 포함한다. 플립플롭 회로는 트랜지스터(641, 642, 643, 644 및 645)을 포함한 전류 경로(604), 트랜지스터(651 및 652)를 포함한 전류 경로(605), 및 트랜지스터(661, 662, 663 및 664)를 포함한 전류 경로(606)를 더 포함한다. 플립플롭 회로는 트랜지스터(670), 인버터(671), 전류 경로(601)에 결합된 트랜지스터(672), 및 전류 경로(602 및 603) 사이에 배열된 트랜지스터(680)를 더 포함한다. 카운터 회로부(112)에 대한 플립플롭 회로의 클록 주파수가 ADC 클록 주파수보다 훨씬 더 낮기 때문에, 클록 신호가 스위칭되지 않을 시에 상태를 유지하기 위해, 도 13에 도시하는 동적 X, Y 및 QN 노드 상에 유지 회로가 도입된다.
1 이미지 센서
10 픽셀 어레이
20 픽셀 그룹/열
30 픽셀
40 그룹/열 버스
50 행 선택 회로
60 램프 발생기
100 아날로그-디지털 컨버터
110 카운터 회로
111, 112 카운터 회로부
113, 114 카운터 회로 유닛
120 열 ADC 회로
130 저장 회로
140 저장 셀
150 비교기 회로
160 동기화 회로
170 래치 회로
Vin 입력 신호
Vref 기준 신호
CLK 클록 신호
WRITE 기록 제어 신호
COMP 비교 신호
WRITE_LATCH 지연된 기록 제어 신호

Claims (15)

  1. 이미지 센서용 아날로그-디지털 컨버터에 있어서,
    - 카운터 회로(110)로서, 클록 신호(CLK)를 인가하기 위한 카운터 제어 접속부(C110)와, 상기 카운터 회로(110)의 카운터 상태에 응답하여 각각의 카운터 비트(CNT<0>, CNT<1>, …, CNT<N-1>)를 생성하기 위한 복수의 카운터 출력 접속부(O110a, O110b, …, O110n)를 갖는, 상기 카운터 회로(110),
    - 복수의 저장 셀(140a, 140b, …, 140n)을 포함하는 저장 회로(130)로서, 상기 저장 셀(140a, 140b, …, 140n)의 각각은 상기 카운터 출력 접속부(O110a, O110b, …, O110n)의 각각에 접속되며 상기 각각의 카운터 비트(CNT<0>, CNT<1>, …, CNT<N-1>)에 응답하여 각각의 저장 상태를 저장하는, 상기 저장 회로(130),
    - 입력 신호(Vin)와 기준 신호(Vramp)의 비교에 응답하여 비교 신호(COMP)의 레벨을 생성하기 위한 비교기 회로(150),
    - 상기 비교 신호(COMP) 및 상기 클록 신호(CLK)가 인가되고, 상기 각각의 저장 셀(140a, 140b, …, 140n)에의 상기 각각의 저장 상태의 저장을 제어하기 위한 기록 제어 신호(WRITE)를 생성하는 동기화 회로(160)를 포함하고,
    - 상기 카운터 회로(110)는 상기 클록 신호(CLK)의 사이클(CY)의 제1 에지(E1)가 상기 카운터 회로(110)의 상기 카운터 제어 접속부(C110)에 인가되는 경우에, 상기 카운터 상태를 변경하도록 구성되며,
    - 상기 동기화 회로(160)는 상기 클록 신호(CLK)의 사이클(CY)의 제1 에지(E1)에 후속하는 상기 클록 신호(CLK)의 사이클(CY)의 제2 에지(E2)가 상기 동기화 회로(160)에 인가되는 경우에, 상기 비교 신호(COMP)의 레벨에 응답하여 상기 기록 제어 신호(WRITE)를 생성하도록 구성되는, 아날로그-디지털 컨버터.
  2. 제1항에 있어서,
    상기 동기화 회로(160)는, 상기 클록 신호(CLK)의 사이클(CY)의 제2 에지(E2)보다 지연되고, 상기 클록 신호(CLK)의 사이클(CY)을 뒤따르는 상기 클록 신호(CLK)의 후속 사이클(CY')의 제1 에지(E1')보다 앞선 기록 제어 신호(WRITE)를 생성하도록 구성되는, 아날로그-디지털 컨버터.
  3. 제1항 또는 제2항에 있어서,
    상기 카운터 회로(110)는 리플 카운터 회로로서 구성되는, 아날로그-디지털 컨버터.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 각각의 저장 상태는, 상기 기록 제어 신호(WRITE)가 상기 각각의 저장 셀(140a, 140b, …, 140n)에 인가되는 경우에, 상기 각각의 저장 셀(140a, 140b, …, 140n)에 저장되는, 아날로그-디지털 컨버터.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    - 상기 카운터 회로(110)는 제1 카운터 회로부(111) 및 적어도 제2 카운터 회로부(112)를 포함하고,
    - 상기 제1 카운터 회로부(111)는 상기 카운터 출력 접속부의 제1 부분(O110a, …, O110x-1)을 갖고, 상기 제1 카운터 회로부(111)는 상기 카운터 출력 접속부의 제1 부분(O110a, …, O110x-1)의 각각의 카운터 출력 접속부에 각각의 최하위 비트(CNT<0>, …, CNT<X-1>)를 생성하도록 구성되며,
    - 상기 제2 카운터 회로부(112)는 상기 카운터 출력 접속부의 제2 부분(O110x, …, O110n)을 갖고, 상기 제2 카운터 회로부(112)는 상기 카운터 출력 접속부의 제2 부분(O110x, …, O110n)의 각각의 카운터 출력 접속부에 각각의 최상위 비트(CNT<X>, …, CNT<N-1>)를 생성하도록 구성되는, 아날로그-디지털 컨버터.
  6. 제5항에 있어서,
    상기 제1 카운터 회로부(111)는 비동기식 리플 카운터로서 구성되고,
    상기 제2 카운터 회로부(112)는 동기식 리플 카운터로서 구성되는, 아날로그-디지털 컨버터.
  7. 제5항 또는 제6항에 있어서,
    - 지연된 기록 제어 신호(WRITE_LATCH)를 생성하기 위한 래치 회로(170)를 포함하고,
    - 상기 래치 회로(170)가 상기 동기화 회로(160)에 접속되어 상기 기록 제어 신호(WRITE)는 상기 카운터 출력 접속부의 제1 부분(O110a, …, O110x-1)의 각각에 접속된 상기 저장 셀(140a, …, 140x-1)의 각각에 인가되고, 상기 지연된 기록 제어 신호(WRITE_LATCH)는 상기 카운터 출력 접속부의 제2 부분(O110x, …, O110n)의 각각에 접속된 상기 저장 셀(140x, …, 140n)의 각각에 인가되는, 아날로그-디지털 컨버터.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 동기화 회로(160)는 분할 TSPC(split-out True Single Phase Clock) 플립플롭을 포함하는, 아날로그-디지털 컨버터.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    - 상기 저장 셀(140a, …, 140n)은 SRAM 셀로서 구현되고,
    - 상기 SRAM 셀 각각은 상기 카운터 비트(CNT<0>, …, CNT<N-1>) 각각을 인가하기 위한 저장 셀 입력 접속부(I140a, …, I140n)와 상기 기록 제어 신호(WRITE)를 인가하기 위한 저장 셀 제어 접속부(C140a, …, C140n)를 갖고,
    - 상기 저장 셀 입력 접속부(I140a, …, I140n) 및/또는 상기 저장 셀 제어 접속부(C140a, …, C140n)는 각각 단일 종단 접속부로서 구현되는, 아날로그-디지털 컨버터.
  10. 이미지 센서에 있어서,
    - 적어도 2개의 픽셀 그룹(20a, 20b, …, 20m)을 포함한 픽셀 어레이(10)로서, 각각의 픽셀 그룹(20a, 20b, …, 20m)은 해당 픽셀 그룹(20a, 20b, …, 20m)의 각각의 연관된 그룹 버스(40a, 40b, …, 40m)에 접속된 복수의 픽셀(30)을 포함하는, 상기 픽셀 어레이(10),
    - 제1항 내지 제9항 중 어느 한 항에 따른 아날로그-디지털 컨버터(100)를 포함하고,
    상기 아날로그-디지털 컨버터(100)는 상기 픽셀 어레이(10)의 픽셀(30)의 전압 값을 리드아웃(read out)하도록 구현되는, 이미지 센서.
  11. 제10항에 있어서,
    - 상기 아날로그-디지털 컨버터(100)는 복수의 저장 회로(130a, …, 130m)를 포함하고,
    - 상기 저장 회로(130a, …, 130m) 각각은 상기 픽셀 그룹(20a, …, 20m) 각각에 연관되며,
    - 상기 카운터 회로(110)의 카운터 출력 접속부(O110a, …, O110n)는 상기 아날로그-디지털 컨버터의 저장 회로(130a, …, 130m)의 저장 셀(140a, …, 140n) 각각에 접속되는, 이미지 센서.
  12. 제10항 또는 제11항에 있어서,
    - 상기 카운터 회로(110)는 제1 카운터 회로 유닛(113) 및 제2 카운터 회로 유닛(114)을 포함하고,
    - 상기 제1 카운터 회로 유닛(113)의 카운터 출력 접속부(O113a, …, O113z-1)는 상기 아날로그-디지털 컨버터의 저장 회로(130a, …, 130m) 각각의 상기 저장 셀의 제1 부분(140a, …, 140z-1)에 접속되며,
    - 상기 제2 카운터 회로 유닛(114)의 카운터 출력 접속부(O114z, …, O114n)는 상기 아날로그-디지털 컨버터의 저장 회로(130a, …, 130m)의 상기 저장 셀의 제2 부분(140z, …, 140n)에 접속되는, 이미지 센서.
  13. 제12항에 있어서,
    - 상기 제1 카운터 회로 유닛(113)은, 상기 클록 신호(CLK)의 클록 사이클의 제1 에지(E1)가 상기 제1 카운터 회로 유닛(113)의 제어 접속부(C113)에 인가되는 경우에, 카운터 상태를 변경하도록 구성되며,
    - 상기 제2 카운터 회로 유닛(114)은, 상기 클록 신호(CLK)의 클록 사이클의 제1 에지(E1)와 반대되는 상기 클록 신호(CLK)의 클록 사이클의 제2 에지(E2)가 상기 제2 카운터 회로 유닛(114)의 제어 접속부(C114)에 인가되는 경우에, 카운터 상태를 변경하도록 구성되는, 이미지 센서.
  14. 제12항에 있어서,
    - 상기 제1 카운터 회로 유닛의 카운터 상태를 변경하기 위해 적어도 제1 클록 신호(CLK1)가 상기 제1 카운터 회로 유닛(113)의 제어 접속부(C113)에 인가되고, 상기 제2 카운터 회로 유닛의 카운터 상태를 변경하기 위해 적어도 제2 클록 신호(CLK2)가 상기 제2 카운터 회로 유닛(114)의 제어 접속부(C114)에 인가되고,
    - 상기 적어도 제1 및 제2 클록 신호(CLK1, CLK2)는 서로에 대해 위상 시프트되는, 이미지 센서.
  15. 제10항 내지 제14항 중 어느 한 항에 있어서,
    상기 아날로그-디지털 컨버터(100)는 열-병렬(column-parallel) 아날로그-디지털 컨버터로서 구성되는, 이미지 센서.
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