KR19990088486A - 큰래치마진을확보할수있는반도체메모리장치 - Google Patents

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KR19990088486A
KR19990088486A KR1019990018494A KR19990018494A KR19990088486A KR 19990088486 A KR19990088486 A KR 19990088486A KR 1019990018494 A KR1019990018494 A KR 1019990018494A KR 19990018494 A KR19990018494 A KR 19990018494A KR 19990088486 A KR19990088486 A KR 19990088486A
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가네꼬 히사시
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Abstract

더블 데이터 레이트형 싱크로너스 다이나믹 랜덤 액세스 메모리 (DDR-SDRAM) 장치에 있어서, 입력 데이터의 큰 래치 마진이 확보된다. DDR-SDRAM 장치는, 데이터 스트로브 신호의 상승 에지와 하강 에지중의 적어도 하나를 검출하여 하나이상의 제 1 원샷 펄스 신호를 발생하는 데이터 스트로브 신호 처리 회로, 클록 신호의 상승 에지를 검출하여 제 2 원샷 펄스 신호를 발생하는 클록 신호 처리 회로, 및 상기 데이터 스트로브 신호로부터 발생된 제 1 원샷 펄스 신호를 사용하여 입력 데이터를 래치하고 클록 신호로부터 발생된 제 2 원샷 펄스 신호를 사용하여 래치된 입력 데이터를 래치하고 래치된 데이터를 병렬로 메모리 셀에 동시에 기입하는 데이터인 처리 회로를 구비한다. 데이터인 처리 회로는 제 1 원샷 펄스 신호의 지연량과 제 2 원샷 펄스 신호의 또다른 지연량을 제어하여 입력 데이터의 래치 마진을 확보한다.

Description

큰 래치 마진을 확보할 수 있는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE CAPABLE OF SECURING LARGE LATCH MARGIN}
본 발명은 일반적으로 반도체 메모리 장치에 관한 것이다. 특히, 본 발명은 큰 래치 마진을 확보할 수 있는 더블 데이터 레이트형 싱크로너스 다이나믹 랜덤 액세스 메모리 (DDR 형 SDRAM, 또는 DDP-SDRAM) 에 관한 것이다.
중앙 처리 장치 (CPU) 의 고속화에 따라, 클록 신호와 동기하여 동작할 수 있는 SDRAM 이 컴퓨터의 주기억 장치에 사용되었다. 동작 속도를 더욱 증가시키기 위하여, 2 비트 프리페치형 SDRAM 이 최근 제안되었다. 2 비트 프리페치형 SDRAM 에 있어서, 2 비트 데이터는 동시에 판독/기입된다.
먼저, 2 비트 프리페치형 SDRAM 에 의해 구성된 제 1 종래 반도체 메모리 장치에 대하여 설명한다.
도 36 및 37 은 제 1 종래 반도체 메모리 장치의 전기회로 구성을 나타내는 개략 블록도이다. 도 38 은 제 1 종래 반도체 메모리 장치의 동작을 설명하는 타이밍 챠트이다.
도 36 과 37 에 개략적으로 도시한 바와 같이, 제 1 종래 반도체 메모리 장치는 주로 클록 신호 회로 (201) 및 데이터인 (data-in) 회로 (202) 로 구성된다.
상세히 말하면, 도 36 에 도시한 바와 같이, 클록 신호 회로 (201) 는 입력 버퍼 (2011), 상승 천이 펄스 발생 회로 (2012), 지연 회로 (2013), 분주 회로 (2014), 및 상승 천이 펄스 발생 회로 (2015) 를 포함한다.
도 37(a) 에 도시한 바와 같이, 데이터인 회로 (202) 는 입력 버퍼 (2021), 레지스터 회로 (2022, 2023, 2024, 2025), 및 데이터 버스 드라이브 회로 (2026) 를 포함한다.
다음에, 도 37 내지 도 38 을 참조하여 2 비트 프리페치형 SDRAM 으로 구성된 제 1 종래 반도체 메모리 장치의 동작을 설명한다.
도 36 에 도시한 바와 같은 클록 신호 회로에 있어서, 상승 천이 펄스 발생 회로 (2012) 는 입력 버퍼 (2011) 를 통해 외부로부터 입력된 클록 신호 (CLK) 의 상승 에지를 검출하여 원샷 펄스 신호 "Φclk" 를 발생한다. 분주 회로 (2014) 는 지연 회로 (2013) 를 통해 소정 시간 지연된 입력 클록 신호 (CLK) 를 1/2 주파수로 분주한다. 상승 천이 펄스 발생 회로 (1015) 는 분주 회로 (2014) 로부터 출력된 분주된 클록 신호의 상승 에지를 검출하여 다른 원샷 펄스 신호 "Φclkdin" 를 발생한다. 이 원샷 펄스 신호 ""Φclkdin" 은 클록 신호 (CLK) 의 2 배의 주기를 갖는다.
도 37(a) 에 도시된 데이터인 회로 (202) 에 있어서, 데이터 입력 신호 (DINi (i=1 내지 8) 는 8 비트 병렬 입력 데이터중에서 1 비트를 가리킨다. 레지스터 회로 (2022) 는 클록 신호 (CLK) 의 상승 천이에 의해 발성된 원샷 펄스 "Φclk" 에 응답하여 입력 버퍼 (2021) 를 통해 입력된 데이터 입력 신호 (DINi) 를 획득한다. 레지스터 회로 (2023) 는 다음의 원샷 펄스 신호 "Φclk" 에 응답하여 레지스터 회로 (2022) 에 저장된 신호를 획득한다. 다음에, 레지스터 회로 (2024) 및 레지스터 회로 (2025) 는 클록 신호 (CLK) 의 2 사이클마다 생성되는 원샷 펄스 신호 "Φclkdin" 에 응답하여 레지스터 회로 (2022, 2023) 에 저장된 데이터를 동시에 획득한다. 이 단계에서, 미스래치 (mis-latch) 동작을 피하기 위하여, 이 원샷 펄스 신호 "Φclkdin" 는 원샷 펄스 신호 "Φclk" 보다 후에 공급되도록 지연 회로 (2013) 에 의해 지연된다. 데이터 버스 드라이브 회로 (2026) 는 레지스터 회로 (2024) 로부터 출력된 출력 데이터 "ed" 와 레지스터 회로 (2025) 로부터 출력된 출력 데이터 "od" 를 병렬로 짝수 데이터 버스 (DBEi (i=1 내지 8) 및 홀수 데이터 버스 (DBOi (i=1 내지 8) 에 공급하여 입력 데이터가 메모리 셀 (도면 표시 생략) 에 기입될 수 있다.
제 1 종래 메모리 회로에서, 도 37(a) 에 도시한 이들 모든 레지스터 회로 (2022, 2023, 2024, 2025) 는 도 37(b) 에 도시한 레지스터 회로 (203) 의 회로 구성과 동일한 회로 구성을 갖는다. 이 레지스터 회로 (203) 는 인버터 (I1), 게이트 (G1, G2), 및 래치 (L1, L2) 를 갖는다. 외부 클록 신호 "Φ" 의 하강 에지에 응답하여, 입력 데이터 (IN) 는 게이트 (G1) 를 개방함으로써 래치 회로 (L1) 에 의해 래치되고 이 래치 회로 (L1) 에 의해 래치된 데이터는 이 외부 클록 신호 "Φ" 의 상승 에지에 응답하여 게이트 (G2) 를 개방함으로써 다른 래치 회로 (L2) 에 의해 래치된다. 결과적으로, 1 비트 데이터는 외부 클록 신호 "Φ" 의 1 주기동안 이 레지스터 회로 (203) 에 유지된다.
다음에, 2 비트 프리페치형 SDRAM 으로 구성된 제 2 종래 반도체 메모리 장치에 대하여 설명한다. 도 39 및 도 40 은 제 2 종래의 반도체 메모리 장치의 전기 회로 구성을 나타내는 개략 블록도이다. 도 41 은 제 2 종래 메모리 장치의 동작을 설명하는 타이밍 챠트이다.
제 2 종래의 반도체 메모리 장치는 주로 클록 신호 회로 (211) 및 데이터인 회로 (212) 로 구성된다.
도 39 에서, 클록 신호 회로 (211) 는 입력 버퍼 (2111), 분주 회로 (2112), 상승 천이 펄스 발생 회로 (2113), 지연 회로 (2114), 1 주기 지연 회로 (2115), 다른 분주 회로 (2116), 및 다른 상승 천이 펄스 발생 회로 (2117) 를 포함한다.
도 40(a) 에 도시한 바와 같이, 데이터인 회로 (212) 는 입력 버퍼 (2121), 레지스터 회로 (2122, 2123, 2124, 2125), 및 데이터 버스 드라이브 회로 (2126) 를 포함한다.
다음에, 도 39 내지 도 41 을 참조하여 2 비트 프리페치형 SDRAM 으로 구성된 제 2 종래 반도체 메모리 장치의 동작을 설명한다.
도 39 에 도시한 클록 신호 회로 (211) 에 있어서, 분주 회로 (2112) 는 지연 회로 (2111) 를 통해 외부에서 입력된 입력 클록 신호를 1/2 주파수로 분주한다. 상승 천이 펄스 발생 회로 (2113) 는 분주 회로 (2112) 로부터 출력된 분주된 클록 신호의 상승 에지를 검출하여 원샷 펄스 신호 "Φclk" 를 발생한다. 지연 회로 (2114) 는 분주 회로 (2112) 의 출력 신호를 소정 시간만큼 지연시킨다. 상승 천이 펄스 발생 회로 (2113) 는 지연 회로 (2114) 로부터 출력된 출력 신호의 상승 에지를 검출하여 다른 원샷 펄스 "Φclkdin" 을 발생한다. 또한, 1 주기 지연 회로 (2115) 는 입력 버퍼 (2111) 의 출력 신호를 1 주기 만큼 지연시키고, 분주 회로 (2116) 는 1 주기 지연 회로 (2115) 에서 발생된 출력 신호를 1/2 주파수로 분주한다. 상승 천이 펄스 발생 회로 (2117) 는 분주 회로 (2116) 의 분주된 신호의 상승 에지를 검출하여 다른 원샷 펄스 "Φ/clk"를 발생한다.
도 40(a) 에 도시한 데이터인 회로 (212) 에 있어서, 레지스터 회로 (2122) 는 2 분주된 클록 신호 (CLK) 의 상승 천이를 검출함으로써 발생된 원샷 펄스 신호 "Φclk" 에 응답하여 입력 버퍼 (2121) 를 통해 입력된 데이터 입력 신호 (DINi) 를 획득한다. 또한, 레지스터 회로 (2123) 는 1 주기 지연되고 2 분주된 클록 신호 (CLK) 의 상승 천이를 검출함으로써 생성된 원샷 펄스 신호 "Φ/clk" 에 응답하여 입력 버퍼 (2121) 로부터 출력된 출력 신호를 획득한다. 다음에 레지스터 회로 (2124) 및 레지스터 회로 (2125) 는 클록 신호 (CLK) 의 2 사이클이 통과할때마다 생성되는 원샷 펄스 신호 "Φclkdin" 에 응답하여 레지스터 회로 (2122, 2123) 에 저장된 데이터를 동시에 획득한다. 이 단계에서, 미스래치 동작을 피하기 위하여, 이 원샷 펄스 신호 "Φclkdin" 는 원샷 펄스 신호 "Φclk" 보다 후에 공급되도록 지연된다. 데이터 버스 드라이브 회로 (2126) 는 레지스터 회로 (2124) 로부터 출력된 출력 데이터 "ed" 와 레지스터 회로 (2125) 로부터 출력된 출력 데이터 "od" 를 병렬로 짝수 데이터 버스 (DBEi (i=1 내지 8)) 및 홀수 데이터 버스 (DBOi (i=1 내지 8)) 에 공급되어, 입력 데이터는 메모리 셀 (도면 표시 생략) 에 기입될 수 있다.
제 2 종래 메모리 장치에서, 이들 모든 레지스터 회로 (2122, 2123, 2124, 2125) 는 도 40(b) 에 도시한 레지스터 회로 (213) 의 회로 구성과 동일한 회로 구성을 갖는다. 이 레지스터 회로 (213) 는 도 37(b) 에 도시한 레지스터 회로 (203) 와 동일한 구성/기능을 갖는다.
상술한 종래의 반도체 메모리 장치에 있어서, 클록 신호의 동작 속도는 데이터 처리 속도를 증가시키기 위하여 증가되어야 한다. 그러나, SDRAM 등을 사용하는 실제 시스템에 있어서, 많은 SDRAM 이 구동될 모듈 기판에 장착되므로, 클록 신호 (CLK) 와 데이터 입력 신호 (DINi) 간의 타이밍 스큐 (skew) 의 문제점이 현저해진다. 결과적으로, 클록 신호 (CLK) 의 고속 동작이 용이하게 실현될 수 없다.
타이밍 스큐와 같은 문제점이 발생하는 이유는 다음과 같다. 즉, 데이터 입력 신호는 클록 신호 (CLK) 만을 사용하여 얻어진다. 이에 대하여, 최근, 더블 데이터 레이트형 DDR-SDRAM 이 제안되고, JEDEC (Joint Electron Device Engineering Council) 에 의해 표준화되고 있다.
이 DDR-SDRAM 에서, 2 비트 프리페치 시스템이 채용된다. 데이터 입력 신호는 데이터 스트로브 신호 (DS) 를 수신함으로써 얻어진다. 클록 신호 (CLK) 의 주기는 데이터 입력 신호의 2 배가 된다. 이 데이터 스트로브 신호 (DS) 는 중앙 처리 장치 (CPU: 도면 표시 생략) 에 의해 데이터 입력 신호 (DINi) 와 동시에 생성된다. 데이터 스트로브 신호 (DS) 와 데이터 입력 신호 (DINi) 는 동일 길이를 갖는 배선을 통해 SDRAM 에 접속되어 이들 클록 신호 (CLK) 와 데이터 입력 신호 (DINi) 간의 타이밍 스큐는 해결될 수 없다. 결과적으로, 클록 신호의 고속 동작에 관한 문제와 클록 신호와 데이터 입력 신호간의 타이밍 스큐 문제는 동시에 해결될 수 없다. 데이터 스트로브 신호 (DS) 를 사용하여 데이터 입력 신호를 획득한 후, 획득된 데이터 입력 신호가 클록 신호 (CLK) 의 제어하에서 변환되어야 한다. 이 단계에서의 제어/변환 동작은 확실하게 수행되어야 한다. 즉, 충분히 큰 래치 마진이 요구된다.
상술한 점을 감안하여, 본 발명의 목적은 DDR-SDRAM 에 있어서 데이터 스트로브 신호의 제어에 의해 입력 데이터 신호를 획득한 후에, 획득된 입력 데이터 신호가 클록 신호의 제어하에서 변환되는 경우에 충분히 큰 래치 마진을 확보할 수 있는 반도체 메모리 장치를 제공하는 것이다.
도 1 은 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 전기회로 구성을 나타내는 개략 블록도.
도 2 는 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 다른 전기회로 구성을 나타내는 개략 블록도.
도 3 은 제 1 실시예에 따른 반도체 메모리 장치의 동작을 설명하는 타이밍 챠트.
도 4 는 데이터 스트로브 신호의 타이밍이 가장 빠른 경우의 제 1 반도체 메모리 장치의 래치 마진을 설명하는 설명도.
도 5 는 데이터 스트로브 신호의 타이밍이 가장 늦은 경우의 제 1 반도체 메모리 장치의 래치 마진을 설명하는 설명도.
도 6 은 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 전기회로 구성을 나타내는 개략 블록도.
도 7 은 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 다른 전기회로 구성을 나타내는 개략 블록도.
도 8 은 본 발명의 제 3 실시예에 따른 반도체 메모리 장치의 전기회로 구성을 나타내는 개략 블록도.
도 9 는 본 발명의 제 3 실시예에 따른 반도체 메모리 장치의 다른 전기회로 구성을 나타내는 개략 블록도.
도 10 은 제 3 실시예에 따른 반도체 메모리 장치의 동작을 설명하는 타이밍챠트.
도 11 은 데이터 스트로브 신호의 타이밍이 가장 빠른 경우의 제 3 반도체 메모리 장치의 래치 마진을 설명하는 설명도.
도 12 는 데이터 스트로브 신호의 타이밍이 가장 늦은 경우의 제 3 반도체 메모리 장치의 래치 마진을 설명하는 설명도.
도 13 은 본 발명의 제 4 실시예에 따른 반도체 메모리 장치의 전기회로 구성을 나타내는 개략 블록도.
도 14 는 본 발명의 제 4 실시예에 따른 반도체 메모리 장치의 다른 전기회로 구성을 나타내는 개략 블록도.
도 15 는 본 발명의 제 5 실시예에 따른 반도체 메모리 장치의 전기회로 구성을 나타내는 개략 블록도.
도 16 은 본 발명의 제 5 실시예에 따른 반도체 메모리 장치의 다른 전기회로 구성을 나타내는 개략 블록도.
도 17 은 제 5 실시예에 따른 반도체 메모리 장치의 동작을 설명하는 타이밍 챠트.
도 18 은 데이터 스트로브 신호의 타이밍이 가장 빠른 경우의 제 5 반도체 메모리 장치의 래치 마진을 설명하는 설명도.
도 19 는 데이터 스트로브 신호의 타이밍이 가장 늦은 경우의 제 5 반도체 메모리 장치의 래치 마진을 설명하는 설명도.
도 20 은 본 발명의 제 6 실시예에 따른 반도체 메모리 장치의 전기회로 구성을 나타내는 개략 블록도.
도 21 은 본 발명의 제 6 실시예에 따른 반도체 메모리 장치의 다른 전기회로 구성을 나타내는 개략 블록도.
도 22 는 본 발명의 제 7 실시예에 따른 반도체 메모리 장치의 전기회로 구성을 나타내는 개략 블록도.
도 23 은 본 발명의 제 7 실시예에 따른 반도체 메모리 장치의 다른 전기회로 구성을 나타내는 개략 블록도.
도 24 는 제 7 실시예에 따른 반도체 메모리 장치의 동작을 설명하는 타이밍 챠트.
도 25 는 데이터 스트로브 신호의 타이밍이 가장 빠른 제 7 반도체 장치의 래치 마진을 설명하는 설명도.
도 26 은 데이터 스트로브 신호의 타이밍이 가장 늦은 제 7 반도체 장치의 래치 마진을 설명하는 설명도.
도 27 은 본 발명의 제 8 실시예에 따른 반도체 메모리 장치의 전기회로 구성을 나타내는 개략 블록도.
도 28 은 본 발명의 제 8 실시예에 따른 반도체 메모리 장치의 다른 전기회로 구성을 나타내는 개략 블록도.
도 29 는 본 발명의 제 9 실시예에 따른 반도체 메모리 장치의 전기회로 구성을 나타내는 개략 블록도.
도 30 은 본 발명의 제 9 실시예에 따른 반도체 메모리 장치의 다른 전기회로 구성을 나타내는 개략 블록도.
도 31 은 제 9 실시예에 따른 반도체 메모리 장치의 동작을 설명하는 타이밍 챠트.
도 32 는 데이터 스트로브 신호의 타이밍이 가장 빠른 경우의 제 9 반도체 메모리 장치의 래치 마진을 설명하는 설명도.
도 33 은 데이터 스트로브 신호의 타이밍이 가장 늦은 경우의 제 9 반도체 메모리 장치의 래치 마진을 설명하는 설명도.
도 34 는 본 발명의 제 10 실시예에 따른 반도체 메모리 장치의 전기회로 구성을 나타내는 개략 블록도.
도 35 은 본 발명의 제 10 실시예에 따른 반도체 메모리 장치의 다른 전기회로 구성을 나타내는 개략 블록도.
도 36 은 제 1 종래 반도체 메모리 장치의 전기회로 구성을 나타내는 개략 블록도.
도 37 는 제 1 종래의 다른 전기회로 구성을 나타내는 개략 블록도.
도 38 은 제 1 종래의 동작을 설명하는 타이밍 챠트.
도 39 는 제 2 종래 반도체 메모리 장치의 전기 회로 구성을 나타내는 개략 블록도.
도 40 은 제 2 종래 전기회로 구성을 나타내는 개략 블록도.
도 41 은 제 2 종래의 동작을 설명하는 타이밍 챠트.
*도면의 주요부분에 대한 부호의 설명*
11: 데이터 스트로브 신호 회로
12: 클록 신호 회로
111: 입력 버퍼
112: 상승/하강 천이 펄스 발생 회로
113: 하강 천이 펄스 발생 회로
121: 입력 버퍼
122: 상승 천이 펄스 발생 회로
상술한 목적을 성취하기 위하여, 본 발명의 제 1 형태에 따르면, 데이터 스트로브 신호의 상승 에지와 하강 에지중의 적어도 하나를 검출하여 하나이상의 제 1 원샷 펄스 신호를 발생하는 데이터 스트로브 신호 처리 회로, 클록 신호의 상승 에지를 검출하여 제 2 원샷 펄스 신호를 발생하는 클록 신호 처리 회로, 및 데이터 스트로브 신호로부터 발생된 제 1 원샷 펄스 신호를 사용하여 입력 데이터를 래치하고 클록 신호로부터 발생된 제 2 원샷 펄스 신호를 사용하여 래치된 입력 데이터를 또 래치하고 래치된 데이터 둘다를 병렬로 메모리 셀로 동시에 기입하는 데이터인 처리 회로를 구비하고, 데이터인 처리 회로는 제 1 원샷 펄스 신호의 지연량과 제 2 원샷 펄스 신호의 다른 지연량을 제어하여 입력 데이터의 래치 마진을 확보하는 반도체 메모리 장치를 제공한다.
반도체 메모리 장치는 2 비트 입력 데이터를 동시에 판독/기입할 수 있는 더블 데이터 레이트형 싱크로너스 다이나믹 랜덤 액세스 메모리인 것이 바람직하다.
또한, 데이터 스트로브 신호 처리 회로는 하나이상의 상승/하강 천이 펄스 발생 회로를 포함하고, 클록 신호 처리 회로는 하나이상의 상승 천이 펄스 발생 회로를 포함하고, 데이터인 처리 회로는 2 셋트이상의 캐스케이드 접속 레지스터 회로를 포함하는 것이 바람직한 모드이다.
본 발명의 제 2 형태에 따르면, 입력 데이터를 순차적으로 획득하여 데이터 스트로브 신호의 상승 에지와 데이터 스트로브 신호의 하강 에지에 응답하여 획득된 입력 데이터를 저장하는 제 1 및 제 2 캐스케이드 접속 데이터 저장 수단으로서, 데이터 스트로브 신호는 2 셋트의 입력 데이터가 반도체 메모리 장치로 입력되는 주기에서 출력되는, 제 1 및 제 2 캐스케이드 접속 데이터 저장 수단, 및 제 1 및 제 2 캐스케이드 접속 데이터 저장 수단으로 입력된 입력 데이터를 동시에 판독하고 클록 신호의 타이밍에 응답하여 병렬로 판독된 입력 데이터를 메모리 셀에 동시에 기입하는 데이터 판독/기입 수단을 구비하는 반도체 메모리 장치를 제공한다.
또한, 본 발명의 제 3 형태에 따르면, 데이터 스트로브 신호의 상승 에지와 데이터 스트로브 신호의 하강 에지로부터 발생된 제 1 원샷 펄스 신호에 응답하여 입력 데이터를 순차적으로 획득하는 제 1 셋트의 2 개의 캐스케이드 접속 데이터 저장 수단으로서, 데이터 스트로브 신호는 2 셋트의 입력 데이터가 반도체 메모리 장치에 입력되는 주기에서 출력되는, 제 1 셋트의 2 개의 캐스케이드 접속 데이터 저장 수단, 제 1 원샷 펄스 신호보다 2 배 긴 주기를 갖는 타이밍 신호에 응답하여 제 1 셋트의 2 개의 데이터 저장 수단에 획득된 2 셋트의 입력 데이터를 동시에 획득하는 제 2 셋트의 2 개의 데이터 저장 수단, 클록 신호의 상승 에지 및 클록 신호의 하강 에지의 적어도 하나로부터 발생된 제 2 원샷 펄스 신호에 응답하여 제 2 셋트의 2 개의 데이터 저장 수단에 획득된 2 셋트의 입력 데이터를 동시에 획득하는 제 3 셋트의 2 개의 데이터 저장 수단, 및 제 3 셋트의 2 개의 데이터 저장 수단에 획득된 2 셋트의 입력 데이터를 병렬로 메모리 셀에 기입하는 데이터 기입 수단을 구비하는 반도체 메모리 장치를 제공한다.
반도체 메모리 장치는 제 1 원샷 펄스 신호 후에 타이밍 신호를 발생하는 수단을 더 구비하는 것이 바람직한 모드이다
또한, 제 2 셋트의 2 개의 데이터 저장 수단은 각각 레지스터 회로로 이루어지는 것이 바람직하다
또한, 반도체 메모리 장치는 제 1 원샷 펄스 신호 후에 타이밍 신호를 발생하는 수단을 더 구비하고, 제 2 셋트의 2 개의 데이터 저장 수단은 각각 레지스터 회로로 이루어지는 것이 바람직한 모드이다.
또한, 반도체 메모리 장치가 데이터 스트로브 신호의 상승/하강 에지중의 하나로부터 지연된 타이밍 신호를 발생하도록 타이밍 신호를 지연하고, 클록 신호의 상승/하강 에지중의 하나로부터 지연된 제 2 원샷 펄스 신호를 발생하도록 제 2 원샷 펄스 신호를 지연하는 지연 수단을 더 구비하는 것이 바람직하다.
또한, 제 2 셋트의 2 개의 데이터 저장 수단은 각각 데이터 래치 회로로 이루어지는 것이 바람직하다
또한, 본 발명의 제 4 형태에 따르면, 입력 데이터를 획득하여 2 셋트의 입력 데이터가 반도체 메모리 장치로 입력되는 주기에서 출력된 데이터 스트로브 신호의 상승/하강 에지중의 하나의 에지에 응답하여 획득된 입력 데이터를 저장하는 제 1 데이터 저장 수단,
입력 데이터를 획득하고 데이터 스트로브 신호의 상승/하강 에지의 다른 에지에 응답하여 획득된 입력 데이터를 저장하는 제 2 데이터 저장 수단, 및
제 1 데이터 저장 수단 및 제 2 데이터 저장 수단에 저장된 입력 데이터를 동시에 판독하고 동시에 판독된 2 셋트의 입력 데이터를 병렬로 메모리 셀에 기입하는 데이터 판독/기입 수단을 구비하는 반도체 메모리 장치를 제공한다.
또한, 본 발명의 제 5 형태에 의하면, 입력 데이터를 획득하고 2 셋트의 입력 데이터가 반도체 메모리 장치에 입력되는 주기에서 출력된 데이터 스트로브 신호의 상승/하강 에지중의 하나의 에지로부터 발생된 제 1 원샷 펄스 신호에 응답하여 획득된 입력 데이터를 저장하는 제 1 데이터 저장 수단과, 입력 데이터를 획득하고 데이터 스트로브 신호의 상승/하강 에지의 다른 에지로부터 발생된 제 2 원샷 펄스 신호에 응답하여 획득된 입력 데이터를 저장하는 제 2 데이터 저장 수단으로 이루어진 제 1 셋트의 2 개의 데이터 저장 수단,
상기 제 1 및 제 2 원샷 펄스 신호중의 어느 하나와 동일한 주기를 갖는 타이밍 신호에 응답하여 제 1 셋트의 2 개의 데이터 저장 수단에 획득된 2 셋트의 입력 데이터를 동시에 획득하는 제 2 셋트의 2 개의 데이터 저장 수단,
클록 신호의 상승 에지 및 클록 신호의 하강 에지중의 적어도 하나로부터 발생된 제 3 원샷 펄스 신호에 응답하여 제 2 셋트의 2 개의 데이터 저장 수단에 획득된 2 셋트의 입력 데이터를 동시에 획득하는 제 3 셋트의 2 개의 데이터 저장 수단, 및
상기 제 3 셋트의 2 개의 데이터 저장 수단에 획득된 2 셋트의 입력 데이터를 병렬로 메모리 셀에 기입하는 데이터 기입 수단을 구비하는 반도체 메모리 장치를 제공한다.
또한, 반도체 메모리 장치는 제 1 및 제 2 원샷 펄스 신호중의 어느 하나의 신호 후에 타이밍 신호를 발생하는 수단을 더 구비하는 것이 바람직한 모드이다.
또한, 제 2 셋트의 2 개의 데이터 저장 수단은 각각 레지스터 회로로 이루어지는 것이 바람직하다.
또한, 반도체 메모리 장치는 제 1 및 제 2 원샷 펄스 신호중의 어느 하나의 신호 후에 타이밍 신호를 발생하는 수단을 더 구비하고, 제 2 셋트의 2 개의 데이터 저장 수단은 각각 레지스터로 이루어지는 것이 바람직하다.
또한, 반도체 메모리 장치가 제 1 및 제 2 원샷 펄스 신호중의 하나로부터 지연된 타이밍 신호를 발생하도록 타이밍 신호를 지연하고, 클록 신호의 상승/하강 에지중의 어느 하나로부터 지연된 제 3 원샷 펄스 신호를 발생하도록 제 3 원샷 펄스 신호를 지연하는 지연 수단을 더 구비하는 것이 바람직한 모드이다.
또한, 제 2 셋트의 2 개의 데이터 저장 수단은 각각 데이터 래치 회로로 이루어지는 것이 바람직하다.
이상 설명한 바와 같이, 상술한 반도체 메모리 장치는 본 발명의 형태에서 정의된 메모리 회로 구성을 채용하고, 다음과 같은 특징을 갖는 동작을 수행할 수 있다. 즉, 데이터 스트로브 신호 (DS) 를 사용하는 DDR-SDRAM 에 있어서, 데이터 스트로브 신호로부터 발생된 원샷 펄스 신호를 사용함으로써 입력 데이터가 래치되고, 이 래치된 입력 데이터가 다시 클록 신호로부터 발생된 또다른 원샷 펄스 신호를 사용함으로써 래치된다. 결과적으로, 데이터 스트로브 신호 제어에 의해 획득된 입력 데이터는 클록 신호 제어로 변화되고, 각각의 원샷 펄스 신호의 지연량을 제어함으로써 입력 데이터의 충분한 래치 마진을 확보할 수 있다. 이 단계에서, 클록 신호에 의한 제어 동작은 클록 신호로부터 발생된 원샷 펄스 신호에 의해 수행되므로, 듀티비 (즉, 하이 레벨 폭과 로우 레벨 폭의 비) 에 대한 클록 신호의 의존성을 해소할 수 있다.
도면을 참조하여, 본 발명의 바람직한 실시예를 설명한다.
제 1 반도체 메모리 장치의 회로 구성/타이밍 챠트
도 1 과 도 2 는 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 전기 회로의 구성을 나타내는 개략적인 블록도들이다. 도 3 은 제 1 실시예에 따른 반도체 메모리 장치의 동작을 설명하는 타이밍 챠트이다. 도 4 는 데이터 스트로브 신호의 타이밍이 가장 빠른 경우에 제 1 반도체 메모리 장치의 래치 마진을 설명하는 도면이다. 도 5 는 데이터 스트로브 신호의 타이밍이 가장 늦은 경우에 제 1 반도체 메모리 장치의 래치 마진을 설명하는 도면이다.
도 1 및 도 2 에 개략적으로 나타난 바와 같이, 제 1 실시예의 반도체 메모리 장치는 주로 데이터 스트로브 신호 회로 (11), 클럭 신호 회로 (12), 및 데이터인(data-in) 회로 (13) 로 구성되어 있다.
정확하게 말하자면, 도 1(a) 에 도시된 것처럼, 데이터 스트로브 신호 회로 (11) 는 입력 버퍼 (111), 상승/하강 천이 펄스 발생 회로 (112), 및 하강 천이 펄스 발생 회로 (113) 를 가지고 있다.
입력 버퍼 (111) 는 상승/하강 천이 펄스 발생회로 (112) 와 하강 천이 펄스 발생 회로 (113) 양자에 데이터 스트로브 신호 DS 를 공급한다. 상승/하강 천이 펄스 발생 회로 (112) 는 입력 버퍼 (111) 의 출력 신호의 상승 에지와 하강 에지를 검출하여, 원샷 펄스 신호 "Φdseo" 를 발생한다. 하강 천이 펄스 발생회로 (113) 는 입력 버퍼 (111) 의 출력 신호의 하강 에지를 검출하여, 원샷 펄스 신호 "Φdsod" 를 발생한다.
도 1(b) 에 도시된 것처럼, 클럭 신호 회로 (12) 는 입력 버퍼 (121) 와 상승 천이 펄스 발생 회로 (122) 를 갖는다.
입력 버퍼 (121) 는 상승 천이 펄스 발생회로 (122) 에 클럭 신호 CLK 를 공급한다. 상승 천이 펄스 발생 회로 (122) 는 입력 버퍼 (121) 의 출력 신호의 상승 에지를 검출하여, 원샷 펄스 신호 "Φclkdin" 을 생성한다.
도 2(a) 에 도시된 것처럼, 데이터인 회로 (13) 는 입력 버퍼 (131), 레지스터 회로 (132, 133, 134, 135, 136, 137), 및 데이터 버스 드라이브 회로 (138) 를 가지고 있다.
입력 버퍼 (131) 는 데이터 입력 신호 DINi (i = 1 내지 8) 를 레지스터 회로 (132) 에 공급한다. 레지스터 회로 (132) 는 원샷 펄스 신호 "Φdseo" 에 응답하여 입력 버퍼 (131) 로부터 출력 신호를 획득한다. 레지스터 회로 (133) 는 다음 원샷 펄스 신호 "Φdseo" 에 응답하여 레지스터 회로 (132) 로부터 출력 신호를 획득한다. 레지스터 회로 (134) 와 레지스터 회로 (135) 양자는 원샷 펄스 신호 "Φdsod" 에 응답하여 레지스터 회로 (132, 133) 로부터 출력 신호를 획득하여, 출력 신호 "ed1" 과 "od1" 을 각각 발생한다. 또한, 레지스터 회로 (136) 와 레지스터 회로 (137) 양자는 원샷 펄스 신호 "Φclkdin" 에 응답하여 레지스터 회로 (134, 135) 로부터 출력 신호를 획득하여, 출력 신호 "ed2" 과 "od2" 를 각각 발생한다. 데이터 버스 드라이브 회로 (138) 는 레지스터 회로 (136) 의 출력 데이터 "ed2" 와 레지스터 회로 (137) 의 출력 데이터 "od2" 를 병렬로 짝수 데이터 버스 DBEi (i = 1 내지 8) 와 홀수 데이터 버스 DBOi (i = 1 내지 8) 에 공급하여, 입력 데이터가 메모리 셀에 기입되게 한다(도시되지 않음).
제 1 실시예에서는, 상기의 모든 레지스터 회로 (132, 133, 134, 135, 136, 및 137) 가 도 2(b) 에 도시된 레지스터 회로 (14) 의 회로 구성과 동일한 회로 구성을 갖는다. 이 레지스터 회로 (14) 는 도 37(b) 에 지시된 레지스터 회로 (203) 와 동일한 구성/기능을 갖는다.
제 1 반도체 메모리 장치의 동작
다음으로, 제 1 실시예에 따른 반도체 메모리 장치의 동작을 도 1 내지 도 5 를 참조하여 설명한다. 도 1(a) 에 나타난 데이터 스트로브 신호 회로 (11) 에서는, 데이터 스트로브 신호 DS 의 상승 에지와 하강 에지가 검출되어, 원샷 펄스 신호 "Φdseo" 를 발생하고, 또한, 상기 하강 에지는 원샷 펄스 신호 "Φdsod" 를 발생하기 위해 검출된다. 한편으로, 도 1(b) 에 나타난 클럭 신호 회로 (12) 에서는, 클럭 신호 CLK 의 상승 에지가 검출되어, 원샷 펄스 신호 "Φclkdin" 를 발생한다. 도 2(a) 에 도시된 데이터인 회로 (13) 에서는, 데이터 스트로브 신호 DS 의 상승/하강 천이를 검출함으로써 발생된 원샷 펄스 신호 "Φdseo" 에 응답하여, 데이터 입력 신호 DINi 가 레지스터 회로 (132, 133) 에 순차적으로 1 개씩 획득된다. 다음으로, 레지스터 회로 (132, 133) 에 의해 획득된 2 셋트(개)의 데이터가, 데이터 스트로브 신호 DS 의 하강 천이를 검출함으로써 발생된 다른 원샷 펄스 신호 "Φdsod" 에 응답하여 레지스터 회로 (134, 135) 에 의해 동시에 획득된다. 이 단계에서, 미스-래치(mis-latching) 동작을 피하기 위해, 상기 원샷 펄스 신호 "Φdsod" 는 상기 원샷 펄스 신호 "Φdseo" 뒤에 생성되는 방식으로 지연된다.
그후, 레지스터 회로 (134, 135) 에 의해 획득된 데이터 "ed1" 및 "od1" 양자는, 클럭 신호 CLK 의 상승 천이를 검출함으로써 발생되는 원샷 펄스 신호 "Φclkdin" 에 응답하여, 다음 레지스터 회로 (136, 137) 에 전송된다. 클럭 신호 CLK 와 데이터 스트로브 신호 DS 와의 타이밍차를 나타내는 규격(technical standard) "tDQSS" 은, 클럭 주기를 "tCK" 라고 가정할 때, 예를 들면, 0.75 tCK(최소 tDQSS) 에서 1.25 tCK(최대 tDQSS)의 범위에 위치한다. 결과적으로, 도 4 및 도 5 에 나타난 것처럼, 0.75 tCK 와 1.25 tCK 의 경우에, 미스-래치 동작에 대한 마진의 확보가 필요하다. 제 1 실시예서는, 도 4 의 타이밍 챠트에서와 같이, 원샷 펄스 신호 "Φdsod" 발생부와 원샷 펄스 신호 "Φclkdin" 발생부 사이에서 신호 발생 타이밍을 선택함으로써, 데이터 스트로브 신호 DS 가 가장 빠른 타이밍을 가지더라도, 래치 마진이 확보될 수 있다. 또한, 도 5 의 타이밍 챠트는, 데이터 스트로브 신호 DS 가 가장 늦은 타이밍을 가지더라도 래치 마진이 확보될 수 있다는 것을 나타낸다.
전술한 바와같이, 상기의 회로 구성을 갖는 제 1 반도체 메모리 장치에 따르면, 데이터 스트로브 신호 DS 를 제어함으로써 획득되는 입력 데이터가 클럭 신호 CLK 의 제어로 전환될 때의 래치 마진을 확보할 수 있다. 이 실시예에서, 제 1 반도체 메모리 장치는, 클럭 신호 CLK 와 데이터 스트로브 신호 DS 와의 타이밍차를 나타내는 규격 tDQSS 가 기준치 (1 tCK) 에 비교적 근접하는 경우에 적용될 수 있다.
또한, 이 실시예에서는, 클럭 신호 CLK 에 의한 제어 동작이 원샷 펄스 신호 "Φclkdin" 에 의해 수행되므로, 듀티비(duty ratio)에 대한 클럭 신호 CLK 의 의존성이 해소될 수 있다.
제 2 반도체 장치의 회로 구성
도 6 과 도 7 은 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 전기 회로의 구성을 나타내는 개략적인 블록도들이다.
제 2 실시예의 반도체 메모리 장치는, 주로 데이터 스트로브 신호 회로 (21), 클럭 신호 회로 (22), 및 데이터인 회로 (23) 로 구성된다.
도 6(a) 에 도시된 것처럼, 데이터 스트로브 신호 회로 (21) 는 입력 버퍼 (211), 상승/하강 천이 펄스 발생 회로 (212), 및 하강 천이 펄스 발생 회로 (213) 를 갖는다.
도 6(a) 에 도시된 제 2 반도체 메모리 장치에 사용된 입력 버퍼 (211), 상승/하강 천이 펄스 발생 회로 (212), 및 하강 천이 펄스 발생 회로 (213) 는 도 1(a) 에 도시된 제 1 반도체 메모리 장치에 사용된 입력 버퍼 (111), 상승/하강 천이 펄스 발생회로 (112), 및 하강 천이 펄스 발생회로 (113) 와 동일한 회로 구성 및 기능을 갖는다.
결과적으로, 제 2 실시예의 데이터 스트로브 신호 회로 (21) 는 제 1 실시예의 데이터 스트로브 신호 회로 (11) 와 동일한 기능을 갖는다.
도 6(b) 에 도시된 것처럼, 클럭 신호 회로 (22) 는 입력 버퍼 (221), 상승 천이 펄스 발생 회로 (222), 지연 회로 (223), 분주 회로 (224), 상승 천이 펄스 발생 회로 (225), 및 스위치 회로 (226) 를 갖는다.
입력 버퍼 (221) 및 상승 천이 펄스 발생 회로 (225) 는 각각 도 1(b) 에 도시된 바와 같은 입력 버퍼 (121) 및 상승 천이 펄스 발생 회로 (122) 와 동일한 회로 구성 및 기능을 갖는다. 제 2 반도체 메모리 장치에 사용된 입력 버퍼 (221), 상승 천이 펄스 발생 회로 (222), 지연 회로 (223), 분주 회로 (224), 및 상승 천이 펄스 발생 회로 (225) 는, 도 36 에 도시된 제 1 의 종래 메모리 장치에 사용된 입력 버퍼 (2011), 상승 천이 펄스 발생 회로 (2012), 지연 회로 (2013), 분주 회로 (2014), 및 상승 천이 펄스 발생 회로 (2015) 와 동일한 회로 구성 및 기능을 갖는다. 따라서, 클럭 신호 회로 (22) 는 도 6(b) 에 도시된 것처럼 스위치 회로 (226) 가 접속되어 있는 조건에서 제 1 실시예에 따른 클럭 신호 회로 (12) 와 동일한 기능을 가질 수도 있다. 반대로, 이 스위치 회로 (226) 가 현재 접속 상태로부터 스위치되는 경우에는, 클럭 신호 회로 (22) 는 제 1 의 종래 기술에 사용된 클럭 신호 회로 (201) 와 동일한 기능을 가질 수도 있다.
도 7 에 도시된 바와 같이, 데이터인 회로 (23) 는 입력 버퍼 (231), 레지스터 회로 (232, 233, 234, 235, 236, 및 237), 데이터 버스 드라이브 회로 (238), 및 스위치 회로 (239, 2310, 및 2311) 를 가진다.
제 2 실시예에 사용된 입력 버퍼 (231), 레지스터 회로 (232, 233, 234, 235, 236, 237), 및 데이터 버스 드라이브 회로 (238) 는 각각, 도 2(a) 의 제 1 실시예에 사용된 입력 버퍼 (131), 레지스터 회로 (132, 133, 134, 135, 136, 137), 및 데이터 버스 드라이브 회로 (138) 와 동일한 회로 구성 및 기능을 갖는다. 또한, 제 2 실시예에 사용된 입력 버퍼 (231), 레지스터 회로 (232, 233, 236, 237), 및 데이터 버스 드라이브 회로 (238) 는 각각, 도 37(a) 의 제 2 종래 기술에 사용된 입력 버퍼 (2021), 레지스터 회로 (2022, 2023, 2024, 2025), 및 데이터 버스 드라이브 회로 (2026) 와 동일한 회로 구성 및 기능을 갖는다.
결과적으로, 데이터인 회로 (23) 는 스위치 회로 (239, 2310, 2311) 가 도 7 에 나타난 것과 같이 접속되어 있는 조건에서 제 1 실시예의 데이터인 회로 (13) 와 동일한 기능을 가질 수도 있다. 반대로, 스위치 회로 (239, 2310, 2311) 가 현재 접속 상태로부터 스위치되는 경우에는, 제 2 실시예의 데이터인 회로 (23) 는 제 1 종래 기술의 데이터인 회로 (202) 와 동일한 기능을 가질 수도 있다.
제 2 반도체 메모리 장치의 동작
전술한 바와 같이, 상기 회로 구성을 갖는 제 2 반도체 메모리 장치에 따르면, 제 2 메모리 장치에 사용된 스위치 회로 (226, 239, 2310, 및 2311) 의 스위칭 조건에 따라서, 제 1 반도체 메모리 장치의 메모리 동작과 제 1 종래 기술의 메모리 동작이 적절하게 스위치될 수 있다.
또한, 스위치 회로 (226, 239, 및 2310) 는 본딩 옵션의 설정에 의하여 고정적으로 임의 스위칭 포지션으로 스위치될 수도 있다. 결과적으로, 제 2 반도체 메모리 장치에 따르면, 제 1 반도체 메모리 장치 및 제 1 종래 메모리 장치 중에서 임의의 메모리 장치가 용이하게 선택될 수 있으므로, 소망 반도체 메모리 장치를 조립하는 장치 품종들을 스위치하는 과도기에 있어서, 반도체 메모리 장치의 생산 계획상 유리하다.
제 3 반도체 메모리 장치의 회로구성/타이밍 챠트
도 8 및 도 9 는 본 발명의 제 3 실시예에 따른 반도체 메모리 장치의 전기회로구성을 나타내는 개략적 블록도이다. 도 10 은 제 3 실시예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 타이밍 챠트이다. 도 11 은 데이터 스트로브 (strobe) 신호의 타이밍이 가장 빠른 경우의 제 3 실시예의 래치 마진을 설명하기 위한 설명도이다. 도 12 는 데이터 스트로브 신호의 타이밍이 가장 늦은 경우의 제 3 실시예의 래치 마진을 설명하기 위한 설명도이다.
도 8 및 도 9 에 개략적으로 나타낸 바와 같이, 이 제 3 실시예의 반도체 메모리 장치는 데이터 스트로브 신호 회로 (31), 클록 신호 회로 (32) 및 데이터인 회로 (33) 를 주요 구성으로 한다.
상세히 설명하면, 도 8(a) 에 나타낸 바와 같이, 데이터 스트로브 신호 회로 (31) 는 입력 버퍼 (311), 상승/하강 천이 펄스 발생 회로 (312), 지연회로 (313) 및 하강 천이 펄스 발생 회로 (314) 를 갖고 있다.
이 제 3 실시예에서 사용된 입력 버퍼 (311), 상승/하강 천이 펄스 발생 회로 (312) 및 하강 천이 펄스 발생 회로 (314) 는 각각 도 1(a) 에 나타낸 제 1 반도체 메모리 장치에 사용된 입력 버퍼 (111), 상승/하강 천이 펄스 발생 회로 (112) 및 하강 천이 펄스 발생 회로 (114) 와 동일한 회로구성 및 기능을 갖는다. 또한, 지연회로 (313) 는 입력 버퍼 (311) 의 출력신호를 소정 시간만큼 지연시켜 이 지연된 신호를 하강 천이 펄스 발생 회로 (314) 에 공급한다. 그 결과, 이 제 3 실시예의 데이터 스트로브 신호 회로 (31) 에서는 다른 원샷 펄스 신호 "Φdsod" 에 대한 원샷 펄스 신호 "Φdsed" 의 발생 타이밍이 제 1 실시예의 발생 타이밍에 비하여 소정 시간만큼 지연되어 있다.
클록 신호 회로 (32) 는 도 8(b) 에 나타낸 바와 같이 입력 버퍼 (321), 지연회로 (322) 및 상승 천이 펄스 발생 회로 (323) 를 갖고 있다.
이 제 3 반도체 메모리 장치에 사용된 입력 버퍼 (321) 및 상승 천이 펄스 발생 회로 (323) 는 도 1(b) 에 나타낸 제 1 반도체 메모리 장치에 사용된 입력 버퍼 (121) 및 상승 천이 펄스 발생 회로 (123) 와 동일한 회로구성 및 기능을 갖는다. 또한, 지연회로 (322) 는 입력 버퍼 (321) 의 출력신호를 소정 시간만큼 지연시켜 이 지연된 신호를 상승 천이 펄스 발생 회로 (323) 에 공급한다. 그 결과, 이 제 3 실시예의 클록 신호 회로 (32) 는 원샷 펄스 신호 "Φclkdin" 의 발생 타이밍이 제 1 실시예의 발생 타이밍에 비하여 소정 시간만큼 지연되어 있다.
도 9 에 나타낸 바와 같이, 데이터인 회로 (33) 는 입력 버퍼 (331), 레지스터 회로 (332, 333, 334, 335, 336 및 337) 및 데이터 버스 드라이브 회로 (338) 를 갖고 있다.
제 3 실시예에 사용된 입력 버퍼 (331), 레지스터 회로 (332, 333, 334, 335, 336 및 337) 및 데이터 버스 드라이브 회로 (338) 는 각각 도 2(a) 의 제 1 실시예에 사용된 입력 버퍼 (131), 레지스터 회로 (132, 133, 134, 135, 136 및 137) 및 데이터 버스 드라이브 회로 (138) 와 동일한 회로구성 및 기능을 갖는다.
제 3 반도체 메모리 장치의 동작
이하, 도 8 내지 도 12 를 참조하여 제 3 실시예에 따른 반도체 메모리 장치의 동작에 대해 설명한다. 도 8(a) 에 나타낸 데이터 스트로브 신호 회로 (31) 에서는, 데이터 스트로브 신호 (DS) 의 상승 에지 및 하강 에지를 검출하여 원샷 펄스 신호 "Φdseo" 를 발생시키며, 이 데이터 스트로브 신호 (DS) 의 하강 에지를 검출하여 다른 원샷 펄스 신호 "Φdsod" 를 발생시킨다. 한편, 도 8(b) 에 나타낸 클록 신호 회로 (32) 에서는, 지연된 클록 신호 (CLK) 의 상승 에지를 검출하여 또 다른 원샷 펄스 신호 "Φclkdin" 를 발생시킨다.
도 9 에 나타낸 데이터인 회로 (33) 에서는, 데이터 스트로브 신호 (DS) 의 상승/하강 천이를 검출함으로써 발생된 원샷 펄스 신호 "Φdseo" 에 응하여, 데이터 입력신호 (DINi) 가 순차적으로 하나씩 레지스터 회로 (332 및 333) 에 획득되게 된다. 다음으로, 레지스터 회로 (332 및 333) 에 입력된 2 개조의 데이터는, 데이터 스트로브 신호 (DS) 의 하강 천이를 검출함으로써 발생된 다른 원샷 펄스 신호 "Φdsod" 에 응하여, 레지스터 회로 (334 및 335) 에 의해 동시에 획득된다. 이 단계에서, 미스래치 동작을 방지하기 위하여, 두번째 언급한 원샷 펄스 신호 "Φdsod" 가 첫번째 언급한 원샷 펄스 신호 "Φdseo" 이후에 발생되도록 두번째 언급한 원샷 펄스 신호 "Φdsod" 는 지연된다.
그 다음, 레지스터 회로 (334 및 335) 에 입력된 데이터 "ed1" 및 "od1" 는, 클록 신호 (CLK) 의 상승천이의 검출에 의해 발생된 원샷 펄스 신호 "Φclkdin" 에 응하여, 다음 레지스터 (336 및 337) 에 전송되게 된다. 클록주기가 "tCK" 로 선택된 것으로 가정하면, 클록 신호 (CLK) 와 데이터 스트로브 신호 (DS) 사이의 타이밍차를 나타내는 기술상 표준 (규격) "tDQSS" 은 예를들어 0.75 tCK (최소 tDQSS) 내지 1.25 tCK (최대 tDQSS) 의 범위이다. 따라서, 도 11 및 도 12 에 나타낸 바와 같이, 0.75 tCK 및 1.25 tCK 의 2 개 경우에는, 미스래치 동작에 대하여 마진이 확보되어야 한다. 이를 위하여, 원샷 펄스 신호 "Φdsod" 발생부의 지연회로 (313) 의 지연량 및 원샷 펄스 신호 "Φclkdin" 발생부의 지연회로 (322) 의 지연량은 모두 최적값으로 제어된다. 그 결과, 이 제 3 실시예에서는, 도 11 에서 데이터 스트로브 신호 (DS) 가 가장 빠른 타이밍을 갖는 조건하에서도 래치 마진이 확보될 수 있게 된다. 또한, 도 12 의 타이밍 챠트는, 데이터 스트로브 신호가 가장 늦은 타이밍을 갖는 경우에도 래치 마진이 확보될 수 있음을 보여준다.
전술한 바와 같이, 전술한 회로구성을 갖는 제 3 반도체 메모리 장치에 따르면, 데이터 스트로브 신호 (DS) 의 제어에 의해 입력된 입력 데이터가 클록 신호 (CLK) 의 제어로 변환되는 경우에 래치 마진을 확보하는 것이 가능하게 된다. 이 실시예에서, 이 제 3 반도체 메모리 장치에서는, 래치 마진을 확보하는데 사용되는 지연회로의 총 개수가 증대되기는 하나, 클록 신호 (CLK) 와 데이터 스트로브 신호 (DS) 사이의 타이밍차를 나타내는 규격 "tDQSS" 이 큰 경우에도 적용될 수 있다.
또한, 이 실시예에서는, 클록 신호 (CLK) 에 의한 제어동작이 원샷 펄스 신호 "Φclkdin" 에 의해 수행되므로, 이 클록 신호 (CK) 의 듀티비 (duty ratio) 에 대한 의존성을 해소할 수 있게 된다.
제 4 반도체 장치의 회로구성
도 13 및 도 14 는 본 발명의 제 4 실시예에 따른 반도체 메모리 장치의 전기회로구성을 나타내는 개략적 블록도이다.
이 제 4 실시예의 반도체 메모리 장치는 데이터 스트로브 신호 회로 (41), 클록 신호 회로 (42) 및 데이터인 회로 (43) 를 주요 구성으로 한다.
도 13(a) 에 나타낸 바와 같이, 데이터 스트로브 신호 회로 (41) 는 입력 버퍼 (411), 상승/하강 천이 펄스 발생 회로 (412), 지연회로 (413) 및 하강 천이 펄스 발생 회로 (414) 를 갖고 있다.
도 13(a) 에 나타낸 제 4 반도체 메모리 장치에 사용된 입력 버퍼 (411), 상승/하강 천이 펄스 발생 회로 (412), 지연회로 (413) 및 하강 천이 펄스 발생 회로 (414) 는 각각 도 8(a) 에 나타낸 제 3 반도체 메모리 장치에 사용된 입력 버퍼 (311), 상승/하강 천이 펄스 발생 회로 (312), 지연회로 (313) 및 하강 천이 펄스 발생 회로 (314) 와 동일한 회로구성 및 기능을 갖고 있다.
그 결과, 제 4 실시예의 데이터 스트로브 신호 회로 (41) 는 제 3 실시예의 데이터 스트로브 신호 회로 (31) 와 동일한 기능을 갖는다.
도 13(b) 에 나타낸 바와 같이, 클록 신호 회로 (42) 는 입력 버퍼 (421), 상승 천이 펄스 발생 회로 (422), 지연회로 (423), 분주 회로 (424), 상승 천이 펄스 발생 회로 (425) 및 스위치 회로 (426) 를 갖고 있다.
입력 버퍼 (421), 지연회로 (423) 및 상승 천이 펄스 발생 회로 (425) 는 각각 도 8(b) 에 나타낸 입력 버퍼 (321), 지연회로 (322) 및 상승 천이 펄스 발생 회로 (323) 와 동일한 회로구성 및 기능을 갖는다. 제 4 반도체 메모리 장치에 사용된 입력 버퍼 (421), 상승 천이 펄스 발생 회로 (422), 지연회로 (423), 분주 회로 (424) 및 상승 천이 펄스 발생 회로 (425) 는 각각 도 36 에 나타낸 제 1 종래기술의 메모리 장치에 사용된 입력 버퍼 (2011), 상승 천이 펄스 발생 회로 (2012), 지연회로 (2013), 분주 회로 (2014) 및 상승 천이 펄스 발생 회로 (2015) 와 동일한 회로구성 및 기능을 갖는다. 따라서, 스위치 회로 (426) 가 도 13(b) 에 나타낸 바와 같이 접속된 조건하에서는, 클록 신호 회로 (42) 가 제 3 실시예에 따른 클록 신호 회로 (32) 와 동일한 기능을 가지게 될 것이다. 반대로, 스위치 회로 (426) 가 현재의 스위치 상태로부터 스위칭되는 경우에는, 클록 신호 회로 (42) 가 제 1 종래기술에서 사용된 클록 신호 회로 (201) 와 동일한 기능을 갖게 될 것이다.
도 14 에 나타낸 바와 같이, 데이터인 회로 (43) 는 입력 버퍼 (431), 레지스터 회로 (432, 433, 434, 435, 436 및 437), 데이터 버스 드라이브 회로 (438), 및 스위치 회로 (439, 4310 및 4311) 를 갖고 있다.
제 4 실시예에 사용된 입력 버퍼 (431), 레지스터 회로 (432, 433, 434, 435, 436 및 437) 및 데이터 버스 드라이브 회로 (438) 는 각각 도 9(a) 의 제 4 실시예에 사용된 입력 버퍼 (331), 레지스터 회로 (332, 333, 334, 335, 336 및 337) 및 데이터 버스 드라이브 회로 (338) 와 동일한 회로구성 및 기능을 갖는다. 또한, 제 4 실시예에 사용된 입력 버퍼 (431), 레지스터 회로 (432, 433, 434, 435, 436 및 437) 및 데이터 버스 드라이브 회로 (438) 는 각각 도 37(a) 의 제 2 종래기술에 사용된 입력 버퍼 (2021), 레지스터 회로 (2022, 2023, 2024 및 2025) 및 데이터 버스 드라이브 회로 (2026) 와 동일한 회로구성 및 기능을 갖는다.
그 결과, 스위치 회로 (439, 4310 및 4311) 가 도 14 에 나타낸 바와 같이 접속된 조건하에서는, 데이터인 회로 (43) 가 제 3 실시예의 데이터인 회로 (33) 와 동일한 기능을 수행하게 될 것이다. 반대로, 스위치 회로 (439, 4310 및 4311) 가 현재의 스위치 상태로부터 스위칭되는 경우에는, 제 3 실시예의 데이터인 회로 (33) 가 제 1 종래기술의 데이터인 회로 (202) 와 동일한 기능을 갖게 될 것이다.
제 4 반도체 메모리 장치의 동작
전술한 바와 같이, 전술한 회로구성을 갖는 제 4 반도체 메모리 장치에 따르면, 제 3 반도체 메모리 장치에서 수행되는 메모리 동작과 제 1 종래기술의 메모리 장치에서 수행되는 메모리 동작은, 이 제 4 메모리 장치에서 사용된 스위치 회로 (426, 439, 4310 및 4311) 의 스위칭 조건에 따라서 적절하게 스위칭될 수 있다.
또한, 이들 스위치 회로 (426, 439, 4310 및 4311) 는 본딩 옵션 (bonding option) 으로 설정함으로써, 임의의 스위칭 위치로 고정적으로 스위칭될 수 있는 것으로 이해되어야 한다. 따라서, 제 4 반도체 메모리 장치에 따르면, 제 2 반도체 메모리 장치에서와 동일한 장점을 실현할 수 있게 된다.
제 5 반도체 장치의 회로 구성/타이밍 챠트
도 15 및 도 16 은 본 발명의 제 5 실시예에 따른 반도체 메모리 장치의 전기 회로 구성을 나타내는 개략 블록도이다. 도 17 은 제 5 실시예에 따른 반도체 메모리 장치의 동작을 설명하는 타이밍 챠트이다. 도 18 은 데이터 스트로브 신호가 가장 빠른 타이밍을 갖는 경우에, 제 5 반도체 메모리 장치의 래치 마진을 설명하는 설명도이다. 도 19 는 데이터 스트로브 신호가 가장 늦은 타이밍을 갖는 경우에, 제 5 반도체 메모리 장치의 래치 마진을 설명하는 설명도이다.
엄밀히 말하면, 도 15 (a) 에 도시된 바와 같이, 데이터 스트로브 신호 회로 (51) 는, 입력 버퍼 (511), 상승 천이 펄스 발생 회로 (512), 및 하강 천이 펄스 발생 회로 (513) 를 포함한다.
입력 버퍼 (511) 는 데이터 스트로브 신호 (DS) 를 상승 천이 펄스 발생 회로 (512) 및 하강 천이 펄스 발생 회로 (513) 양자에 공급한다. 상승 천이 펄스 발생 회로 (512) 는 입력 버퍼 (511) 로부터 출력 신호의 상승 에지를 검출함으로써, 원샷 펄스 신호 "Φdse" 를 생성한다. 하강 천이 펄스 발생 회로 (513) 는 입력 버퍼 (511) 로부터 출력 신호의 하강 에지를 검출함으로써, 원샷 펄스 신호 "Φdso" 를 발생한다.
도 15 (b) 에 지시된 바와 같이, 클록 신호 회로 (52) 는 입력 버퍼 (521), 지연 회로 (522), 및 상승 천이 펄스 발생 회로 (523) 를 포함한다.
입력 버퍼 (521) 는 클록 신호 (CLK) 를 지연 회로 (522) 로 공급한다. 지연 회로 (522) 는 입력 버퍼 (521) 로부터 유도된 출력 신호를 소정의 시간만큼 지연시킨다. 상승 천이 펄스 발생 회로 (523) 는 지연 회로 (522) 로부터 출력 신호의 상승 에지를 검출함으로써, 원샷 펄스 신호 "Φclkdin" 를 발생한다.
도 16 (a) 에 도시된 바와 같이, 데이터인 회로 (53) 는 입력 버퍼 (531), 레지스터 회로 (532, 533, 535, 536, 537, 538), 지연 회로 (534), 및 데이터 버스 드라이브 회로 (539) 를 포함한다.
입력 버퍼 (531) 는 데이터 입력 신호 (DINi(i = 1 내지 8)) 를 레지스터 회로 (532 및 533) 로 공급한다. 레지스터 회로 (532) 는 원샷 펄스 신호 "Φdse" 에 응답하여 입력 버퍼 (531) 로부터 유도된 출력 신호를 획득한다. 레지스터 회로 (533) 는 원샷 펄스 신호 "Φdseo" 에 응답하여 입력 버퍼 (531) 로부터 유도된 출력 신호를 획득한다. 지연 회로 (534) 는 원샷 펄스 신호 "Φdso" 를 다른 원샷 펄스 신호 "Φdsod" 로 소정의 시간만큼 지연시킨다. 레지스터 회로 (535) 및 레지스터 회로 (536) 양자는, 원샷 펄스 신호 "Φdsod"에 응답하여 레지스터 회로 (532 및 533) 로부터 유도된 출력 신호를 획득함으로써, 출력 신호 "ed1" 및 "od1" 을 각각 발생한다. 또한, 레지스터 회로 (537) 및 레지스터 회로 (538) 양자는, 원샷 펄스 신호 "Φclkdin"에 응답하여 레지스터 회로 (535 및 536) 로부터 유도된 출력 신호를 획득함으로써, 출력 신호 "ed2" 및 "od2" 을 각각 발생한다. 데이터 버스 드라이브 회로 (539) 는 레지스터 회로 (537) 로부터 유도된 출력 데이터 "ed2" 와 레지스터 회로 (538) 로부터 유도된 출력 데이터 "od2" 양자를 짝수 데이터 버스 (DBEi (i = 1 내지 8)) 및 홀수 데이터 버스 (DBOi (i = 1 내지 8)) 로 병렬로 공급하여, 입력 데이터를 메모리 셀 (도시 않음) 로 기입한다.
본 제 5 실시예에 있어서, 모든 레지스터 회로 (532, 533, 536, 537, 및 538) 는, 도 16 (b) 에 도시된 레지스터 회로 (53) 의 회로 구성와 동일한 회로 구성을 갖는다. 이 레지스터 회로 (54) 는 도 37 (b) 에 지시된 레지스터 회로 (203) 의 배치/기능과 동일한 배치/기능을 갖는다.
제 5 반도체 메모리 장치의 동작
다음, 도 15 내지 도 19 를 참조하여, 제 5 실시예에 따른 반도체 메모리 장치의 동작을 설명한다.
도 15 (a) 에 도시된 데이터 스트로브 신호 회로 (51) 에 있어서, 데이터 스트로브 신호 (DS) 의 상승 에지가 검출되어 원샷 펄스 신호 "Φdse" 를 발생하고, 또한 원샷 펄스 신호 "Φdso" 를 발생하기 위해, 이 데이터 스트로브 신호 (DS) 의 하강 에지가 검출된다. 반면에, 도 15 (b) 에 도시된 클록 신호 회로 (52) 에 있어서, 지연 클록 신호 (CLK) 의 상승 에지가 검출되어, 원샷 펄스 신호 "Φclkdin" 를 발생한다.
도 16 (a) 에 도시된 데이터인 회로 (53) 에 있어서, 데이터 스트로브 신호 (DS) 의 상승 천이를 검출함으로써 발생된 원샷 펄스 신호 "Φdse" 에 응답하여, 데이터 입력 신호 (DINi) 가 레지스터 회로 (532) 로 획득된다. 또한, 데이터 스트로브 신호 (DS) 의 하강 천이를 검출함으로써 발생된 원샷 펄스 신호 "Φdso" 에 응답하여, 데이터 입력 신호 (DINi) 가 레지스터 회로 (533) 로 획득된다. 다음, 레지스터 회로 (532 및 536) 에 의해 획득된 2 셋트의 데이터는, 데이터 스트로브 신호 (DS) 의 하강 천이를 검출함으로써 발생된 다른 원샷 펄스 신호 "Φdsod" 에 응답하여, 레지스터 회로 (535 및 536) 에 의해 동시에 획득된다. 이 단계에서, 미스래칭 동작을 피하기 위해, 제 2 원샷 펄스 신호 "Φdsod" 가 제 1 원샷 펄스 신호 "Φdso" 후에 발생되는 방식으로 제 2 원샷 펄스 신호 "Φdsod" 가 지연된다.
그후, 레지스터 회로 (535 및 536) 에 의해 획득된 데이터 "ed1" 및 "od1" 양자는, 클록 신호 (CLK) 의 상승 천이를 검출함으로써 발생된 원샷 펄스 신호 "Φclkdin" 에 응답하여 다음 레지스터 회로 (537 및 538) 로 전송된다. 클록 주기를 "tCK" 이라 하면, 클록 신호 (CLK) 와 데이터 스트로브 신호 (DS) 사이의 타이밍 차이를 나타내는 기술적 표준 "tDQSS" 은, 예를 들어 0.75 tCK (최소 tDQSS) 로부터 1.25 tCK (최대 tDQSS) 사이에 위치한다. 결과적으로, 도 18 및 도 19 에 나타낸 바와 같이, 0.75 tCK 및 1.25 tCK 의 경우에, 미스래칭 동작에 대하여, 마진은 반드시 확보되거나, 보장된다. 이 목적을 위해, 원샷 펄스 신호 "Φdsod" 발생부에서 지연 회로 (534) 의 지연량과 원샷 펄스 신호 "Φdlkdin" 발생부에서 지연 회로 (522) 의 지연량은 최적치로 제어된다. 따라서, 도 18 에서, 데이터 스트로브 신호 (DS) 가 가장 빠른 타이밍을 갖는 조건하에서도, 래치 마진이 확보될 수 있다. 또한, 도 19 에서, 이 타이밍 챠트는, 데이터 스트로브 신호가 가장 늦은 타이밍을 갖는 조건하에서도 래치 마진이 확보될 수 있다는 것을 나타낸다.
상술한 바와 같이, 상술된 회로 구성을 갖는 제 5 반도체 메모리에 따르면, 데이터 스트로브 신호 (DS) 의 제어에 의해 획득된 입력 데이터가 클록 신호 (CLK) 의 제어로 변환될 때, 래치 마진의 확보가 가능하다. 이 실시예에 있어서, 래치 마진을 확보하기 위해 사용되는 이들 지연 회로의 전체 수가 증가하더라도, 클록 신호 (CLK)에 의해 발생된 원샷 펄스 신호의 주파수와 데이터 스트로브 신호 (DS) 를 서로 동일하게 할 수 있기 때문에, 다른 실시예와 비교하여, 제 5 반도체 메모리 장치는 보다 높은 주파수의 메모리 장치에 적용할 수 있다.
제 6 반도체 장치의 회로 구성
도 20 및 도 21 은 본 발명의 제 6 실시예에 따른 반도체 메모리 장치의 전기 회로 구성을 나타내는 개략 블록도이다.
제 6 실시예의 반도체 메모리 장치는, 데이터 스트로브 신호 회로 (61), 클록 신호 회로 (62), 및 데이터인 회로 (63) 로 주로 배치되어 있다.
도 20 (a) 에 지시된 바와 같이, 데이터 스트로브 신호 회로 (61) 는, 입력 버퍼 (611), 상승 천이 펄스 발생 회로 (612), 및 하강 천이 펄스 발생 회로 (613) 를 포함한다.
도 20 (a) 에 도시된 이 제 6 반도체 메모리 장치내에 사용된 상승 천이 펄스 발생 회로 (612) 및 하강 천이 펄스 발생 회로 (613) 는, 도 15 (a) 에 도시된 제 5 반도체 메모리 장치에서 사용된, 입력 버퍼 (511), 상승 천이 펄스 발생 회로 (512), 및 하강 천이 펄스 발생 회로 (513) 와 동일한 회로 구성 및 기능을 갖는다.
결과적으로, 제 6 실시예의 데이터 스트로브 신호 회로 (61) 는, 제 5 실시예의 데이터 스트로브 신호 회로 (51) 와 동일한 기능을 갖는다.
도 20 (b) 에 도시된 바와 같이, 클록 신호 회로 (62) 는, 입력 버퍼 (621), 분주 회로 (622), 스위치 회로 (623), 상승 천이 펄스 발생 회로 (624), 스위치 회로 (625), 지연 회로 (626), 1 주기 지연 회로 (627), 다른 분주 회로 (628), 다른 스위치 (629), 및 다른 상승 천이 펄스 발생 회로 (6210) 를 포함한다. 입력 버퍼 (621), 지연 회로 (626), 및 상승 천이 펄스 발생 회로 (624) 는, 도 15 (b) 에 도시된 바와 같이, 입력 버퍼 (521), 지연 회로 (522), 및 상승 천이 펄스 발생 회로 (523) 와 실질적으로 동일한 회로 구성 및 기능을 각각 갖는다. 제 6 반도체 메모리 장치에서 사용되는 입력 버퍼 (621), 분주 회로 (622), 상승 천이 펄스 발생 회로 (624), 지연 회로 (626), 1 주기 지연 회로 (627), 분주 회로 (628), 및 상승 천이 펄스 발생 회로 (6210) 는, 도 39 에 도시된 제 2 종래기술의 메모리 장치에서 사용되는 입력 버퍼 (2111), 분주 회로 (2112), 상승 천이 펄스 발생 회로 (2113), 지연 회로 (2114), 1 주기 지연 회로 (2115), 분주 회로 (2116), 및 상승 천이 펄스 발생 회로 (2117) 의 회로 구성 및 기능과 실질적으로 동일한 회로 구성 및 기능을 갖는다.
따라서, 클록 신호 회로 (62) 는, 도 20 (b) 에 도시된 바와 같이, 스위치 회로 (623, 625, 626, 629) 가 접속된 조건하에서, 제 5 실시예에 따른 클록 신호 회로 (52) 와 동일한 기능을 갖는다. 역으로, 이들 스위치 회로 (623, 625, 626, 629) 가 현재 스위치 상태에서 전환되면, 클록 신호 회로 (62) 는 제 2 종래기술에서 사용된 클록 신호 회로 (211) 와 동일한 기능을 갖는다. 도 21 에 도시된 바와 같이, 데이터인 회로 (63) 는, 입력 버퍼 (631), 레지스터 회로 (632, 633, 635, 636, 637, 및 638), 지연 회로 (634), 데이터 버스 드라이브 회로 (639), 및 스위치 회로 (6310, 6311, 6312, 및 6313) 를 포함한다.
제 6 실시예에서 사용되는 입력 버퍼 (631), 레지스터 회로 (632, 633, 635, 636, 637, 및 638), 지연 회로 (634), 및 데이터 버스 드라이브 회로 (639) 는, 도 16 (a) 의 제 5 실시예에서 사용되는 입력 버퍼 (531), 레지스터 회로 (532, 533, 535, 536, 537, 및 538), 지연 회로 (534), 및 데이터 버스 드라이브 회로 (539) 와 동일한 회로 구성 및 기능을 각각 갖는다. 또한, 제 6 실시예에서 사용되는 입력 버퍼 (631), 레지스터 회로 (632, 633, 637, 및 638), 및 데이터 버스 드라이브 회로 (639) 는, 도 40 (a) 의 제 2 종래기술에서 사용되는 입력 버퍼 (2121), 레지스터 회로 (2122, 2123, 2124, 및 2125) 및 데이터 버스 드라이브 회로 (2126) 와 동일한 회로 구성 및 기능을 각각 갖는다.
결과적으로, 데이터인 회로 (63) 는, 도 21 에 도시된 바와 같이, 스위치 회로 (6310, 6311, 6312, 및 6313) 가 접속된 조건하에서, 제 5 실시예의 데이터인 회로 (53) 와 동일한 기능을 갖는다. 역으로, 이들 스위치 회로 (6310, 6311, 6312, 및 6313) 가 현재 스위치 상태로부터 전환되면, 제 6 실시예의 이 데이터인 회로 (63) 는, 제 2 종래기술의 데이터인 회로 (212) 와 동일한 기능을 갖는다.
제 6 반도체 메모리 장치의 동작
상술한 바와 같이, 상술된 회로 구성을 갖는 제 6 반도체 메모리 장치에 따르면, 제 6 메모리 장치에서 사용되는 스위치 회로들 (623, 625, 626, 629, 6310, 6311, 6312, 및 6313) 의 스위칭 조건에 따라서, 제 5 반도체 메모리 장치에서 달성된 메모리 동작 및 제 2 종래기술 메모리 장치에서 달성된 메모리 동작이 적절히 전환될 수 있다.
스위치 회로들 (623, 625, 626, 629, 6310, 6311, 6312, 및 6313) 는, 제 2 실시예와 유사하게, 본딩 옵션을 설정함으로써 임의의 스위칭 위치로 전환될 수 있다.
제 7 반도체 메모리 장치의 회로 구성 및 타이밍 챠트
도 22 및 도 23 은 본 발명의 제 7 실시예에 따른 반도체 메모리 장치의 전기 회로 구성을 나타내는 개략 블록도이다. 도 24 는 제 7 실시예에 따른 반도체 메모리 장치의 동작을 나타내는 타이밍 챠트이다. 도 25 는 데이터 스트로브 신호의 타이밍이 가장 빠른 경우에 제 1 반도체 메모리 장치의 래치 마진을 나타내는 설명도이다. 도 26 은 데이터 스트로브 신호의 타이밍이 가장 늦은 경우에 제 7 반도체 메모리 장치의 래치 마진을 나타내는 설명도이다. 도 22 및 도 23 에 개략적으로 나타낸 바와 같이, 제 7 실시예의 반도체 메모리 장치는 주로 데이터 스트로브 신호 회로 (71), 클록 신호 회로 (72), 및 데이터인 회로 (73) 로 구성된다.
도 22 (a) 에 나타낸 바와 같이, 데이터 스트로브 신호 회로 (71) 는 입력 버퍼 (711), 상승/하강 천이 펄스 발생 회로 (712), 인버터 (713), 및 지연 회로 (714) 를 포함한다.
입력 버퍼 (711) 는 상승/하강 천이 펄스 발생 회로 (712) 및 인버터 (713) 둘다에 데이터 스트로브 신호 (D2) 를 공급한다. 상승/하강 천이 펄스 발생 회로 (712) 는 입력 버퍼 (511) 로부터 출력 신호의 상승 에지 및 하강 에지 둘다를 검출하여 원샷 펄스 신호 "Φdseo" 를 발생한다. 인버터 (713) 는 입력 버퍼 (711) 로부터 유도된 출력 신호를 인버팅하여 인버팅 신호를 출력한다. 지연 회로 (714) 는 소정 시간에 의해서 상기 인버터 (713) 으로부터 유도된 출력 신호를 지연시켜 지연된 데이터 스트로브 신호 "DSD" 를 출력한다.
도 22 (b) 에 나타낸 바와 같이, 클록 신호 회로 (72) 는 입력 버퍼 (721) 및 하강 천이 펄스 발생 회로 (722) 를 포함한다.
입력 버퍼 (721) 는 클록 신호 (CLK) 를 하강 천이 펄스 발생 회로 (722) 로 공급한다. 하강 천이 펄스 발생 회로 (722) 는 입력 버퍼 (721) 로부터 출력 신호의 하강 에지를 검출하여 원샷 펄스 신호 "Φclkdin" 를 발생한다.
도 23 (a) 에 나타낸 바와 같이, 데이터인 회로 (73) 은 입력 버퍼 (731), 레지스터 회로 (732, 733, 736, 737) , 데이터 래치 회로 (734, 735) 및 데이터 버스 드라이브 회로 (738) 를 포함한다.
입력 버퍼 (731) 는 데이터 입력 신호 (DINi)(i=1 내지 8) 를 레지스터 회로 (732) 로 공급한다. 레지스터 회로 (732) 는 원샷 펄스 "Φdseo" 에 응답하여 레지스터 회로 (732) 로부터 유도된 출력 신호를 획득한다. 데이터 래치 회로 (734) 및 데이터 래치 회로 (735) 둘다는 지연된 데이터 스트로브 신호 (DSD) 에 응답하여 레지스터 회로 (732 및 733) 로부터 유도된 출력 신호를 획득하여 출력 신호 "ed1" 및 "od1" 을 각각 발생한다. 또한, 레지스터 회로 (736) 및 레지스터 회로 (737) 둘다는 원샷 펄스 신호 "Φclkdin" 에 응답하여 레지스터 회로 (734 및 735) 로부터 유도된 출력 신호를 획득하여 출력 신호 "ed2" 및 "od2" 를 각각 발생한다. 데이터 버스 드라이브 회로 (738) 는 레지스터 회로 (736) 로부터 유도된 출력 데이터 "ed2" 및 레지스터 회로 (737) 로부터 유도된 출력 데이터 "od2" 둘다를 병렬 방식으로 짝수 데이터 버스 (DBEi)(i=1 내지 8) 및 홀수 데이터 버스 (DBOi)(i=1 내지 8) 로 공급하여, 입력 데이터가 메모리셀 (도면에 도시되지 않음) 에 기입될 수도 있다.
제 7 실시예에서 모든 레지스터 회로 (732, 733, 736, 및 737) 는 도 23 (b) 에 나타낸 레지스터 회로 (74) 의 회로 구성과 동일한 회로 구성을 갖는다. 도 23 (b) 에 나타낸 바와 같이, 이 레지스터 회로 (74) 는 도 37(b) 에 나타낸 레지스터 회로 (203) 의 구성 및 기능과 동일한 구성 및 기능을 갖는다.
또한, 데이터 래치 회로 (734 및 735) 각각은 도 23 (c) 의 데이터 래치 회로 (75) 에 의해서 지시되는 그러한 회로 구성을 갖는다. 데이터 래치 회로 (75) 는 인버터 (I2), 게이트 (G3), 래치 (L3), 및 다른 인버터 (I3) 를 포함한다. 데이터 래치 회로 (75) 에서, 입력 데이터 (IN) 는 지연된 데이터 스트로브 신호 (DSD) 의 하강 에지에 응답하여 게이트 (G3) 를 개방하여 래치 회로 (L3) 에 의해서 래치되고, 래치된 입력 데이터는 인버터 (I3) 에 의해서 인버팅되어, 이 입력 데이터 (IN) 는 소정 시간으로 지연되며 이에 의해서 지연된 입력 데이터 (IN) 를 출력한다.
제 7 반도체 메모리 장치의 동작
다음으로, 제 7 실시예에 따른 반도체 메모리 장치의 동작을 도 22 내지 26 을 참조하여 설명한다.
도 22 (a) 에 나타낸 데이터 스트로브 신호 회로 (71) 에서, 데이터 스트로브 신호 (DS) 의 상승 에지 및 그의 하강 에지 둘다가 검출되어 원샷 펄스 신호 "Φdseo" 가 발생되고, 이 데이터 스트로브 신호 (DS) 가 인버팅되고 그후 지연되어 지연된 데이터 스트로브 신호 (DSD) 가 발생된다. 한편, 도 22 (b) 에 나타낸 클록 신호 회로 (72) 에서, 클록 신호 (CLK) 의 하강 에지가 검출되어 원샷 펄스 신호 "Φclkdin" 가 발생된다.
도 23 (a) 에 나타낸 데이터인 회로 (73) 에서, 데이터 스트로브 신호 (DS) 의 상승/하강 천이를 검출함으로서 발생되는 원샷 펄스 신호 "Φdseo" 에 응답하여, 데이터 입력 신호 (DINi) 는 레지스터 회로 (732) 에 획득된다. 다음 원샷 펄스 신호 "Φdseo" 에 응답하여, 레지스터 회로 (732) 로부터 유도된 출력 신호는 레지스터 (733) 에 획득된다. 다음으로 레지스터 회로 (732 및 733) 에 의해서 획득된 2 셋트의 데이터는 지연된 데이터 스트로브 신호 (DSD) 에 응답하여 레지스터 회로 (734 및 735) 에 의해서 동시에 획득된다.
따라서, 레지스터 회로 (734 및 735) 에 의해서 획득되는 양 데이터는 클록 신호 (CLK) 의 하강 천이를 검출함으로서 발생되는 원샷 펄스 신호 "Φclkdin" 에 응답하여 다음 레지스터 회로 (736 및 737) 로 송신된다. 이하 클록 주기는 "tCK" 되도록 선택되고, 클록 신호 (CLK) 와 데이터 스트로브 신호 (DS) 사이의 타이밍차를 나타내는 기술 표준 "tDQSS" 가 예를들면 0.4 tCK (최소 tDQSS) 내지 0.9 tCK (최대 tDQSS) 범위내에 위치되는 것으로 가정한다. 결과적으로, 도 25 및 도 26 에 나타낸 바와 같이, 0.4 tCK 및 0.9 tCK 의 두 경우에, 타이밍차 동작에 대하여 마진이 확보되거나 보장되어야 한다. 결과적으로, 지연된 데이터 스트로브 신호 "DSD" 에서 지연 회로 (714) 의 지연량은 최적 지연량으로 제어된다. 제 7 실시예의 결과로서, 도 24 의 타이밍 챠트에서, 래치 마진은 데이터 스트로브 신호의 타이밍이 가장 빠른 조건 하에서도 도 25 에 나타낸 바와 같이 확보될 수 있다. 또한, 도 26 에서, 본 타이밍 챠트는 데이터 스트로브 신호 (DS) 의 타이밍이 가장 늦은 조건하에서도 래치 마진이 확보될 수 있는 것을 나타낸다.
상술한 바와 같이, 상술한 회로 구성을 갖는 제 1 반도체 메모리 장치에 따르면, 데이터 스트로브 신호 (DS) 를 제어함으로서 획득되는 입력 데이터가 클록 신호 (CLK) 의 제어로 변환되는 경우 래치 마진을 확보하는 것이 가능하다. 본 실시예에서, 본 제 7 반도체 메모리 장치는 클록 신호 (CLK) 와 데이터 스트로브 신호 (DS) 사이의 타이밍차를 나타내는 "tDQS" 의 값이 작은 경우에 효과적으로 적용될 수 있다. 또한, 래치 마진을 확보하는데 이용되는 지연 회로의 총수가 작기 때문에, 전체 회로는 간단하게 구성될 수 있다.
또한, 본 실시예에서, 클록 신호 (CLK) 에 의한 제어 동작이 원샷 펄스 신호 "Φcldkin" 에 의해서 수행되고, 듀티비에 대한 클록 신호 (CK) 의 의존성이 해소될 수 있다.
제 8 반도체 장치의 회로 구성
도 27 및 도 28 은 본 발명의 제 8 실시예에 따른 반도체 메모리 장치의 전기 회로 구성을 나타내는 개략 블록도이다.
도 27 및 도 28 에 나타낸 바와 같이, 제 8 실시예의 본 반도체 메모리 장치는 주로 데이터 스트로브 신호 회로 (81), 클록 신호 회로 (82), 및 데이터인 회로 (83) 로 구성된다.
도 27 (a) 에 나타낸 바와 같이, 데이터 스트로브 신호 회로 (81) 는 입력 버퍼 (811), 상승/하강 천이 펄스 발생 회로 (812), 인버터 (813), 및 지연 회로 (814) 를 포함한다.
도 27 및 도 28 에 나타낸 제 8 반도체 메모리 장치에 이용되는 입력 버퍼 (811), 상승/하강 천이 펄스 발생 회로 (812), 인버터 (813), 및 지연 회로 (814) 는 도 22 및 도 23 에 나타낸 제 7 반도체 메모리 장치에 이용되는 입력 버퍼 (711), 상승/하강 천이 펄스 발생 회로 (712), 인버터 (713), 및 지연 회로 (714) 의 기능과 동일한 기능을 갖는다.
결과적으로, 제 8 실시예의 데이터 스트로브 신호 회로 (81) 는 제 7 실시예의 데이터 스트로브 신호 회로 (711) 의 기능과 동일한 기능을 갖는다.
도 27 (b) 에 나타낸 바와 같이, 클록 신호 회로 (82) 는 입력 버퍼 (821), 하강 천이 펄스 발생 회로 (822), 상승 천이 펄스 발생 회로 (823), 지연 회로 (824), 분주 회로 (825), 다른 상승 천이 펄스 발생 회로 (826), 및 스위치 회로 (827) 를 포함한다.
입력 버퍼 (821) 및 하강 천이 펄스 발생 회로 (822) 는 도 22 (b) 에 각각 나타낸 입력 버퍼 (721) 및 하강 천이 펄스 발생 회로 (722) 의 기능과 동일한 회로 구성 및 기능을 갖는다. 본 제 8 반도체 메모리 장치에 이용되는 입력 버퍼 (821), 상승 천이 펄스 발생 회로 (823), 지연 회로 (824), 분주 회로 (825), 및 상승 천이 펄스 발생 회로 (826) 는 도 36 에 나타낸 제 1 종래 메모리 장치에 이용되는 입력 버퍼 (2011), 상승 천이 펄스 발생 회로 (2012), 지연 회로 (2013), 분주 회로 (2014), 및 상승 천이 펄스 발생 회로 (2015)와 동일한 회로 구성 및 기능을 갖는다.
따라서, 클록 신호 회로 (82) 는 스위치 회로 (827) 가 도 27 (b) 에 나타낸 바와 같이 접속되는 상태하에서 제 7 실시예에 따른 클록 신호 회로 (72) 의 기능과 동일한 기능을 가질 수도 있다. 한편, 본 스위치 회로 (827) 가 현재 접속 상태로부터 스위치되는 경우, 클록 신호 회로 (82) 는 제 1 종래예에 이용되는 클록 신호 회로 (201) 의 기능과 동일한 기능을 가질 수도 있다.
도 28 에 나타낸 바와 같이, 데이터인 회로 (83) 는 입력 버퍼 (831), 레지스터 회로 (832, 833, 836, 및 837), 데이터 래치 회로 (834, 835), 데이터 버스 드라이브 회로 (838), 및 래치 회로 (839, 8310, 8311, 및 8312) 를 포함한다.
제 8 실시예에서 이용되는 입력 버퍼 (831), 레지스터 회로 (832, 833, 836, 837), 데이터 래치 회로 (834, 835), 및 데이터 버스 드라이브 회로 (838) 는 각각 도 23 (a) 에서 이용되는 입력 버퍼 (731), 레지스터 회로 (732, 733, 736, 737), 데이터 래치 회로 (734, 735), 데이터 버스 드라이브 회로 (738)의 회로 구성 및 기능과 동일한 회로 구성 및 기능을 갖는다. 또한, 제 8 실시예에 이용되는 입력 버퍼 (831), 레지스터 회로 (832, 833, 836, 837), 데이터 버스 드라이브 회로 (838) 는 각각 도 37 (a) 의 제 2 종래 기술에서 이용되는 입력 버퍼 (2021), 레지스터 회로 (2022, 2023, 2024, 2025), 및 데이터 버스 드라이브 회로 (2026) 의 회로 구성 및 기능과 동일한 회로 구성 및 기능을 갖는다. 결과적으로, 데이터인 회로 (83) 는 스위치 회로 (839, 8310, 8311, 8312) 가 도 28 에 나타낸 바와 같이 접속되는 조건하에서 제 7 실시예의 데이터인 회로 (73) 의 기능과 동일한 기능을 갖는다. 한편, 현재 접속 상태로부터 이들 스위치 회로 (839, 8310, 8311, 8312) 가 스위치되는 경우, 제 8 실시예이 데이터인 회로 (83) 는 제 1 종래의 데이터인 회로 (202) 와 동일한 기능을 가질 수도 있다.
제 8 반도체 메모리 장치의 동작
상술한 바와 같이, 상술한 회로 구성을 갖는 제 8 반도체 메모리 장치에 따르면, 제 7 반도체 메모리 장치에서의 메모리 동작과 제 1 종래 메모리 장치에서의 메모리 동작은 제 8 메모리 장치에 이용되는 이들 스위치 회로 (827, 839, 8310, 및 8312) 의 스위칭 상태에 따라 적절하게 스위치될 수 있다.
이들 스위치 회로 (827, 839, 8310, 8311, 및 8312) 는 제 2 실시예와 마찬가지로 본딩 옵션을 설정함으로서 고정 방식으로 임의의 스위칭 위치로 스위칭될 수도 있는 것으로 이해되어져야 한다.
제 9 반도체 메모리 장치의 회로 구성/타이밍 챠트
도 29 및 도 30 은 본 발명의 제 9 실시예에 따른 반도체 메모리 장치의 전기 회로 구성을 나타내는 개략 블록도이다. 도 31 은 제 9 실시예에 따른 반도체 메모리 장치의 동작을 설명하는 타이밍 챠트이다. 도 32 는 데이터 스트로브 신호의 타이밍이 가장 빠른 경우에, 제 9 반도체 메모리 장치의 래치 마진을 설명하는 설명도이다. 도 33 은 데이터 스트로브 신호의 타이밍이 가장 늦은 경우에, 제 9 반도체 메모리 장치의 래치 마진을 설명하는 설명도이다. 도 29 및 도 30 에 개략적으로 나타낸 바와 같이, 제 9 실시예의 반도체 메모리 장치는 데이터 스트로브 신호 회로 (91), 클록 신호 회로 (92) 및 데이터인 회로 (93) 에 의해 주로 배열된다.
정확히 말하면, 도 29(a) 에 나타낸 바와 같이, 데이터 스트로브 신호 회로 (91) 는 입력 버퍼 (911), 상승 천이 펄스 발생 회로 (912), 인버터 (914), 지연 회로 (915) 및 하강 천이 펄스 발생 회로 (913) 를 포함한다.
입력 버퍼 (911) 는 상승 천이 펄스 발생 회로 (912), 하강 천이 펄스 발생 회로 (913), 및 인버터 (914) 에 데이터 스트로브 신호 (DS) 를 공급한다. 상승 천이 펄스 발생 회로 (912) 는 입력 버퍼 (911) 로부터 출력 신호의 상승 에지를 검출함으로써, 원샷 펄스 신호 "Φdse" 를 발생시킨다. 하강 천이 펄스 발생 회로 (913) 는 입력 버퍼 (911) 로부터 출력 신호의 하강 에지를 검출함으로써, 원샷 펄스 신호 "Φdso" 를 발생시킨다. 인버터 (914) 는 입력 버퍼 (911) 에서 발생된 출력 신호를 반전시킨다. 지연 회로 (915) 는 인버터 (914) 로부터 발생된 출력 신호를 소정 시간만큼 지연시킴으로써, 지연된 데이터 스트로브 신호 (DSD) 를 발생시킨다.
도 29(b) 에 나타낸 바와 같이, 클록 신호 회로 (92) 는 입력 버퍼 (921) 및 하강 천이 펄스 발생 회로 (922) 를 포함한다.
입력 버퍼 (921) 는 클록 신호 (CLK) 를 하강 천이 펄스 발생 회로 (922) 에 공급한다. 하강 천이 펄스 발생 회로 (922) 는 입력 버퍼 (921) 로부터 출력 신호의 하강 에지를 검출함으로써, 원샷 펄스 신호 "Φclkdin'" 을 발생시킨다.
도 30(a) 에 나타낸 바와 같이, 데이터인 회로 (93) 는 입력 버퍼 (931), 레지스터 회로 (932, 933, 936, 937), 데이터 래치 회로 (934, 935), 및 데이터 버스 드라이브 회로 (938) 를 포함한다.
입력 버퍼 (931) 는 데이터 입력 신호 (DINi) (i = 1 내지 8) 를 레지스터 회로 (932 및 933) 에 공급한다. 레지스터 회로 (932) 는 원샷 펄스 "Φdse" 에 응답하여, 입력 버퍼 (931) 로부터 발생된 출력 신호를 얻는다. 레지스터 회로 (933) 는 원샷 펄스 신호 "Φdso" 에 응답하여, 입력 버퍼 (931) 로부터 발생된 출력 신호를 얻는다. 데이터 래치 회로 (934 및 935) 는 지연된 데이터 스트로브 신호 (DSD) 에 응답하여, 레지스터 회로 (932 및 933) 로부터 발생된 출력 신호를 래치함으로써, 출력 신호 "ed1" 및 "od1" 을 각각 발생시킨다. 레지스터 회로 (936) 및 레지스터 회로 (937) 는 모두 원샷 펄스 신호 "Φclkdin'" 에 응답하여, 데이터 래치 회로 (934 및 935) 로부터 발생된 출력 신호를 얻어서, 출력 신호 "ed2" 및 "od2" 를 각각 발생시킨다. 데이터 버스 드라이브 회로 (938) 는 레지스터 회로 (936) 로부터 발생된 출력 데이터 "ed2" 및 레지스터 회로 (937) 로부터 발생된 출력 데이터 "od2" 전부를 짝수의 데이터 버스 (DBEi) (i = 1 내지 8) 및 홀수의 데이터 버스 (DBOi) (i = 1 내지 8) 에 병렬 방식으로 공급하여, 입력 데이터가 메모리 셀 (도시하지 않음) 에 기입될 수도 있다.
제 9 실시예에서, 이 레지스터 회로 (932, 933, 936 및 937) 전부는 도 30(b) 에 나타낸 레지스터 회로 (94) 와 동일한 회로 구성을 갖는다는 것을 이해하여야 한다. 이 레지스터 회로 (94) 는 도 37(b) 에 나타낸 레지스터 회로 (203) 와 실질적으로 동일한 배열/기능을 갖는다.
또한, 데이터 래치 회로 (934 및 935) 는 도 30(c) 에 나타낸 데이터 래치 회로 (95) 의 회로 구성과 동일한 회로 구성을 갖는다. 그 다음, 데이터 래치 회로 (95) 는 도 23(c) 에 나타낸 데이터 래치 회로와 실질적으로 동일한 회로 구성/기능을 갖는다.
제 9 반도체 메모리 장치의 동작
다음으로, 제 9 실시예에 따른 이러한 반도체 메모리 장치의 동작을 도 29 내지 도 33 을 참조하여 설명하기로 한다.
도 29(a) 에 나타낸 데이터 스트로브 신호 회로 (91) 에서는, 원샷 펄스 신호 "Φdse" 를 발생시키기 위해, 데이터 스트로브 신호 (DS) 의 상승 에지를 검출하고, 또한, 원샷 펄스 신호 "Φdso" 를 발생시키기 위해, 데이터 스트로브 신호 (DS) 의 하강 에지를 검출한다. 또, 지연된 데이터 스트로브 신호 (DSD) 를 발생시키기 위해, 데이터 스트로브 신호 (DS) 를 반전 및 지연시킨다. 한편, 도 29(b) 에 나타낸 클록 신호 회로 (92) 에서는, 원샷 펄스 신호 "Φclkdin'" 를 발생시키기 위해, 클록 신호 (CLK) 의 하강 에지를 검출한다.
도 30(a) 에 나타낸 데이터인 회로 (93) 에서는, 데이터 스트로브 신호 (DS) 의 상승 천이를 검출하여 발생되는 원샷 펄스 신호 "Φdse" 에 응답하여, 데이터 입력 신호 (DINi) 가 레지스터 회로 (933) 에 획득된다. 다음으로, 지연된 데이터 스트로브 신호 (DSD) 에 응답하여, 레지스터 회로 (932 및 933) 에 의해 얻은 2 세트 (피스) 의 데이터가 레지스터 회로 (934 및 935) 에 의해 동시에 획득된다.
그 후, 레지스터 회로 (934 및 935) 가 얻은 데이터 "ed1" 및 "od1" 모두는 클록 신호 (CLK) 의 하강 천이를 검출함으로써 발생된 원샷 펄스 신호 "Φclkdin'" 에 응답하여, 다음 레지스터 회로 (936 및 937) 에 전송된다. "tCK" 가 되도록 클록 주기가 선택된다고 가정하면, 클록 신호 (CLK) 와 데이터 스트로브 신호 (DS) 간 타이밍차를 나타내는 기술적 표준 "tDQSS" 는 예를 들면, 0.4 tCK (최소 tDQSS) 로부터 0.9 tCK (최대 tDQSS) 까지의 범위에 있게 된다. 그 결과, 도 32 및 도 33 으로 나타낸 바와 같이, 0.4 tCK 와 0.9 tCK 의 2가지 경우에는, 미스-래칭 동작에 대비해서, 마진을 확보 또는 보장하여야 한다. 이를 위해, 지연된 데이터 스트로브 신호 "DSD" 발생부내에 지연 회로 (915) 의 지연량은 최적치로 제어된다. 이러한 제 9 실시예에서, 도 32 의 타이밍 챠트에서는, 데이터 스트로브 신호 (DS) 가 가장 빠른 타이밍을 갖는 조건하에서도, 래치 마진이 보장될 수 있다. 또, 도 33 에서, 이러한 타이밍 챠트는 데이터 스트로브 신호가 가장 늦은 타이밍을 갖는 조건하에서도, 래치 마진이 보장될 수 있음을 나타낸다.
상술한 바와 같이, 상술한 회로 구성을 갖는 제 9 반도체 메모리 장치에 따르면, 데이터 스트로브 신호 (DS) 를 제어함으로써 얻은 입력 데이터가 전환되어 클록 신호 (CLK) 를 제어하게 될 경우, 래치 마진을 보장할 수 있다. 제 9 실시예에서, 이러한 제 9 반도체 메모리 장치는 클록 신호 (CLK) 와 데이터 스트로브 신호 (DS) 간 타이밍차를 나타내는 기술적 표준 "tDQSS" 가 작을 경우에, 효과적으로 적용될 수 있다. 래치 마진을 보장하는데 이용되는 이러한 지연 회로의 총수가 적으므로, 이러한 회로 구성을 간단하게 형성할 수 있다.
또, 이 실시예에서는, 클록 신호 (CLK) 에 의한 제어 동작이 원샷 펄스 신호 "Φclkdin'" 에 의해 행해지므로, 듀티비에 대한 이 클록 신호 (CK) 의 의존성을 제거시킬 수 있다.
제 10 반도체 장치의 회로 구성
도 34 및 도 35 는 본 발명의 제 10 실시예에 따른 반도체 메모리 장치의 전기 회로 구성을 나타내는 개략 블록도이다.
제 10 실시예의 이 반도체 메모리 장치는 데이터 스트로브 신호 회로 (101), 클록 신호 회로 (102), 및 데이터인 회로 (103) 로 주로 구성된다.
도 34(a) 에 나타낸 바와 같이, 데이터 스트로브 신호 회로 (101) 는 입력 버퍼 (1011), 상승 천이 펄스 발생 회로 (1012), 하강 천이 펄스 발생 회로 (1013), 인버터 (1014), 및 지연 회로 (1015) 를 포함한다.
도 34(a) 에 나타낸 제 10 반도체 메모리 장치에 사용된 입력 버퍼 (1011), 상승 천이 펄스 발생 회로 (1012), 하강 천이 펄스 발생 회로 (1013), 인버터 (1014), 및 지연 회로 (1015) 는 도 29(a) 에 나타낸 제 9 반도체 메모리 장치에 사용된 입력 버퍼 (911), 상승 천이 펄스 발생 회로 (912), 하강 천이 펄스 발생 회로 (913), 인버터 (914), 및 지연 회로 (915) 와 동일한 회로 구성 및 기능을 갖는다.
그 결과, 이 제 10 실시예의 데이터 스트로브 신호 회로 (101) 는 제 9 실시예의 데이터 스트로브 신호 회로 (91) 와 동일한 기능을 갖는다.
도 34(b) 에 나타낸 바와 같이, 클록 신호 회로 (102) 는 입력 버퍼 (1021), 하강 천이 펄스 발생 회로 (1022), 분주 회로 (1023), 상승 천이 펄스 발생 회로 (1024), 지연 회로 (1025), 1 주기 지연 회로 (1026), 분주 회로 (1027), 상승 천이 펄스 발생 회로 (1028), 및 스위치 회로 (1029) 를 포함한다.
입력 버퍼 (1021) 및 하강 천이 펄스 발생 회로 (1022) 는 각각, 도 29(b) 에 나타낸 바와 같이, 입력 버퍼 (921) 및 하강 천이 펄스 발생 회로 (922) 와 동일한 회로 구성 및 기능을 갖는다. 제 10 반도체 메모리 장치에 사용된 입력 버퍼 (1021), 분주 회로 (1023), 상승 천이 펄스 발생 회로 (1024), 지연 회로 (1025), 1 주기 지연 회로 (1026), 분주 회로 (1027), 및 상승 천이 펄스 발생 회로 (1028) 는 도 39 에 나타낸 제 2 종래 기술의 메모리 장치에 사용된 입력 버퍼 (2111), 분주 회로 (2112), 상승 천이 펄스 발생 회로 (2113), 지연 회로 (2114), 1 주기 지연 회로 (2115), 분주 회로 (2116), 및 상승 천이 펄스 발생 회로 (2117) 와 동일한 회로 구성 및 기능을 갖는다.
따라서, 클록 신호 회로 (102) 는 스위치 회로 (1029) 가 도 34(b) 에 나타낸 바와 같이 접속되는 조건하에서 제 9 실시예에 따른 클록 신호 회로 (92) 와 동일한 기능을 가질 수도 있다. 반대로, 이 스위치 회로 (1029) 가 현 접속 상태로부터 스위칭될 경우, 클록 신호 회로 (102) 는 제 2 종래 기술에 사용된 클록 신호 회로 (211) 와 동일한 기능을 가질 수도 있다.
도 35 에 나타낸 바와 같이, 데이터인 회로 (103) 는 입력 버퍼 (1031), 레지스터 회로 (1032, 1033, 1036 및 1037), 데이터 래치 회로 (1034, 1035), 데이터 버스 드라이브 회로 (1038), 및 스위치 회로 (1039, 10310, 10311, 10312 및 10313) 를 포함한다.
제 10 실시예에서 사용된 입력 버퍼 (1031), 레지스터 회로 (1032, 1033, 1036, 1037), 데이터 래치 회로 (1034, 1035), 및 데이터 버스 드라이브 회로 (1038) 는 각각 도 30(a) 의 제 9 실시예에서 사용된 입력 버퍼 (931), 레지스터 회로 (932, 933, 936, 937), 데이터 래치 회로 (934, 935), 및 데이터 버스 드라이브 회로 (938) 와 동일한 회로 구성 및 기능을 갖는다. 또한, 제 10 실시예에서 사용된 입력 버퍼 (1031), 레지스터 회로 (1032, 1033, 1036, 1037) 및 데이터 버스 드라이브 회로 (1038) 는 각각 도 40(a) 의 제 2 종래 기술에서 사용된 입력 버퍼 (2121), 레지스터 회로 (2122, 2123, 2124, 2125) 및 데이터 버스 드라이브 회로 (2126) 와 동일한 회로 구성 및 기능을 갖는다. 그 결과, 스위치 회로 (1039, 10310, 10311, 10312, 10313) 가 도 35 에 나타낸 바와 같이 접속되는 조건하에서, 데이터인 회로 (103) 는 제 9 실시예의 데이터인 회로 (93) 와 동일한 기능을 가질 수도 있다. 반대로, 이 스위치 회로 (1039, 10310, 10311, 10312, 10313) 가 현 접속 상태로부터 스위칭될 경우, 이러한 제 10 실시예의 데이터인 회로 (103) 는 제 2 종래 기술의 데이터인 회로 (212) 와 동일한 기능을 가질 수도 있다.
제 10 반도체 메모리 장치의 동작
상술한 바와 같이, 상술한 회로 구성을 갖는 제 10 반도체 메모리 장치에 따르면, 제 9 반도체 메모리 장치에서 실행되는 메모리 동작 및 제 2 종래 기술의 메모리 장치에서 실행되는 메모리 동작은 제 10 메모리 장치에 사용된 이 스위치 회로 (1029, 1039, 10310, 10312 및 10313) 의 스위칭 조건에 따라서, 적절하게 스위칭될 수 있다.
이 스위치 회로 (1029, 1039, 10310, 10311, 10312 및 10313) 는, 도 6 및 도 7 에 나타낸 제 2 실시예와 유사한 본딩 옵션을 설정함으로써, 고정적으로 임의의 스위칭 위치로 스위칭될 수 있다.
도면을 참조하여, 본 발명을 상세히 설명하였으나, 본 발명의 구체적인 회로 구성은 이 실시예들에 한정되지 않으며, 본 발명의 기술적인 범주 및 정신으로부터 벗어나지 않고 수정, 변경 및 대용될 수도 있다. 예를 들어, 제 5 실시예에서, 지연 회로 (522 및 534) 가 생략될 경우, 수정된 반도체 메모리 장치는 "tDQSS" 의 표준치가 기준치 "1tCK" 에 비교적 가까운 경우에 적용될 수도 있다. 선택적으로, 이 수정된 회로 구성은 제 2 종래 기술의 메모리 장치 회로 구성과 결합될 수도 있다. 또, 예를 들어, 제 5 실시예에서 사용된 지연 회로 (534) 와 같은 지연 회로가 데이터 스트로브 신호 회로 (51) 내에 제공될 수도 있다. 그 결과, 데이터인 회로 (53) 의 지연 회로 (534) 가 생략된 메모리 장치 회로를 배열할 수 있게 된다.
상기 상세하게 설명한 바와 같이, 본 발명의 반도체 메모리 장치에 따르면, 다음의 장점을 얻을 수 있다. 즉, 데이터 스트로브 신호 (DS) 를 이용하는 DDR-SDRAM 에서, 이 데이터 스트로브 신호 (DS) 로부터 발생된 원샷 펄스 신호를 사용함으로써, 입력 데이터를 래치시킨 후, 클록 신호로부터 발생된 또 다른 원샷 펄스 신호를 이용하여, 이 래치된 입력 데이터를 다시 래치시킨다. 그 결과, DS 제어로 얻은 입력 데이터가 CLK 제어로 전환되는 동안, 각각의 원샷 펄스 신호의 지연량을 제어함으로써, 입력 데이터의 충분한 래치 마진을 보장할 수 있게 된다.
이 단계에서, 클록 신호 (CLK) 에 의한 제어 동작은 클록 신호 (CLK) 로부터 발생된 원샷 펄스 신호에 의해 행하여지므로, 듀티비 (즉, 하이 레벨 폭과 로우 레벨 폭의 비) 에 대한 클록 신호 (CLK) 의 의존성을 해소할 수 있다. 따라서, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 범주 및 정신에서 벗어나지 않고 변경 및 수정될 수도 있다.

Claims (17)

  1. 데이터 스트로브 신호의 상승 에지와 하강 에지중의 적어도 하나를 검출하여 하나이상의 제 1 원샷 펄스 신호를 발생하는 데이터 스트로브 신호 처리 회로,
    클록 신호의 상승 에지를 검출하여 제 2 원샷 펄스 신호를 발생하는 클록 신호 처리 회로, 및
    상기 데이터 스트로브 신호로부터 발생된 제 1 원샷 펄스 신호를 사용하여 입력 데이터를 래치하고 상기 클록 신호로부터 발생된 상기 제 2 원샷 펄스 신호를 사용하여 상기 래치된 입력 데이터를 또 래치하고 래치된 데이터 둘다를 병렬로 메모리 셀로 동시에 기입하는 데이터인 처리 회로를 구비하고,
    상기 데이터인 처리 회로는 상기 제 1 원샷 펄스 신호의 지연량과 상기 제 2 원샷 펄스 신호의 다른 지연량을 제어하여 상기 입력 데이터의 래치 마진을 확보하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 반도체 메모리 장치는 2 비트 입력 데이터를 동시에 판독/기입할 수 있는 더블 데이터 레이트형 싱크로너스 다이나믹 랜덤 액세스 메모리인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 데이터 스트로브 신호 처리 회로는 하나이상의 상승/하강 천이 펄스 발생 회로를 포함하고,
    상기 클록 신호 처리 회로는 하나이상의 상승 천이 펄스 발생 회로를 포함하고,
    상기 데이터인 처리 회로는 2 셋트이상의 캐스케이드 접속 레지스터 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 입력 데이터를 순차적으로 획득하여 데이터 스트로브 신호의 상승 에지와 상기 데이터 스트로브 신호의 하강 에지에 응답하여 획득된 입력 데이터를 저장하며, 상기 데이터 스트로브 신호는 상기 2 셋트의 입력 데이터가 상기 반도체 메모리 장치로 입력되는 주기에서 출력되는, 제 1 및 제 2 캐스케이드 접속 데이터 저장 수단, 및
    상기 제 1 및 제 2 캐스케이드 접속 데이터 저장 수단으로 획득된 상기 입력 데이터를 동시에 판독하고 클록 신호의 타이밍에 응답하여 병렬로 판독된 입력 데이터를 메모리 셀에 동시에 기입하는 데이터 판독/기입 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 데이터 스트로브 신호의 상승 에지와 상기 데이터 스트로브 신호의 하강 에지로부터 발생된 제 1 원샷 펄스 신호에 응답하여 입력 데이터를 순차적으로 획득하며, 상기 데이터 스트로브 신호는 2 셋트의 상기 입력 데이터가 상기 반도체 메모리 장치에 입력되는 주기에서 출력되는, 제 1 셋트의 2 개의 캐스케이드 접속 데이터 저장 수단,
    상기 제 1 원샷 펄스 신호보다 2 배 긴 주기를 갖는 타이밍 신호에 응답하여 상기 제 1 셋트의 2 개의 데이터 저장 수단에 획득된 2 셋트의 입력 데이터를 동시에 획득하는 제 2 셋트의 2 개의 데이터 저장 수단,
    클록 신호의 상승 에지 및 상기 클록 신호의 하강 에지의 적어도 하나로부터 발생된 제 2 원샷 펄스 신호에 응답하여 제 2 셋트의 2 개의 데이터 저장 수단에 획득된 상기 2 셋트의 입력 데이터를 동시에 획득하는 제 3 셋트의 2 개의 데이터 저장 수단, 및
    상기 제 3 셋트의 2 개의 데이터 저장 수단에 획득된 상기 2 셋트의 입력 데이터를 병렬로 메모리 셀에 기입하는 데이터 기입 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서, 상기 반도체 메모리 장치는,
    상기 제 1 원샷 펄스 신호 후에 상기 타이밍 신호를 발생하는 수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 5 항에 있어서, 상기 제 2 셋트의 2 개의 데이터 저장 수단은 각각 레지스터 회로로 이루어지는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 5 항에 있어서,
    상기 반도체 메모리 장치는 상기 제 1 원샷 펄스 신호 후에 상기 타이밍 신호를 발생하는 수단을 더 구비하고,
    상기 제 2 셋트의 2 개의 데이터 저장 수단은 각각 레지스터 회로로 이루어지는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 7 항에 있어서,
    상기 데이터 스트로브 신호의 상기 상승/하강 에지중의 하나로부터 지연된 타이밍 신호를 발생하도록 상기 타이밍 신호를 지연하고, 클록 신호의 상승/하강 에지중의 하나로부터 지연된 제 2 원샷 펄스 신호를 발생하도록 상기 제 2 원샷 펄스 신호를 지연하는 지연 수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 5 항에 있어서,
    상기 제 2 셋트의 2 개의 데이터 저장 수단은 각각 데이터 래치 회로로 이루어지는 것을 특징으로 하는 반도체 메모리 장치.
  11. 입력 데이터를 획득하여 2 셋트의 상기 입력 데이터가 상기 반도체 메모리 장치로 입력되는 주기에서 출력된 데이터 스트로브 신호의 상승/하강 에지중의 하나의 에지에 응답하여 상기 획득된 입력 데이터를 저장하는 제 1 데이터 저장 수단,
    상기 입력 데이터를 획득하고 상기 데이터 스트로브 신호의 상기 상승/하강 에지의 다른 에지에 응답하여 획득된 입력 데이터를 저장하는 제 2 데이터 저장 수단, 및
    상기 제 1 데이터 저장 수단 및 상기 제 2 데이터 저장 수단에 저장된 입력 데이터를 동시에 판독하고 상기 동시에 판독된 2 셋트의 입력 데이터를 병렬로 메모리 셀에 기입하는 데이터 판독/기입 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 입력 데이터를 획득하고 2 셋트의 입력 데이터가 반도체 메모리 장치에 입력되는 주기에서 출력된 데이터 스트로브 신호의 상승/하강 에지중의 하나의 에지로부터 발생된 제 1 원샷 펄스 신호에 응답하여 획득된 입력 데이터를 저장하는 제 1 데이터 저장 수단과, 입력 데이터를 획득하고 상기 데이터 스트로브 신호의 상기 상승/하강 에지의 다른 에지로부터 발생된 제 2 원샷 펄스 신호에 응답하여 획득된 입력 데이터를 저장하는 제 2 데이터 저장 수단으로 이루어진 제 1 셋트의 2 개의 데이터 저장 수단,
    상기 제 1 및 제 2 원샷 펄스 신호중의 어느 하나와 동일한 주기를 갖는 타이밍 신호에 응답하여 상기 제 1 셋트의 2 개의 데이터 저장 수단에 획득된 상기 2 셋트의 입력 데이터를 동시에 획득하는 제 2 셋트의 2 개의 데이터 저장 수단,
    클록 신호의 상승 에지 및 클록 신호의 하강 에지중의 적어도 하나로부터 발생된 제 3 원샷 펄스 신호에 응답하여 상기 제 2 셋트의 2 개의 데이터 저장 수단에 획득된 상기 2 셋트의 입력 데이터를 동시에 획득하는 제 3 셋트의 2 개의 데이터 저장 수단, 및
    상기 제 3 셋트의 2 개의 데이터 저장 수단에 획득된 상기 2 셋트의 입력 데이터를 병렬로 메모리 셀에 기입하는 데이터 기입 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 12 항에 있어서 , 상기 반도체 메모리 장치는 상기 제 1 및 제 2 원샷 펄스 신호중의 어느 하나의 신호 후에 상기 타이밍 신호를 발생하는 수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 12 항에 있어서, 상기 제 2 셋트의 2 개의 데이터 저장 수단은 각각 레지스터 회로로 이루어지는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 12 항에 있어서,
    상기 반도체 메모리 장치는 상기 제 1 및 제 2 원샷 펄스 신호중의 어느 하나의 신호 후에 상기 타이밍 신호를 발생하는 수단을 더 구비하고,
    상기 제 2 셋트의 2 개의 데이터 저장 수단은 각각 레지스터로 이루어지는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 14 항에 있어서,
    상기 제 1 및 제 2 원샷 펄스 신호중의 하나로부터 지연된 타이밍 신호를 발생하도록 상기 타이밍 신호를 지연하고, 상기 클록 신호의 상승/하강 에지중의 어느 하나로부터 지연된 제 3 원샷 펄스 신호를 발생하도록 상기 제 3 원샷 펄스 신호를 지연하는 지연 수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 12 항에 있어서,
    상기 제 2 셋트의 2 개의 데이터 저장 수단은 각각 데이터 래치 회로로 이루어지는 것을 특징으로 하는 반도체 메모리 장치.
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