JP2002352582A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 記憶回路のようなマクロセル（独立して設計
可能な回路ブロック）を内蔵し外部クロックに同期して
動作する半導体集積回路装置において、信号の入力から
出力までのトータルの遅延時間を短縮し高速化を達成す
る。 【解決手段】 クロック信号（ＣＬＫ）に基づく第１タ
イミング信号（φ１）に応答して入力信号を受ける第１
回路ブロック（１３１，１４１，１３２，１４２）と、
上記クロック信号に基づく第２タイミング信号（φ２）
に応答して出力信号を形成する第２回路ブロック（１１
０）を含み信号伝達に関し直列関係を持って結合される
複数の回路ブロックを有し、クロック信号によって全体
動作が規定される半導体集積回路装置において、上記第
１タイミング信号と上記第２タイミング信号との時間差
が、上記クロック信号の周期に対して非整数倍の期間に
なるように設定した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、信号伝達に関し直
列関係をもって結合される複数の回路ブロックを有しク
ロック信号によって全体動作が規定される半導体集積回
路装置の高速化のための技術に関し、例えばＤＲＡＭな
どの記憶回路ブロックと論理回路ブロックとを一つの半
導体チップ上に備え該チップ内部でのデータ転送がクロ
ック信号に同期して行なわれるように構成された半導体
集積回路装置に利用して有効な技術に関する。

【０００２】

【従来の技術】従来、記憶回路と論理回路とが一つの半
導体チップ上に形成されている論理ＬＳＩ（大規模半導
体集積回路）においては、一般にチップ内部でのデータ
転送はクロック信号に同期して行なわれるように構成さ
れることが多い。そして、そのようなＬＳＩの場合、デ
ータをある機能回路から他の機能回路へ転送したり、入
力されたデータを適当に処理してから内部の記憶回路に
記憶させたり、あるいは記憶回路から読み出されたデー
タを適当に処理してチップ外部へ出力したりする際に、
データを受ける側の回路ではクロック信号（以下、単に
クロックと称する）の立上がりまたは立下がりに同期し
てデータをラッチするように構成される。そのため、デ
ータの転送に要する時間は、クロックの周期の整数倍と
なるのが一般的であった。

【０００３】

【発明が解決しようとする課題】機能回路のような回路
の利用のもとで生ずるデータの伝搬遅延時間は、当該回
路の特性やデータ転送の距離の長短などに応じて、クロ
ックの１周期に満たなかったり、逆にクロックの１周期
よりもほんの僅かだけ長くなることがある。そのような
場合であっても、従来の半導体集積回路装置において
は、例えば、データ受信は、内部クロックと位相が一致
されたクロックの立上がりもしくは立下がりでデータを
ラッチすることによって行なわれるように構成される。
そのため、データ転送ないしはデータ伝搬に要する時間
はクロックの１周期の整数倍となり、実際の遅延よりも
１周期近くデータの伝達が遅くなってしまうことがあっ
た。

【０００４】ここで、チップ内部でのデータ転送遅延に
合わせて最適のタイミングでデータをラッチできるよう
に内部のタイミング信号をすべて調整してしまうと、出
力信号のタイミングがクロックの位相とずれてしまうお
それがある。そして、このような信号がチップ外部へ出
力されると、この信号を受けかつ外部クロックに同期し
て動作する他のＬＳＩにおいて、正確に信号を取り込む
ことができなくなる。従って、クロックに同期して動作
する半導体集積回路装置においては、信号の入力端と信
号の出力端ではクロックと同期していることが必要であ
る。

【０００５】さらに、高速動作が要求されるＬＳＩの設
計開発においては、その動作速度を速くするためにクロ
ックに対するセットアップ時間やホールド時間のマージ
ンをできるだけ少なくする設計が行なわれるが、このよ
うにマージンを少なくする設計がなされていると、プロ
セスのばらつきによる素子特性や寄生容量の変化などに
よって内部クロックに僅かなタイミングずれがもたらさ
れ、かかる内部クロックの僅かなタイミングずれによっ
て回路が正常に動作しなくなることがあり、そのような
場合には半導体集積回路装置の製造歩留まりが低下した
り設計を変更する必要が生じる。そこで、プロセスの最
終段階でクロックのタイミングを調整できる仕組みがＬ
ＳＩチップ内に設けられていることが望まれる。

【０００６】なお、本発明に関連する従来技術として、
記憶回路を搭載した半導体集積回路装置において、フュ
ーズ回路を用いて最適セットアップタイムおよび書込み
パルス幅を調整して高速化を図るようにした発明が提案
されている（特開平６−５３６７６号公報）。しかしな
がら、この先願発明は、あくまでも記憶回路としてのＲ
ＡＭ内部での信号のタイミングを調整する技術であり、
ＲＡＭの周辺のゲートアレイなどで構成される論理回路
との間の信号の伝達のタイミングを、クロックの遅延を
変えることで調整することについては、全く開示されて
いない。また、この先願においては、フューズ回路を用
いてタイミングを調整しているがこのフューズの形成の
仕方については全く開示していない。

【０００７】本発明の目的は、例えば記憶回路のような
回路ブロックを内蔵し外部クロックに同期して動作する
半導体集積回路装置において、信号の入力から出力まで
のトータルの信号伝搬遅延時間を短縮し高速化を達成す
ることにある。

【０００８】本発明の他の目的は、設計変更の発生頻度
およびマスク修正の回数が少なくなり開発期間が大幅に
短縮されるとともに歩留まりを向上させることができる
半導体集積回路装置を提供することにある。

【０００９】本発明のさらに他の目的は、プロセスを変
更したりクロックのタイミング調整のための処理に多く
時間をかけることなくタイミング調整を行なうことがで
き、コストの増加を抑制することができる半導体集積回
路装置を提供することにある。

【００１０】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。

【００１２】すなわち、クロック信号（ＣＬＫ）に基づ
く第１タイミング信号（φ１）に応答して入力信号を受
ける第１回路ブロック（１３１，１４１，１３２，１４
２）と、上記クロック信号に基づく第２タイミング信号
（φ２）に応答して出力信号を形成する第２回路ブロッ
ク（１１０）を含み信号伝達に関し直列関係を持って結
合される複数の回路ブロックを有し、クロック信号によ
って全体動作が規定される半導体集積回路装置におい
て、上記第１タイミング信号と上記第２タイミング信号
との時間差が、上記クロック信号の周期に対して非整数
倍の期間になるように設定するものである。

【００１３】上記した手段によれば、第２回路ブロック
内において、信号の伝達時間がクロックの周期の整数倍
になっていないところではその信号伝達時間に合わせて
生成されたタイミング信号で動作させることにより、信
号の入力から出力までのトータルの遅延時間を短縮し高
速化を達成することができる。

【００１４】また、望ましくは、上記第１回路ブロック
における入力信号の受付けから上記第２回路ブロックに
おいて形成された信号の出力までの時間が、上記クロッ
ク信号の周期の整数倍となるように設定する。言いかえ
ると、信号入力点と、信号出力点と、上記信号入力点と
上記信号出力点との間に直列関係を持って設けられた複
数の回路ブロックとを持ち、上記信号入力点からの信号
入力動作、上記信号出力点の信号出力動作、上記複数の
回路ブロック間の信号伝達動作のタイミングが、それぞ
れタイミング信号によって規定される半導体集積回路装
置において、上記クロック信号周期をＴ１とし、上記複
数の回路ブロックのそれぞれの回路ブロックの信号応答
期間の総和をＴ２とし、かつＴ１とＴ２の比Ｔ２／Ｔ１
をｎ＋α（ただし、ｎは整数、αは１以下の正数とす
る）としたとき、上記信号入力点から上記信号出力点ま
での信号応答期間がクロック信号周期Ｔ１のｎ＋１倍に
設定するようにする。これにより、本発明が適用された
半導体集積回路装置からの出力信号を受ける他の半導体
集積回路装置との同期が取り易くなり、ボードシステム
などの設計が容易となる。

【００１５】さらに、望ましくは、上記クロック信号に
基づいて上記第１タイミング信号及び上記第２タイミン
グ信号を形成するタイミング信号形成回路を設け、上記
タイミング信号形成回路は、プログラム要素を持ち、上
記プログラム要素によって上記第１タイミング信号と上
記第２タイミング信号との上記時間差を調整可能とする
遅延回路を備えるようにする。これにより、半導体集積
回路装置の製造後においても内部のタイミングを調整す
ることができ、信号伝達系のマージンを大きくすること
ができるとともに、製品の歩留まりを向上させることが
できる。なお、上記プログラム要素としては、種々のも
のが考えられるが、回路の占有面積の点からフューズ素
子で構成するのがよい。

【００１６】さらに、上記回路ブロックの少なくとも１
つは、回路動作設定要素を備え、上記回路動作設定要素
によってその回路動作が設定変更可能に構成されている
場合に、上記遅延回路における上記プログラム要素と、
上記第1回路ブロックにおける上記回路動作設定要素と
を、互いに同じ構成を有する素子で構成する。これによ
り、何らプロセスを変更することなくタイミングの調整
が行なえる遅延回路を備えた半導体集積回路装置を得る
ことができる。

【００１７】また、上記第２回路ブロックが欠陥救済回
路を持つランダムアクセスメモリからなる場合に、上記
遅延回路における上記プログラム要素と、上記第２回路
ブロックにおける上記欠陥救済回路における欠陥救済情
報保持のための設定要素とを、互いに同じ構成を有する
素子で構成する。これにより、冗長回路を有するメモリ
を内蔵した半導体集積回路装置において、内部のタイミ
ングの調整が行なえる遅延回路を何らプロセスを変更す
ることなく同一チップ上に搭載させることができる。

【００１８】さらに、上記遅延回路における上記プログ
ラム要素と、上記第２回路ブロックにおける上記欠陥救
済回路における欠陥救済情報保持のための設定要素と
は、互いに隣接して設けるようにする。これにより、レ
ーザ照射等による切断というプログラム処理を容易かつ
短時間に行なうことができる。

【００１９】そして、この場合に、上記遅延回路におけ
る上記プログラム要素と、上記欠陥救済回路における欠
陥救済情報保持のための設定要素とを、ほぼ一直線状に
並らぶように配置する。これにより、プログラム処理を
一層能率よく実行することができるようになる。

【００２０】また、本願の発明は、信号伝達に関し直列
関係を持って結合される複数の回路ブロックを有し、ク
ロック信号によって全体動作が規定される半導体集積回
路装置において、上記複数の回路ブロックは、上記クロ
ック信号に基づく第１タイミング信号に応答して入力信
号を受ける第１回路ブロックおよび第２回路ブロック
と、上記クロック信号に基づく第２タイミング信号に応
答して出力信号を形成する第３回路ブロックを含み、信
号伝達系において上記第３回路ブロックは上記第１回路
ブロックと上記第２回路ブロックとの間に設けられ、上
記第１タイミング信号と上記第２タイミング信号との時
間差が、上記クロック信号の周期に対して非整数倍の期
間に設定されているようにした。

【００２１】上記した手段によれば、第３回路ブロック
内において、信号の伝達時間がクロックの周期の整数倍
になっていないところではその信号伝達時間に合わせて
生成されたタイミング信号で動作させることにより、信
号の入力から出力までのトータルの遅延時間を短縮し高
速化を達成することができるとともに、第２回路ブロッ
クからはクロック信号に同期して信号を出力させること
ができ、本発明が適用された半導体集積回路装置からの
出力信号を受ける他の半導体集積回路装置との同期が取
り易くなり、ボードシステムなどの設計が容易となる。

【００２２】ここで、上記第３回路ブロックは、上記第
２タイミング信号に基づいてブロック内部の第３タイミ
ング信号を生成するローカルタイミング信号生成回路を
含み、上記第２タイミングと上記第３タイミング信号と
の時間差は上記クロック信号の周期の非整数倍であって
もよい。クロック信号の周期の整数倍という制約がなく
なるので、実遅延時間に合わせたタイミングで動作させ
ることによって高速で信号を伝達させることできる。

【００２３】また、上記ローカルタイミング信号形成回
路は、プログラム要素を持ち、上記プログラム要素によ
って上記第２タイミング信号と上記第３タイミング信号
との上記時間差を調整可能とする遅延回路を備えるよう
にする。これにより、半導体集積回路装置の製造後にお
いても内部のタイミングを調整することができ、信号伝
達系のマージンを大きくすることができるとともに、製
品の歩留まりを向上させることができる。

【００２４】さらに、上記第１回路ブロックおよび第２
回路ブロックは各々上記第１タイミング信号に基づいて
それぞれの回路ブロックへの入力信号を取り込むラッチ
回路を含み、上記第３回路ブロックは上記第２タイミン
グ信号に基づいて当該第３回路ブロックへの入力信号を
取り込むラッチ回路を含むようにする。各回路ブロック
の入力側にラッチ回路を設けることにより、簡単な回路
により信号伝達系における同期をとることができる。

【００２５】また、信号伝達に関し直列関係を持って結
合される上記第１回路ブロック−第３回路ブロック−第
２回路ブロックの信号伝達系において、上記第３回路ブ
ロックと並列に１または２以上の第４回路ブロックが設
けるようにしてもよい。これにより、チップ内部のシス
テムの高機能化が可能となるとともに、そのような高機
能化を図った場合においても信号の入力から出力までの
トータルの遅延時間を短縮し高速化を達成することがで
きる。

【００２６】また、上記第３回路ブロックと上記第４回
路ブロックとが同一の回路構成を有する場合に、各回路
ブロックの対応する出力信号のうち一つを選択して伝達
する信号選択手段を上記第２回路ブロックに設けるよう
にする。これにより、ＲＡＭのようなメモリ回路を複数
個搭載した半導体集積回路装置を容易に実現することが
できる。

【００２７】さらに、上記クロック信号に基づいて上記
第１タイミング信号及び上記第２タイミング信号を形成
するタイミング信号形成回路を備えている場合に、上記
タイミング信号形成回路は、プログラム要素を持ち、上
記プログラム要素によって上記第１タイミング信号と上
記第２タイミング信号との上記時間差を調整可能とする
遅延回路を備えるように構成する。これにより、半導体
集積回路装置の製造後においても内部のタイミングを調
整することができ、信号伝達系のマージンを大きくする
ことができるとともに、製品の歩留まりを向上させるこ
とができる。

【００２８】また、上記クロック信号が入力される２つ
の外部端子と、該２つの外部端子に入力された差動形式
のクロック信号を受けて単相のクロック信号を生成する
クロックバッファ回路とをさらに設けるようにする。こ
れにより、差動クロック信号の正相の信号と逆相の信号
のクロス点でタイミングを決定することができ、クロッ
クスキューを最小に抑え、信頼性の高い半導体集積回路
装置を得ることができる。

【００２９】

【発明の実施の形態】以下、本発明の好適な半導体集積
回路装置の実施形態を図面に基づいて説明する。

【００３０】図１は、記憶回路を内蔵し外部から供給さ
れるクロックに同期して動作する半導体集積回路装置の
第１の実施形態の概略構成を示す。

【００３１】この実施形態においては、記憶回路として
ダイナミック型メモリセルをメモリセルとするＤＲＡＭ
（ダイナミックランダムアクセスメモリ）からなるマク
ロセル１１０が内蔵されているとともに、チップの信号
入力端子１２１とＤＲＡＭマクロセル１１０の入力端子
との間に、内部クロックφ１に同期して入力信号をラッ
チする同期化回路としての第１ラッチ回路１３１と、ラ
ッチされた信号を処理する組合せ論理などからなる第１
論理部１４１と、該第１論理部１４１で処理された信号
を内部クロックφ１に同期してラッチする同期化回路と
しての第２ラッチ回路１３２と、ラッチされた信号を処
理する組合せ論理からなる第２論理部１４２とが設けら
れている。

【００３２】なお、この明細書において、マクロセルと
は、所定の機能を有し他の回路ブロックとは独立して設
計されたまとまりのある回路、あるいは既に設計および
評価がなされてデータベースに登録されている回路ブロ
ックであって、そのままそっくりチップに搭載して有効
に機能させることが可能な回路で、ＮＡＮＤゲートやＮ
ＯＲゲートなどの論理ゲート回路やフリップフロップ回
路ような基本構成単位となるような回路よりも規模の大
きな回路を意味する。実施例においては、マクロセルと
してＤＲＡＭを用いた場合を示すが、これに限定される
ものでなくタイミング信号によってダイナミック動作す
るメモリ以外の回路をマクロセルとして内蔵する場合に
も、本実施形態を適用することができる。

【００３３】また、特に制限されるものでないが、この
実施形態においては、外部から供給される差動のクロッ
クＣＬＫを受けて波形整形して単相の内部クロックφ０
を出力するクロックバッファ１５１と、この内部クロッ
クφ０をチップ内の各部に分配するインバータなどから
なるクロック分配回路１５２と、分配されたクロックの
一つを遅延して前記ラッチ回路１３１，１３２に対して
ラッチタイミングを与える第１タイミング信号としての
第１ローカルクロックφ１を生成する第１可変遅延回路
１６１と、分配された他のクロックの一つを遅延して前
記ＤＲＡＭマクロセル１１０に動作タイミングを与える
第２タイミング信号としての第２ローカルクロックφ２
を生成する第２可変遅延回路１６２とが設けられてい
る。

【００３４】さらに、ＤＲＡＭマクロセル１１０には、
上記第２可変遅延回路１６２で生成された第２ローカル
クロックφ２に基づいてＤＲＡＭにおける入力ラッチタ
イミングを与えるセル内クロックφ３を生成する第３可
変遅延回路１６３が設けられている。また、ＤＲＡＭマ
クロセル１１０には、メモリアレイやワード線駆動回
路、カラムスイッチ、センスアンプなどのメモリの基本
的な機能回路を含んでなるＤＲＡＭコア部１１１と、ア
ドレス信号やデータ信号などの入力信号をラッチするラ
ッチ回路１１２と、ＤＲＡＭコア部１１１からの読出し
データをラッチする出力ラッチ回路１１３と、入力信号
に基づいてＤＲＡＭマクロセル１１０内の動作タイミン
グ信号を生成するタイミングコントロール回路１１４な
どが設けられている。

【００３５】本実施形態においては、第１ラッチ回路１
３１のラッチ時点からＤＲＡＭマクロセル１１０の出力
時点までが丁度クロックφ１の周期の整数倍であるとい
う条件を前提に、第１ローカルクロックφ１と第２ロー
カルクロックφ２の時間差すなわち位相差は、クロック
φ１の周期の非整数倍に設定されている。これにより、
ＤＲＡＭマクロセル１１０内においては、データの転送
をクロックφ１の周期の整数倍で行なうという条件の制
約を受けずにタイミング設計を行なうことができるよう
になる。

【００３６】その結果、信号遅延時間をクロックφ１の
周期を単位として表わす場合に端数が生じるような箇所
でも実遅延時間に合わせてタイミング信号を生成しＤＲ
ＡＭマクロセル１１０内部の高速化を図ることができ、
半導体集積回路全体としての動作速度すなわち信号が入
力されてから所望の信号が出力されるまでの時間の短縮
（サイクル数の低減）を図ることができる。しかも、第
１ラッチ回路１３１のラッチ時点からＤＲＡＭマクロセ
ル１１０の出力時点までは丁度クロックφ１の整数倍で
あるため、他のＬＳＩとクロックにより同期をとるよう
なシステムを構築する際にも正しいデータの転送を保証
することができる。また、外部から供給されるクロック
ＣＬＫを差動信号で受けるように構成されているため、
信号の立上がりや立下がりが遅くなったりしても差動の
信号のクロス点でタイミングを決定できるのでクロック
スキューを最小に抑えることができる。

【００３７】なお、図１の実施形態においては、ＤＲＡ
Ｍマクロセル１１０内に設けられた第３可変遅延回路１
６３によって、第２ローカルクロックφ２に基づいて入
力側のラッチタイミングを与えるセル内クロックφ３を
生成するように構成されているが、例えば図４に示すよ
うに、第２ローカルクロックφ２を入力側のラッチタイ
ミング信号として用い、その第２ローカルクロックφ２
を第３可変遅延回路１６３によって適当に遅延して出力
側のラッチタイミングを与えるセル内クロックφ３’を
生成するように構成しても良い。

【００３８】図１において、出力ラッチタイミングを与
える第２ローカルクロックφ２に基づいて入力ラッチタ
イミングを与えるセル内クロックφ３を生成する第３可
変遅延回路１６３を設けているのは、時間的に出力ラッ
チよりも入力ラッチの方を遅くするためではない。動作
サイクルとしてはあくまでも出力ラッチの方が入力ラッ
チよりも後のサイクルである。後述の実施例のようなＤ
ＲＡＭマクロセルでは、クロックφ２を遅らせて入力ラ
ッチタイミングを与えるセル内クロックφ３を生成した
方が可変遅延回路１６３の遅延時間が少なくてすみ回路
規模を小さくできる。回路規模のことを考えなければ、
図４のように可変遅延回路１６３によって第２ローカル
クロックφ２を遅延させて出力ラッチタイミングを与え
るセル内クロックφ３’を生成するように構成すること
ができる。

【００３９】また、図１の実施形態においては、第１可
変遅延回路１６１と第２可変遅延回路１６２の遅延時間
の調整によって、第１ラッチ回路１３１のラッチ時点か
らＤＲＡＭマクロセル１１０の出力時点までが丁度クロ
ックφ０の周期の整数倍となるように設定された状態
で、第３可変遅延回路１６３での遅延時間を調整するこ
とによりＤＲＡＭマクロセル１１０の動作マージンを調
整することができる。具体的には、例えばＤＲＡＭマク
ロセルのアクセス時間が見込みよりも短かくて入力ラッ
チタイミングを遅らせて入力セットアップのマージンを
大きくしたいような場合、第３可変遅延回路１６３での
遅延時間ＤＬＹ３が小さくなるようにする。これによ
り、第１ラッチ回路１３１のラッチタイミングからＤＲ
ＡＭマクロセル１１０の出力タイミングまでを全く変化
させずにＤＲＡＭマクロセル１１０内の動作タイミング
を調整することができる。

【００４０】なお、本実施形態では外部からクロックＣ
ＬＫが与えられると説明したが、当該半導体集積回路内
に発振回路を含むクロック発生回路を設け、このクロッ
ク発生回路で発生されたクロックに基づいて第１ローカ
ルクロックを生成するとともに、そのクロックをチップ
外部へ出力して他の半導体集積回路との同期をとるよう
にすることも可能である。

【００４１】図２は本発明の第２の実施形態を示す概略
構成図である。この実施形態は図１に示されている第1
の実施形態におけるＤＲＡＭマクロセル１１０の出力端
子と半導体チップの出力端子１２２との間に、ＤＲＡＭ
マクロセル１１０から読み出されたデータ信号を処理す
る組合せ論理からなる第３論理部１４３と、該第３論理
部１４３で処理された信号を内部クロックφ１に同期し
てラッチする同期化回路としての第３ラッチ回路１３３
と、ラッチされた信号を処理する組合せ論理からなる第
４論理部１４４と、該第４論理部１４４で処理された信
号を内部クロックφ１に同期してラッチする同期化回路
としての第４ラッチ回路１３４とを設けたものである。
ＤＲＡＭマクロセル１１０の内部構成は図１と同じであ
るので、図示を省略している。

【００４２】なお、図２の実施形態ではＤＲＡＭマクロ
セル１１０の後段に２つの論理部と２つのラッチ回路が
接続された構成になっているが、１つの論理部１４３と
その出力をラッチするラッチ回路１３３を設けただけの
実施形態も考えられる。同様に、図２の実施形態におい
てはＤＲＡＭマクロセル１１０の前段に２つのラッチ回
路と２つの論理部が接続された構成になっているが、１
つのラッチ回路１３１と１つの論理部１４１とが設けら
れているような実施形態も考えられる。

【００４３】図３は本発明の第３の実施形態を示す概略
構成図である。この実施形態は図２に示されている第２
の実施形態と類似している。異なるのは、第２ラッチ回
路１３２とＤＲＡＭマクロセル１１０との間の第２論理
部１４２がない点のみである。ＤＲＡＭマクロセル１１
０の内部構成は図１と同じであるので、図示を省略して
いる。

【００４４】この実施形態においても、第２ラッチ回路
１３２を省略した変形例が考えられる。第２ラッチ回路
１３２を設けておくことにより、入力端子１２１からＤ
ＲＡＭマクロセル１１０までの信号伝達系における論理
の段数が少ないかもくしは論理規模が小さい信号のタイ
ミングを、論理の段数が多いあるいは論理規模が大きな
他の種類の入力信号とタイミングを合わせるのが容易と
なる。

【００４５】図５には、ＤＲＡＭマクロセル１１０の他
の構成例を示す。この実施例のＤＲＡＭマクロセルは、
ＤＲＡＭコア部１１から並列に読み出された複数バイト
（例えば３６バイト）のリードデータをラッチするラッ
チ回路１１３にラッチされたリードデータのうち例えば
１／４（９バイト）のデータを選択して出力するマルチ
プレクサ１１５と、該マルチプレクサ１１５の選択制御
信号をラッチするラッチ回路１１６と、該ラッチ回路１
１６のラッチタイミングを与えるクロックφ４を生成す
るクロックバッファ１１７とを有するように構成されて
いる。

【００４６】上記クロックバッファ１１７は当該ＤＲＡ
Ｍマクロセル１１０に供給されるクロックφ２に基づい
てφ４を生成する。このクロックφ４は、リードデータ
をラッチするラッチ回路１１３のラッチタイミングを与
えるクロックφ２’よりも若干早いタイミングで上記ラ
ッチ回路１１６をラッチ動作させるように生成される。

【００４７】図６には、上記実施形態をマイクロプロセ
ッサと主メモリとの間に設けられるキャッシュメモリに
適用した場合の一実施例が示されている。特に制限され
るものでないが、符号１００が付された実線で囲まれた
内部の回路ブロックは、単結晶シリコンのような半導体
基板上に形成される。

【００４８】図６において、１１０は図１と同様にＤＲ
ＡＭマクロセルを示す。図６においてはＤＲＡＭマクロ
セル１１０が１つだけ代表として示されているが、同一
のチップ上にはこのＤＲＡＭマクロセル１１０と同一構
成を有するマクロセルが例えば８個設けられている。各
マクロセル１１０は６４ｋワード×２８８ビットのよう
な記憶容量を持ち、図示しない主メモリ内の頻繁にアク
セスされるアドレス領域のデータと同一のデータを記憶
するバンクメモリ（以下、単にバンクと称する）として
使用される。マイクロプロセッサが必要とするデータが
このキャッシュメモリ内のいずれかのバンクに格納され
ているときは、主メモリから読み出すよりも高速に所望
のデータを得ることができるように、マクロセル周辺の
論理回路が構成されるかもしくはチップ外部にそのよう
なメモリ管理機能を有するＬＳＩ（いわゆるキャッシュ
コントローラ）が接続される。

【００４９】この実施例におけるＤＲＡＭマクロセル１
１０は、図５に示されているようなマルチプレクサ１１
５を備え、ラッチ回路１１３にラッチされたリードデー
タのうち例えば１／４のデータを選択して出力するよう
に構成されている。図６のキャッシュメモリにおいて、
１７１は当該キャッシュメモリ１００とマイクロプロセ
ッサが接続されるプロセッサバス２１０との間の信号の
入出力を行なうインタフェース回路、１７２は当該キャ
ッシュメモリ１００と主メモリが接続されるメモリバス
２２０との間の信号の入出力を行なうインタフェース回
路である。また、１８１はＤＲＡＭマクロセルに書き込
まれるライトデータを一時的に保持するライトバッフ
ァ、１８２はＤＲＡＭマクロセルから読み出されたリー
ドデータを一時的に保持するリードバッファで、これら
のバッファは各マクロセルに対応してそれぞれ設けられ
ている。

【００５０】さらに、１８３は外部から入力されたアド
レス信号をデコードしていずれかのＤＲＡＭマクロセル
を選択するための信号や各マクロセル内のワード線やカ
ラムを選択する信号を生成するアドレスデコーダであ
る。この実施例では、アドレスデコーダ１８３は８個の
ＤＲＡＭマクロセルに対して共通の回路として設けられ
ている。ただし、アドレスデコーダは各マクロセルに対
応してそれぞれ設けるようにしても良い。

【００５１】１９１は８個のバンクのいずれかのバンク
からのリードデータをプロセッサバス２１０へ出力する
か選択するための各バンクに共通のマルチプレクサ、１
９２は８個のバンクのいずれのバンクからのリードデー
タをメモリバス２２０へ出力するか選択するための各バ
ンクに共通のマルチプレクサ、１９３は各バンク毎に設
けられ対応するマクロセルから読み出されたリードデー
タもしくは既にマクロセルから読み出されてリードバッ
ファ１８２に保持されているリードデータのいずれかを
選択して上記マルチプレクサ１９１へ伝送するマルチプ
レクサである。

【００５２】なお、１３１〜１３４はＤＲＡＭマクロセ
ルの外側に設けられているラッチ回路、１５０は、外部
から供給される差動のクロックＣＬＫを受けて波形整形
して単相の内部クロックφ０を出力する図１に示されて
いるクロックバッファ１５１とこの内部クロックφ０を
チップ内の各部に分配する分配回路１５２とを合わせた
回路（以下、内部クロック生成回路と称する）である。
１１２’はライトバッファ１８１に保持されているライ
トデータをクロックφ３に同期して取り込むライトデー
タラッチ回路である。その他、図１に示されている回路
および回路ブロックと同一の回路および回路ブロックに
は同一の符号を付して重複した説明は省略する。

【００５３】また、図６に示されていない回路として、
図２に示されているような第２の実施形態の信号伝達系
を介して入力されるＲＡＳ（ロウアドレスストローブ）
信号、ＣＡＳ（カラムアドレスストローブ）信号、ＷＥ
（ライトイネーブル）信号などの制御信号を処理する回
路がある。かかる回路の例としては、ＲＡＳ信号、ＣＡ
Ｓ信号、ＷＥ信号などの制御信号の組合せから動作モー
ドを判別し各モードに応じてＤＲＡＭマクロセル内の回
路に対する内部制御信号を生成するコマンドデコーダの
ような組合せ論理回路やここで生成された制御信号をい
ずれかＤＲＡＭマクロセルに分配するか決定して出力す
る分配回路のような組合せ論理回路などがある。

【００５４】このうち、コマンドデコーダは図２におけ
る第１論理部１４１に相当し、分配回路は図２における
第２論理部１４２に相当する。なお、図６に示されてい
るアドレス信号の伝達系は、図３に示されている第３の
実施形態に相当する。図６の実施例では、図２における
第２論理部に相当する論理回路がないためである。ただ
し、メモリコア内の不良メモリセルを予備のメモリセル
と置き換えるいわゆる冗長回路構成を採る場合であっ
て、フューズ素子等を用いて救済アドレスを設定する回
路と該回路に設定されている救済アドレスと入力アドレ
ス信号とを比較するアドレス比較回路を、図６に示され
ている第２ラッチ回路１３２とＤＲＡＭマクロセル１１
０との間に設けるような構成とする場合には、アドレス
信号に関しても図２に示されている信号伝達系を介して
入力されるとみなすことができる。

【００５５】一方、図５および図６のＤＲＡＭマクロセ
ル１１０内に設けられているマルチプレクサ１１５は、
図２および図３における第３論理部１４３に相当する。
さらに、図６におけるマルチプレクサ１９３は、図２お
よび図３における第４論理部１４４に相当する。

【００５６】また、書込み時のライトデータは、論理処
理を施す必要がなく単にアドレス信号や制御信号がすべ
てＤＲＡＭマクロセルに届いた時点でＤＲＡＭマクロセ
ルに届いていればよいので、ライトデータ信号の伝達系
は、この実施例においては、前記実施形態のいずれにも
準拠していない。ただし、ライトデータ信号について
も、例えばライトバッファ１８１の代わりにラッチ回路
を設けて、図３に示されている第３の実施形態における
第１論理部１４１を省略したような信号伝達系によって
伝達させるように構成することもできる。あるいは、図
６に示されているライトバッファ１８１を、図３におけ
る第１ラッチ回路１３１および第２ラッチ回路を兼用し
た回路とみなしてクロックφ１に同期して動作させるこ
とも可能である。この場合、図６に示されているライト
データラッチ回路１１２’は、アドレス系の入力ラッチ
回路１１２に対応するとみなすことができる。

【００５７】なお、ライトバッファ１８１に取り込まれ
たライトデータに対してＥＣＣ（エラーコレクティング
コード）やパリティビットを生成して付加する機能をキ
ャッシュメモリに持たせるような場合には、ライトデー
タ信号の伝達系の第１論理部１４１もしくは第２論理部
１４２としてかかる論理機能回路を設けることができ
る。さらに、データ出力側にＥＣＣチェック回路やパリ
ティチェック回路を設ける場合、これらの論理回路は図
２および図３における第３論理部１４３または第４論理
部１４４として設けたり、図２や図３には示されていな
い第５論理部として設けるようにすることができる。第
５論理部として設ける場合には、さらにこの第５論理部
の後段に第５ラッチ回路を設けるのが望ましい。

【００５８】図７には、図６の実施例のキャッシュメモ
リにおける各種信号のタイミングが示されている。ま
た、図８には、図７に示されている波形の信号が、図２
または図３の信号伝達系においてどの部位での信号であ
るかを符号で示したものである。図７および図８におい
て、符号Ｒ_ＡＤＲ，ＩＲ_ＡＤＲはそれぞれＤＲＡＭマ
クロセルの入り口でのロウアドレス信号、符号Ｃ_ＡＤ
Ｒ，ＩＣ_ＡＤＲはそれぞれＤＲＡＭマクロセルの入り
口でのカラムアドレス信号である。

【００５９】なお、これらの信号のうち、ロウアドレス
信号Ｒ_ＡＤＲの入力端子１２１からＤＲＡＭマクロセ
ルの入り口までの信号Ｒ_ＡＤＲ1_1, Ｒ_ＡＤＲ1_2, Ｒ
_ＡＤＲ2_1, Ｒ_ＡＤＲ2_2のタイミングは、ＲＡＳ信号
の対応する部位の信号ＲＡＳ1_1, ＲＡＳ1_2, ＲＡＳ2_
1, ＲＡＳ2_2と同一であるので、図示を省略する。ま
た、カラムアドレス信号Ｃ_ＡＤＲの入力端子１２１か
らＤＲＡＭマクロセルの入り口までの信号Ｃ_ＡＤＲ1_
1, Ｃ_ＡＤＲ1_2, Ｃ_ＡＤＲ2_1, Ｃ_ＡＤＲ2_2のタイ
ミングは、ＣＡＳ信号の対応する部位の信号ＣＡＳ1_1,
ＣＡＳ1_2, ＣＡＳ2_1, ＣＡＳ2_2と同一であるので、
図示を省略する。同様に、ライトイネーブル信号ＷＥの
入力端子１２１からＤＲＡＭマクロセルの入り口までの
信号ＷＥ1_1, ＷＥ1_2, ＷＥ2_1, ＷＥ2_2のタイミング
は、ＣＡＳ信号の対応する部位の信号ＣＡＳ1_1, ＣＡ
Ｓ1_2, ＣＡＳ2_1, ＣＡＳ2_2とほぼ同一であるので、
図示を省略する。

【００６０】図７に示されているタイミングチャートか
らも分かるように、本実施例のキャッシュメモリにおい
ては、外部クロックＣＬＫに基づいて生成された第１ロ
ーカルクロックφ１によって第１サイクルが開始され、
８サイクル目の最後のクロックφ１の立上がりで第４ラ
ッチ回路１３４にリードデータがラッチされる。また、
ＤＲＡＭマクロセル１１０の動作は、第１ローカルクロ
ックφ１との位相差がクロック周期の非整数倍である第
２ローカルクロックφ２をＤＬＹ２だけ遅延したクロッ
クφ３の立上がりタイミングｔ１で開始される。

【００６１】この実施例においては、第１サイクル開始
の第１ローカルクロックφ１の立上がりタイミングｔ０
からＤＲＡＭマクロセル１１０の開始タイミングｔ１
（ラッチ回路１１２のラッチ動作）までの期間Ｃ１が、
クロックφ１の周期Ｔの１．５倍となるように、遅延回
路１６２の遅延時間ＤＬＹ１と遅延回路１６３の遅延時
間ＤＬＹ３が設定されている。また、ＤＲＡＭマクロセ
ル１１０の開始タイミングｔ１からリードデータがラッ
チ回路１１３にラッチされるタイミングｔ２までの期間
Ｃ２がクロックφ１の周期Ｔの４．８倍となるように、
遅延回路１６２の遅延時間ＤＬＹ１が設定されている。
そして、リードデータがラッチ回路１１３にラッチされ
るタイミングｔ２から最終段の第４ラッチ回路１３４に
リードデータがラッチされるまでの期間Ｃ３はクロック
φ１の周期Ｔの１．７倍である。その結果、第１ラッチ
回路１３１のラッチ動作から第４ラッチ回路１３４のラ
ッチ動作までのトータルの時間は、クロックφ１の周期
Ｔの８倍となる。

【００６２】上記のように、本実施例のキャッシュメモ
リにおいては、ＤＲＡＭマクロセル１１０の動作開始点
は、クロックφ１の周期Ｔの整数倍ではないが、第１ラ
ッチ回路１３１のラッチ動作から第４ラッチ回路１３４
のラッチ動作までの期間（Ｃ１＋Ｃ２＋Ｃ３）はクロッ
クφ１の周期Ｔの整数倍（８倍）に設定されているた
め、他の半導体集積回路装置との同期動作が保証され
る。しかも、ＤＲＡＭマクロセル１１０内部ではデータ
の転送時間が上記第１ローカルクロックφ１の周期とは
無関係に設定できるため、ＤＲＡＭマクロセルの動作を
高速化させることができる。

【００６３】図９には前記可変遅延回路１６１〜１６３
の具体的な回路例が示されている。この実施例では、特
に制限されるものでないが、遅延手段としてインバータ
を用いており、各々直列接続されているインバータの数
すなわち遅延量が異なるインバータ列の組みＣ−ＩＮＶ
１……Ｃ−ＩＮＶｎと、これらの各インバータ列の組に
おいていずれのインバータ列で遅延されたクロック信号
を通過させるか切り替える切替え手段（セレクタ）ＳＥ
Ｌ１……ＳＥＬｎと、各切替え手段がいずれの側を選択
するかで遅延量を設定する遅延量設定手段ＤＳＴと、該
設定手段ＤＳＴの設定状態を示す信号をデコードして上
記切替え手段ＳＥＬ１……ＳＥＬｎを制御する切替え制
御信号を生成するデコーダＤＥＣとによって可変遅延回
路が構成されている。

【００６４】上記切替え手段ＳＥＬ１……ＳＥＬｎは、
伝送用のＭＯＳＦＥＴ ＴＧ１１，ＴＧ１２……ＴＧｎ
１，ＴＧｎ２により構成されている。図９には、各イン
バータ列毎に伝送ゲートとしてのＭＯＳＦＥＴの記号が
１つだけ示されているが、実際の回路では、伝達される
信号のレベル低下を防止するため、ｐチャネルＭＯＳＦ
ＥＴとｎチャネルＭＯＳＦＥＴとを並列に接続してなる
いわゆるＣＭＯＳトランスミッションゲートにより構成
するのが望ましい。

【００６５】上記遅延量設定手段ＤＳＴは、フューズ素
子Ｆｉと、該フューズ素子と直列に接続されたｐチャネ
ルＭＯＳＦＥＴ Ｑｐｉ，ｎチャネルＭＯＳＦＥＴ Ｑ
ｎｉと、ＭＯＳＦＥＴ Ｑｐｉ，Ｑｎｉの共通ドレイン
（ノードＮｉ）に接続されたラッチ回路ＬＴｉとから構
成され、Ｑｐｉ，Ｑｎｉのゲートに設定制御用信号ＳＥ
Ｔが印加可能にされている。遅延量設定手段ＤＳＴの構
成と信号伝達系における信号の伝達速度とは関係がない
ので、フューズ素子Ｆｉと、該フューズ素子の状態を検
出するためのＭＯＳＦＥＴ Ｑｐｉ，Ｑｎｉやラッチ回
路ＬＴｉとは、チップ上において離れた位置に形成され
ていても問題はない。

【００６６】該遅延量設定手段ＤＳＴは、フューズ素子
Ｆｉが切断されていない状態で設定制御用信号ＳＥＴと
して例えば正の制御パルスが供給されると、ＳＥＴがハ
イレベルの期間にｎチャネルＭＯＳＦＥＴ Ｑｎｉがオ
ンされてノードＮｉの電位が下がっても次にＳＥＴがロ
ウレベルに戻ったときにフューズ素子ＦｉおよびＱｐｉ
を通してノードＮｉが充電されてその電位がＶｃｃに近
いレベルにされる。これによって、ラッチ回路ＬＴｉが
その状態を判別してその出力がロウレベル（接地電位）
に変化し、それを帰還用インバータが反転帰還させるこ
とでその出力状態が保持される。

【００６７】一方、フューズ素子Ｆｉが切断されている
状態で設定制御用信号ＳＥＴとして例えば正の制御パル
スが供給されると、ＳＥＴがハイレベルの期間にｎチャ
ネルＭＯＳＦＥＴ ＱｎｉがオンされてノードＮｉが接
地電位に接続され次にＳＥＴがロウレベルに戻ってＱｐ
ｉがオンされたときにフューズ素子Ｆｉが切断されてい
るためＱｐｉを通してノードＮｉが充電されずノードＮ
ｉが接地電位のままにされる。これによって、ラッチ回
路ＬＴｉがその状態を判別してその出力がハイレベル
（Ｖｃｃ）に変化し、それを帰還用インバータが反転帰
還させることでその出力状態が保持される。

【００６８】このように、フューズ素子Ｆｉの状態に応
じてラッチ回路ＬＴｉに保持されるレベルが異なること
となる。そして、遅延量設定手段ＤＳＴには、かかるフ
ューズ素子ＦｉとＣＭＯＳインバータ（Ｑｐｉ，Ｑｎ
ｉ）およびラッチ回路ＬＴｉの組みが複数個設けられて
おり、それらにおける設定状態の組み合わせに応じてデ
コーダ回路ＤＥＣの出力が変更されて、クロック信号φ
ｉが通過するインバータ列が切り替えられて遅延量が変
更される。

【００６９】図１０には冗長回路の具体的な回路例が示
されている。図１０において、ＡＳＴは救済アドレス設
定手段、ＡＣＭＰは設定されている救済アドレスＲＡＤ
と正規の入力アドレスＲＢＸとを比較して一致している
と一致検出信号ＨＩＴを出力するアドレス比較回路、Ｒ
ＳＬは一致検出信号ＨＩＴに基づいてアドレスデコーダ
１８３からの選択信号を正規のワード線ＲＷＬから予備
のメモリセルが接続されている予備ワード線ＳＷＬに切
り替えて供給する冗長セレクタ回路である。

【００７０】救済アドレス設定手段ＡＳＴは、フューズ
素子Ｆｉと、該フューズ素子と直列に接続されたｐチャ
ネルＭＯＳＦＥＴ Ｑｐｉ，ｎチャネルＭＯＳＦＥＴ
Ｑｎｉと、ＭＯＳＦＥＴ Ｑｐｉ，Ｑｎｉの共通ドレイ
ン（ノードＮｉ）に接続されたラッチ回路ＬＴｉとから
構成され、Ｑｐｉ，Ｑｎｉのゲートに設定制御用信号Ｓ
ＥＴが印加可能にされている。

【００７１】図９と図１０とを比較すると明らかなよう
に、この実施例においては、上記救済アドレス設定手段
ＡＳＴと遅延量設定手段ＤＳＴとは同一の構成を有する
ようにされている。後述のように、フューズ素子Ｆｉ自
体も救済アドレス設定手段ＡＳＴと遅延量設定手段ＤＳ
Ｔとで、同一構成の素子を使用している。冗長セレクタ
回路ＲＳＬは、ＣＭＯＳトランスミッションゲートＴＧ
１，ＴＧ２により構成されている。アドレス比較回路Ａ
ＣＭＰは、汎用メモリの冗長回路で広く使用されている
アドレス比較回路と同一の回路構成のものを用いること
ができるので、具体的な回路例の開示と説明は省略す
る。

【００７２】図１１には、救済アドレス設定手段ＡＳＴ
と遅延量設定手段ＤＳＴにおいてそれぞれ用いられるフ
ューズ素子Ｆｉの具体的な構成を示す平面図（Ａ）と断
面構造の例（Ｂ）が示されている。特に制限されるもの
でないが、図１１には、２つのフューズ素子を一体化し
て構成した例が示されている。図１１（Ｂ）は、図１１
（Ａ）のＢ−Ｂ線に沿った断面を示す。

【００７３】図１１（Ｂ）において、３００は単結晶シ
リコンのような半導体基板、３１１は半導体基板３００
の表面に形成された絶縁膜、３２１，３２２，３２３は
この絶縁膜３１１上に形成された最上層のアルミ配線を
示す。このうち中央のアルミ配線３２２は電源電圧Ｖｃ
ｃを供給する配線とされる。そして、その両側にあるア
ルミ配線３２１と３２３は、図９および図１０の実施例
においてフューズ素子Ｆｉの一方の端子（電源電圧Ｖｃ
ｃとは逆の端子）とＭＯＳＦＥＴ Ｑｐｉのソース端子
とを接続する配線とされる。

【００７４】これらのアルミ配線３２１〜３２３の上方
には絶縁膜３１２が形成され、この絶縁膜３１２の上に
はフューズ素子として機能するクロム膜３３１が形成さ
れている。このクロム膜３３１は、図１１（Ａ）に示す
ように比較的狭い幅を有するように形成される。あまり
幅が広いと切断に要する時間が長くなるためである。た
だし、幅が狭すぎると抵抗値が高くなり、充分なレベル
の設定電位（図９のノードＮｉの電位）が得られなくな
るので、両者の兼ね合いとクロム膜３３１の厚みとの関
係から幅を決定するのが望ましい。

【００７５】そして、上記アルミ配線３２１と３２２と
３２３のそれぞれの中央部に対応して前記絶縁膜３１２
にはコンタクトホール３４１，３４２，３４３が形成さ
れ、このコンタクトホール３４１，３４２，３４３にて
上記クロム膜３３１からなるフューズ層の一部がアルミ
配線３２１，３２２，３２３にそれぞれ接触されてい
る。つまり、コンタクトホール３４１と３４２に挟まれ
た部分のクロム膜３３１と、コンタクトホール３４２と
３４３に挟まれた部分のクロム膜３３２にそれぞれフュ
ーズ素子が構成される。さらに、上記コンタクトホール
３４１，３４２，３４３を中心としてその周辺まで覆う
ように上記クロム膜３３１の上には、ニッケルと金の積
層膜からなる保護膜３５１，３５２，３５３が形成され
ている。この保護膜３５１，３５２，３５３により、コ
ンタクトホール３４１，３４２，３４３におけるクロム
膜３３１の腐食による接触不良を防止することができ
る。

【００７６】このようにして、クロム膜３３１の上に適
当な間隔をおいた保護膜３５１，３５２，３５３が形成
されることにより、図１１（Ａ）に示すように、クロム
膜３３１の一部が露出される。本実施例においては、こ
のクロム膜３３１の露出部位にレーザ光を照射すること
により、いわゆるフューズの切断処理を行なうようにし
ている。遅延量設定手段ＤＳＴを構成するフューズ素子
がと救済アドレス設定手段ＡＳＴを構成するフューズ素
子とが同一の構成であるため、プロセスを追加すること
なくクロックの遅延時間を調整する遅延量設定手段ＤＳ
Ｔを形成することが可能となる。

【００７７】図１２および図１３には本発明を適用した
キャッシュメモリチップ全体のレイアウトおよびチップ
上におけるフューズ素子のレイアウトの例が示されてい
る。キャッシュメモリチップは、図１２に示すように、
チップ３００の上下にそれぞれ４個ずつ計８個のＤＲＡ
Ｍマクロセル１１０Ａ〜１１０Ｈが並んで配置されてい
る。また、チップの中央には横方向にほぼ２列のＳＲＡ
Ｍマクロセル４１０Ａ〜４１０Ｉが配置され、これらの
ＳＲＡＭマクロセル４１０Ａ〜４１０Ｉの上下には信号
入出力用のＩ／Ｏセル列４２０Ａ，４２０Ｂが配置され
ている。さらに、ＳＲＡＭマクロセル４１０ＩとＩ／Ｏ
セル列４２０Ｂとの間に前述の内部クロック生成回路１
５０が配置されている。そして、これらの回路以外の余
白部位４３０に、図２に示されているラッチ回路１３１
〜１３４や論理部１４１〜１４４を構成する論理回路が
配置されている。なお、上記ＳＲＡＭマクロセル４１０
Ａ〜４１０Ｉは、図６の実施例におけるライトバッファ
１８１やリードバッファ１８２として用いられる。

【００７８】図１３は、図１２に示されているＤＲＡＭ
マクロセル１１０Ａ〜１１０Ｈのうち１１０Ａだけ取り
出して拡大して示したレイアウト図である。

【００７９】図１３に示されているように、ＤＲＡＭマ
クロセル１１０Ａは８個のメモリマットブロックＭＭＴ
１〜ＭＭＴ８を有している。これらのメモリマットブロ
ックのうちＭＭＴ２とＭＭＴ３およびＭＭＴ６とＭＭＴ
７は互いに隣接して配置されている。各メモリマットブ
ロックＭＭＴ１〜ＭＭＴ８にはそれぞれ６個ずつワード
線を駆動するサブワードドライバ列ＤＲＶが設けられて
いるとともに、メモリマットブロックＭＭＴ１と２との
間、ＭＭＴ３と４との間、ＭＭＴ５と６との間およびＭ
ＭＴ７と８との間には、それぞれ読出し用のメインアン
プＭＡと書込み用のライトアンプＷＡ１〜ＷＡ４が並ん
で配置されたアンプ領域ＭＡ＆ＷＡ１〜ＭＡ＆ＷＡ４が
設けられている。そして、セルの中央および一側（図１
３では下辺）には、電圧発生回路やメモリの周辺制御系
回路、図２に示されているセル内ラッチ回路１１２や１
１３などが配置されている領域ＣＮＴが設けられてい
る。

【００８０】この実施例においては、メモリマットブロ
ックＭＭＴ２，ＭＭＴ３，ＭＭＴ４と、ＭＭＴ６、ＭＭ
Ｔ７、ＭＭＴ８の一部のサブワードドライバ列ＤＲＶの
上方に、図１１に示すような構造を有するフューズアレ
イＦＡＬＹが設けられている。ここで、特に制限される
ものでないが、上記フューズアレイＦＡＬＹの長手方向
と図１１のクロム膜３３１の長手方向とが一致するよう
に、フューズ素子が配置される。そして、このフューズ
アレイＦＡＬＹのうち、例えば符号Ａで示すような箇所
に、図９に示されている遅延量設定手段ＤＳＴを構成す
るフューズ素子が配置されている。残りのフューズ素子
は図１０に示されている救済アドレス設定手段ＡＳＴを
構成するフューズ素子として使用される。

【００８１】上記のようにこの実施例では、遅延量設定
手段ＤＳＴを構成するフューズ素子と救済アドレス設定
手段ＡＳＴを構成するフューズ素子とが並んで配置され
ているため、フューズを切断するレーザ装置により切断
処理を行なう際に、連続した処理が可能となり、離れて
いる場合に比べて処理時間が短くなるという利点があ
る。また、上記フューズアレイＦＡＬＹの長手方向と図
１１のクロム膜３３１の長手方向とが一致するので、１
つのフューズアレイＦＡＬＹ上の複数のフューズ素子に
対してレーザ光照射を行なう際に、レーザビームの移動
方向は一方向で良く、位置合わせ制御が容易となる。つ
まり、前述のように、１つのクロム膜で２つのフューズ
素子を形成する構成とした場合、このクロム膜の長手方
向をフューズアレイＦＡＬＹの長手方向と直交させて配
置すると、フューズは２列配置となり、その場合にはレ
ーザビームをジグザグに移動させなくてはならないこと
となる。これに対し、本実施例では、レーザビームの移
動方向は一方向で良いため、位置合わせ制御が容易にな
るという利点がある。

【００８２】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。

【００８３】例えば、前記実施例では、信号のラッチを
クロックの立上がりもしくは立下がりで行ないデータの
入力から出力までのデータ転送をクロックの周期の整数
倍で行なうと説明したが、信号のラッチをクロックの立
上がりと立下がりのそれぞれで行ないデータの転送をク
ロックの半周期の整数倍で行なう方式も考えられる。従
って、その場合には「クロック周期の整数倍」を「クロ
ックの半周期の整数倍」と読み変えることで本発明を適
用することができるので、そのような方式も本発明に含
まれると解すべきである。

【００８４】また、図２に示す実施形態では、ＤＲＡＭ
マクロセルの前段と後段にそれぞれ２個のラッチ回路と
２個の論理部が設けられているが、３個以上のラッチ回
路と３個以上の論理部がＤＲＡＭマクロセルの前段また
は後段に設けられている場合にも本発明を適用すること
ができることは勿論である。

【００８５】さらに、上記実施例では、フューズ素子を
用いて可変遅延回路における遅延時間の設定を行なうよ
うにした場合について説明したが、本発明はそれに限定
されるものでなく、例えばレジスタを使用したりあるい
はフューズ素子の代わりにフラッシュメモリなどで使用
される不揮発性記憶素子をプログラム要素として用いて
遅延時間すなわち内部クロックのタイミング調整の設定
を行なうように構成することも可能である。なお、レジ
スタを使用する場合には、電源投入時に実行されるイニ
シャライズ処理シーケンスやデータセットシーケンスに
従って設定が行なわれる。また、不揮発性記憶素子を使
用する場合には、メモリライタのような専用の書込み装
置に本発明を適用した半導体集積回路装置を接続して書
込み動作によってデータの設定が行なわれる。

【００８６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＤＲＡ
Ｍマクロセルを内蔵したキャッシュメモリに適用した場
合について説明したが、この発明はそれに限定されるも
のでなく、ＳＲＡＭや不揮発性のフラッシュメモリその
他のメモリを搭載した半導体集積回路装置あるいはメモ
リ以外のマクロセル（例えばＣＰＵや演算ユニットな
ど）と論理回路とを搭載した半導体集積回路装置などに
広く利用することができる。

【００８７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００８８】すなわち、本発明に従うと、記憶回路を内
蔵し外部クロックに同期して動作する半導体集積回路装
置において、記憶回路内のデータ転送周期をクロック周
期の非整数倍に設定したので、信号の入力から出力まで
のトータルの遅延時間を短縮し高速化を達成することが
できる。また、製造後にタイミングを調整できるため、
設計変更の発生頻度およびマスク修正の回数が少なくな
り開発期間が大幅に短縮されるとともに歩留まりを向上
させることができる半導体集積回路装置を実現すること
ができる。さらに、タイミング調整用のプログラム素子
をメモリの救済アドレス設定用のプログラム素子と同一
の構成としかつそれらを並べて配置したので、プロセス
を変更したりクロックのタイミング調整のための処理に
多く時間をかけることなくタイミング調整を行なうこと
ができ、コストの増加を抑制した半導体集積回路装置を
実現することができるという効果が得られる。

【図面の簡単な説明】

【図１】本発明を適用した半導体集積回路装置の第１の
実施形態の概略構成を示す概略構成図である。

【図２】本発明を適用した半導体集積回路装置の第２の
実施形態の概略構成を示す概略構成図である。

【図３】本発明を適用した半導体集積回路装置の第３の
実施形態の概略構成を示す概略構成図である。

【図４】本発明を適用した半導体集積回路装置に内蔵さ
れるＤＲＡＭマクロセルの他の構成例を示すブロック図
である。

【図５】本発明を適用した半導体集積回路装置に内蔵さ
れるＤＲＡＭマクロセルのさらに他の構成例を示すブロ
ック図である。

【図６】本発明をキャッシュメモリに適用した場合の一
実施例を示すブロック図である。

【図７】図６の実施例のキャッシュメモリにおける各信
号のタイミングを示すタイミングチャートである。

【図８】図２の実施形態の信号伝達系における図７に示
されている各信号の部位を示すブロック図である。

【図９】可変遅延回路の具体的な構成例を示す回路構成
図である。

【図１０】ＤＲＡＭマクロセルに対応して設けられる不
良メモリセル救済用の冗長回路の具体的な構成例を示す
回路構成図である。

【図１１】実施例の救済アドレス設定手段と遅延量設定
手段においてそれぞれ用いられるフューズ素子Ｆｉの具
体的な構成を示す平面図と断面図である。

【図１２】本発明を適用したキャッシュメモリチップ全
体のレイアウト例を示す平面図である。

【図１３】本発明を適用したキャッシュメモリチップ上
におけるフューズ素子のレイアウト例を示す平面図であ
る。

【符号の説明】

１００ キャッシュメモリ １１０ ＤＲＡＭマクロセル １１１ ＤＲＡＭコア部 １１２ セル内入力ラッチ回路 １１３ セル内出力ラッチ回路 １１４ タイミングコントロール回路 １１５ マルチプレクサ １１６ ラッチ回路 １１７ クロックバッファ １２１ 信号入力端子 １２２ 出力端子 １３１〜１３４ ラッチ回路（同期化回路） １４１〜１４４ 論理部 １５０ タイミング生成回路 １５１ クロックバッファ １５２ クロック分配回路 １６１，１６２，１６３ 可変遅延回路 １７１，１７２ インタフェース回路 １８１ ライトバッファ １８２ リードバッファ １８３ アドレスデコーダ １９１，１９２，１９３ マルチプレクサ ２１０ プロセッサバス ２２０ メモリバス ３００ 半導体基板 ３１１ 絶縁膜 ３２１，３２２，３２３ 最上層のアルミ配線 ３３１ クロム膜 ３４１，３４２，３４３ コンタクトホール ３５１，３５２，３５３ 保護膜 ４１０Ａ〜４１０Ｉ ＳＲＡＭマクロセル ＡＳＴ 救済アドレス設定手段 ＡＣＭＰ アドレス比較回路 ＲＳＬ 冗長セレクタ回路 Ｆｉ フューズ素子 ＬＹｉ ラッチ回路 ＤＳＴ 遅延量設定手段 ＦＡＬＹ フューズアレイ ＤＲＶ ワードドライバ回路 ＭＭＴ１〜ＭＭＴ８
メモリマットブロックＭＡ＆ＷＡ アンプ領域

───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮岡 修一 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 横山 勇治 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 長谷川 雅俊 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 栗田 公三郎 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5L106 AA01 CC04 CC12 CC13 5M024 AA49 BB30 BB40 DD83 DD90 GG01 GG02 HH10 JJ02 JJ32 JJ34 PP01 PP02 PP03 PP04 PP05 PP07

Claims (19)

【特許請求の範囲】
1. 【請求項１】 信号伝達に関し直列関係を持って結合さ
   れる複数の回路ブロックを有し、クロック信号によって
   全体動作が規定される半導体集積回路装置であって、 上記複数の回路ブロックは、上記クロック信号に基づく
   第１タイミング信号に応答して入力信号を受ける第１回
   路ブロックと、上記クロック信号に基づく第２タイミン
   グ信号に応答して出力信号を形成する第２回路ブロック
   を含み、 上記第１タイミング信号と上記第２タイミング信号との
   時間差が、上記クロック信号の周期に対して非整数倍の
   期間に設定されていることを特徴とする半導体集積回路
   装置。
2. 【請求項２】 請求項１において、 上記第１回路ブロックにおける入力信号の受信から上記
   第２回路ブロックにおいて形成された信号の出力までの
   時間が、上記クロック信号の周期の整数倍となるように
   設定されていることを特徴とする半導体集積回路装置。
3. 【請求項３】 請求項１において、 上記クロック信号に基づいて上記第１タイミング信号及
   び上記第２タイミング信号を形成するタイミング信号形
   成回路を備えてなり、 上記タイミング信号形成回路は、プログラム要素を持
   ち、上記プログラム要素によって上記第１タイミング信
   号と上記第２タイミング信号との上記時間差を調整可能
   とする遅延回路を備えてなることを特徴とする半導体集
   積回路装置。
4. 【請求項４】 請求項３において、 上記プログラム要素は、フューズ素子からなることを特
   徴とする半導体集積回路装置。
5. 【請求項５】 請求項４において、 上記複数の回路ブロックの少なくとも１つは、回路動作
   設定要素を備え、上記回路動作設定要素によってその回
   路動作が設定変更可能に構成されてなり、 上記遅延回路における上記プログラム要素と、上記回路
   ブロックにおける上記回路動作設定要素とが、互いに同
   じ素子構成を持って構成されてなることを特徴とする半
   導体集積回路装置。
6. 【請求項６】 請求項５において、 上記第２回路ブロックは、欠陥救済回路を持つランダム
   アクセスメモリからなり、 上記遅延回路における上記プログラム要素と、上記第２
   回路ブロックにおける上記欠陥救済回路における欠陥救
   済情報保持のための設定要素とが、互いに同じ素子構成
   を持って構成されてなることを特徴とする半導体集積回
   路装置。
7. 【請求項７】 請求項６において、 上記ランダムアクセスメモリは、そのアクセス開始から
   クロック信号周期の複数倍を超える期間の後に出力を形
   成する同期メモリからなることを特徴とする半導体集積
   回路装置。
8. 【請求項８】 請求項７において、 上記同期メモリは、ダイナミック型メモリセルをそのメ
   モリセルとするメモリからなることを特徴とする半導体
   集積回路装置。
9. 【請求項９】 請求項５において、 上記遅延回路における上記プログラム要素と、上記第２
   回路ブロックにおける上記欠陥救済回路における欠陥救
   済情報保持のための設定要素とが、互いに隣接して設け
   られていることを特徴とする半導体集積回路装置。
10. 【請求項１０】 請求項９において、 上記遅延回路における上記プログラム要素と、上記第２
    回路ブロックにおける上記欠陥救済回路における欠陥救
    済情報保持のための設定要素とが、ほぼ一直線状に並ん
    で配置されていることを特徴とする半導体集積回路装
    置。
11. 【請求項１１】 信号入力点と、信号出力点と、上記信
    号入力点と上記信号出力点との間に直列関係を持って設
    けられた複数の回路ブロックとを持ち、上記信号入力点
    からの信号入力動作、上記信号出力点の信号出力動作、
    上記複数の回路ブロック間の信号伝達動作のタイミング
    が、それぞれタイミング信号によって規定される半導体
    集積回路装置であって、 上記クロック信号周期をＴ１とし、上記複数の回路ブロ
    ックのそれぞれの回路ブロックの信号応答期間の総和を
    Ｔ２とし、かつＴ１とＴ２の比Ｔ２／Ｔ１をｎ＋α（た
    だし、ｎは整数、αは１以下の正数とする）としたと
    き、上記信号入力点から上記信号出力点までの信号応答
    期間がクロック信号周期Ｔ１のｎ＋１倍にされてなるこ
    とを特徴とする半導体集積回路装置。
12. 【請求項１２】 信号伝達に関し直列関係を持って結合
    される複数の回路ブロックを有し、クロック信号によっ
    て全体動作が規定される半導体集積回路装置であって、 上記複数の回路ブロックは、上記クロック信号に基づく
    第１タイミング信号に応答して入力信号を受ける第１回
    路ブロックおよび第２回路ブロックと、上記クロック信
    号に基づく第２タイミング信号に応答して出力信号を形
    成する第３回路ブロックを含み、 信号伝達系において上記第３回路ブロックは上記第１回
    路ブロックと上記第２回路ブロックとの間に設けられ、 上記第１タイミング信号と上記第２タイミング信号との
    時間差が、上記クロック信号の周期に対して非整数倍の
    期間に設定されていることを特徴とする半導体集積回路
    装置。
13. 【請求項１３】 請求項１２において、 上記第３回路ブロックは、上記第２タイミング信号に基
    づいてブロック内部の第３タイミング信号を生成するロ
    ーカルタイミング信号生成回路を含み、上記第２タイミ
    ングと上記第３タイミング信号との時間差は上記クロッ
    ク信号の周期の非整数倍であることを特徴とする半導体
    集積回路装置。
14. 【請求項１４】 請求項１３において、 上記ローカルタイミング信号形成回路は、プログラム要
    素を持ち、上記プログラム要素によって上記第２タイミ
    ング信号と上記第３タイミング信号との上記時間差を調
    整可能とする遅延回路を備えてなることを特徴とする半
    導体集積回路装置。
15. 【請求項１５】 請求項１３において、 上記第１回路ブロックおよび第２回路ブロックは各々上
    記第１タイミング信号に基づいてそれぞれの回路ブロッ
    クへの入力信号を取り込むラッチ回路を含み、上記第３
    回路ブロックは上記第２タイミング信号に基づいて当該
    第３回路ブロックへの入力信号を取り込むラッチ回路を
    含んでなることを特徴とする半導体集積回路装置。
16. 【請求項１６】 請求項１２において、 信号伝達に関し直列関係を持って結合される上記第１回
    路ブロック−第３回路ブロック−第２回路ブロックの信
    号伝達系において、上記第３回路ブロックと並列に１ま
    たは２以上の第４回路ブロックが設けられていることを
    特徴とする半導体集積回路装置。
17. 【請求項１７】 請求項１６において、 上記第３回路ブロックと上記第４回路ブロックとは同一
    の回路構成を有し、各回路ブロックの対応する出力信号
    のうち一つを選択して伝達する信号選択手段が上記第２
    回路ブロックに設けられていることを特徴とする半導体
    集積回路装置。
18. 【請求項１８】 請求項１２において、 上記クロック信号に基づいて上記第１タイミング信号及
    び上記第２タイミング信号を形成するタイミング信号形
    成回路を備えてなり、 上記タイミング信号形成回路は、プログラム要素を持
    ち、上記プログラム要素によって上記第１タイミング信
    号と上記第２タイミング信号との上記時間差を調整可能
    とする遅延回路を備えてなることを特徴とする半導体集
    積回路装置。
19. 【請求項１９】 請求項１２において、 上記クロック信号が入力される２つの外部端子を有し、
    該２つの外部端子に入力された差動形式のクロック信号
    を受けて単相のクロック信号を生成するクロックバッフ
    ァ回路が設けられていることを特徴とする半導体集積回
    路装置。