JPH0652676A - 半導体メモリ回路 - Google Patents
半導体メモリ回路Info
- Publication number
- JPH0652676A JPH0652676A JP4201686A JP20168692A JPH0652676A JP H0652676 A JPH0652676 A JP H0652676A JP 4201686 A JP4201686 A JP 4201686A JP 20168692 A JP20168692 A JP 20168692A JP H0652676 A JPH0652676 A JP H0652676A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signals
- selection
- clock signal
- delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Dram (AREA)
Abstract
(57)【要約】
【目的】 ＲＡＭと書込みパルス発生回路を、同一チッ
プ上に備える半導体メモリ回路の最適セットアップ・タ
イムおよび書込みパルス幅を設定し、高速化を図る。 【構成】 クロック信号１０４を入力して、ヒューズ回
路３および４より出力される選択制御信号１０８および
１０９を介して選択される遅延クロック信号と、ヒュー
ズ回路５および６より出力される選択制御信号１１０お
よび１１１を介して選択される遅延クロック信号との論
理積をとり、書込みパルス信号１１２として出力する書
込みパルス発生回路２と、書込みパルス信号１１２を介
してアドレス信号１０１、データ信号１０２およびイネ
ーブル信号１０３等を格納するＲＡＭ１と、所定のヒュ
ーズを含んで回路形成され、当該ヒューズの溶断／非溶
断の状態に応じて、前述の選択制御信号１０８、１０
９、１１０および１１１を出力するヒューズ回路３、
４、５および６とを備えて構成される。
プ上に備える半導体メモリ回路の最適セットアップ・タ
イムおよび書込みパルス幅を設定し、高速化を図る。 【構成】 クロック信号１０４を入力して、ヒューズ回
路３および４より出力される選択制御信号１０８および
１０９を介して選択される遅延クロック信号と、ヒュー
ズ回路５および６より出力される選択制御信号１１０お
よび１１１を介して選択される遅延クロック信号との論
理積をとり、書込みパルス信号１１２として出力する書
込みパルス発生回路２と、書込みパルス信号１１２を介
してアドレス信号１０１、データ信号１０２およびイネ
ーブル信号１０３等を格納するＲＡＭ１と、所定のヒュ
ーズを含んで回路形成され、当該ヒューズの溶断／非溶
断の状態に応じて、前述の選択制御信号１０８、１０
９、１１０および１１１を出力するヒューズ回路３、
４、５および６とを備えて構成される。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ回路に関す
る。
る。
【０００２】
【従来の技術】近年、ＲＡＭの高集積化および高速化に
伴ない、同一チップにＲＡＭ、周辺回路およびゲートア
レイ等を搭載した、所謂ゲートアレイ付ＲＡＭが広く用
いられるようになってきている。このようなゲートアレ
イ付ＲＡＭにおいては、一般的に、ＲＡＭは外部より入
力されるクロック信号に同期して動作し、書込みパルス
も当該クロック信号に同期して発生されるように構成さ
れている。図５に示されるのは、従来の半導体メモリ回
路の構成を示すブロック図であり、アドレス、書込みデ
ータおよびライトイネーブル信号等を含む信号１２４
は、レジスタ２６に入力されて、クロック信号１２５を
介してセットされる。またクロック信号１２５は書込み
パルス発生回路２５にも入力されており、書込みパルス
発生回路２５より出力される書込みパルス１２７によ
り、適当なタイミングにおいて、レジスタ２６より出力
される前述のアドレス、書込みデータおよびライトイネ
ーブル信号等を含む信号１２６は、ＲＡＭ２４に書込ま
れる。そして、ＲＡＭ２４に書込まれた信号は、信号１
２８として読出される。
伴ない、同一チップにＲＡＭ、周辺回路およびゲートア
レイ等を搭載した、所謂ゲートアレイ付ＲＡＭが広く用
いられるようになってきている。このようなゲートアレ
イ付ＲＡＭにおいては、一般的に、ＲＡＭは外部より入
力されるクロック信号に同期して動作し、書込みパルス
も当該クロック信号に同期して発生されるように構成さ
れている。図５に示されるのは、従来の半導体メモリ回
路の構成を示すブロック図であり、アドレス、書込みデ
ータおよびライトイネーブル信号等を含む信号１２４
は、レジスタ２６に入力されて、クロック信号１２５を
介してセットされる。またクロック信号１２５は書込み
パルス発生回路２５にも入力されており、書込みパルス
発生回路２５より出力される書込みパルス１２７によ
り、適当なタイミングにおいて、レジスタ２６より出力
される前述のアドレス、書込みデータおよびライトイネ
ーブル信号等を含む信号１２６は、ＲＡＭ２４に書込ま
れる。そして、ＲＡＭ２４に書込まれた信号は、信号１
２８として読出される。
【０００３】
【発明が解決しようとする課題】上述した従来の半導体
メモリ回路においては、レジスタを介してＲＡＭに読込
まれるアドレス、書込みデータおよびライトイネーブル
信号等のレベルが変化してから書込みパルスが発生する
までの時間、所謂セットアップ・タイムと、書込みパル
ス幅とが共に固定されており、実際の運用システムにお
いて、最適なセットアップ・タイムおよび書込みパルス
幅を設定することが困難であり、且つ、このセットアッ
プ・タイムと書込みパルス幅は、ゲート回路の遅延時間
により影響されて、その値が変動するために、予め或る
程度のマージンをもって設定する必要があるため、ＲＡ
Ｍの書込み時間の高速化が阻害されるという欠点があ
る。
メモリ回路においては、レジスタを介してＲＡＭに読込
まれるアドレス、書込みデータおよびライトイネーブル
信号等のレベルが変化してから書込みパルスが発生する
までの時間、所謂セットアップ・タイムと、書込みパル
ス幅とが共に固定されており、実際の運用システムにお
いて、最適なセットアップ・タイムおよび書込みパルス
幅を設定することが困難であり、且つ、このセットアッ
プ・タイムと書込みパルス幅は、ゲート回路の遅延時間
により影響されて、その値が変動するために、予め或る
程度のマージンをもって設定する必要があるため、ＲＡ
Ｍの書込み時間の高速化が阻害されるという欠点があ
る。
【０００４】
【課題を解決するための手段】本発明の半導体メモリ回
路は、所定のクロック信号を入力して、当該クロック信
号に対する時間遅延作用を介して四つの遅延クロック信
号を生成して出力する第１の遅延回路網と、前記第１の
遅延回路網より出力される四つの遅延クロック信号を入
力して、第１および第２の選択制御信号を介して一つの
遅延クロック信号を選択して出力する第１の選択回路
と、前記第１の選択回路より出力される遅延クロック信
号を入力して、当該遅延クロック信号に対する時間遅延
作用を介して四つの遅延クロック信号を生成して出力す
る第２の遅延回路網と、前記第２の遅延回路網より出力
される四つの遅延クロック信号を入力して、第３および
第４の選択制御信号を介して一つの遅延クロック信号を
選択し、反転させて出力する第２の選択回路と、前記第
１および第２の選択回路より出力される遅延クロック信
号を入力して、両遅延クロック信号の論理積をとって出
力するＡＮＤ回路と、を少なくとも備えて構成され、前
記クロック信号に同期した書込みパルス信号を生成して
出力する書込みパルス発生回路と、前記書込みパルス信
号を介して入力データ信号等を格納するＲＡＭと、所定
のヒューズを含んで回路形成され、当該ヒューズの溶断
／非溶断の状態に応じて、前記第１、第２、第３および
第４の選択制御信号を、それぞれ個別に出力する第１、
第２、第３および第４のヒューズ回路とを備え、前記第
１および第２の選択回路より出力される遅延クロック信
号の遅延時間を、所定のリングオシレータの発振周波数
を介して行われる遅延時間計測作用を介して調整し設定
することを特徴としている。
路は、所定のクロック信号を入力して、当該クロック信
号に対する時間遅延作用を介して四つの遅延クロック信
号を生成して出力する第１の遅延回路網と、前記第１の
遅延回路網より出力される四つの遅延クロック信号を入
力して、第１および第２の選択制御信号を介して一つの
遅延クロック信号を選択して出力する第１の選択回路
と、前記第１の選択回路より出力される遅延クロック信
号を入力して、当該遅延クロック信号に対する時間遅延
作用を介して四つの遅延クロック信号を生成して出力す
る第２の遅延回路網と、前記第２の遅延回路網より出力
される四つの遅延クロック信号を入力して、第３および
第４の選択制御信号を介して一つの遅延クロック信号を
選択し、反転させて出力する第２の選択回路と、前記第
１および第２の選択回路より出力される遅延クロック信
号を入力して、両遅延クロック信号の論理積をとって出
力するＡＮＤ回路と、を少なくとも備えて構成され、前
記クロック信号に同期した書込みパルス信号を生成して
出力する書込みパルス発生回路と、前記書込みパルス信
号を介して入力データ信号等を格納するＲＡＭと、所定
のヒューズを含んで回路形成され、当該ヒューズの溶断
／非溶断の状態に応じて、前記第１、第２、第３および
第４の選択制御信号を、それぞれ個別に出力する第１、
第２、第３および第４のヒューズ回路とを備え、前記第
１および第２の選択回路より出力される遅延クロック信
号の遅延時間を、所定のリングオシレータの発振周波数
を介して行われる遅延時間計測作用を介して調整し設定
することを特徴としている。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００６】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例は、ＲＡＭ１
と、書込みパルス発生回路２と、ヒューズ回路３、４、
５および６と、レジスタ７、８および９とを備えて構成
される。
である。図１に示されるように、本実施例は、ＲＡＭ１
と、書込みパルス発生回路２と、ヒューズ回路３、４、
５および６と、レジスタ７、８および９とを備えて構成
される。
【０００７】図１において、アドレス信号１０１、デー
タ信号１０２およびイネーブル信号１０３は、それぞれ
レジスタ７、８および９に入力される。またクロック信
号１０４は、レジスタ７、８および９と、書込みパルス
発生回路２に入力される。レジスタ７、８および９にお
いては、クロック信号１０４により、それぞれアドレス
信号１０１、データ信号１０２およびイネーブル信号１
０３がセットされ、それらの出力１０５、１０６および
１０７はＲＡＭ１に送出される。また、書込みパルス発
生回路２に対しては、前述のようにクロック信号１０４
が入力されるとともに、ヒューズ回路３、４、５および
６より、それぞれ選択制御信号１０８、１０９、１１０
および１１１が入力されており、これらのクロック信号
１０４および選択制御信号１０８、１０９、１１０およ
び１１１を介して、適当なタイミングにおいて書込みパ
ルス信号１１２が生成され、ＲＡＭ１に出力される。
タ信号１０２およびイネーブル信号１０３は、それぞれ
レジスタ７、８および９に入力される。またクロック信
号１０４は、レジスタ７、８および９と、書込みパルス
発生回路２に入力される。レジスタ７、８および９にお
いては、クロック信号１０４により、それぞれアドレス
信号１０１、データ信号１０２およびイネーブル信号１
０３がセットされ、それらの出力１０５、１０６および
１０７はＲＡＭ１に送出される。また、書込みパルス発
生回路２に対しては、前述のようにクロック信号１０４
が入力されるとともに、ヒューズ回路３、４、５および
６より、それぞれ選択制御信号１０８、１０９、１１０
および１１１が入力されており、これらのクロック信号
１０４および選択制御信号１０８、１０９、１１０およ
び１１１を介して、適当なタイミングにおいて書込みパ
ルス信号１１２が生成され、ＲＡＭ１に出力される。
【０００８】図２は、書込みパルス発生回路２の内部構
成を示すブロック図であり、クロック信号１０４の入力
に対応して、遅延回路１０、１１、１２、１３、１４、
１５、１６および１７と、選択回路１８および１９と、
ＡＮＤ回路２０とを備えて構成される。また、ヒューズ
回路の一例として、図３にヒューズ回路３の回路構成を
示す。図３に示されるように、ヒューズ２１、ＮＰＮト
ランジスタ２２および抵抗２３により形成されている。
成を示すブロック図であり、クロック信号１０４の入力
に対応して、遅延回路１０、１１、１２、１３、１４、
１５、１６および１７と、選択回路１８および１９と、
ＡＮＤ回路２０とを備えて構成される。また、ヒューズ
回路の一例として、図３にヒューズ回路３の回路構成を
示す。図３に示されるように、ヒューズ２１、ＮＰＮト
ランジスタ２２および抵抗２３により形成されている。
【０００９】図２において、クロック信号１０４は遅延
回路１０に入力され、遅延回路１０により遅延されたク
ロック信号１１４は、遅延回路１１および選択回路１８
に入力される。以下、同様にして、遅延回路１１、１２
および１３を経由して遅延されたクロック信号１１７
と、各遅延回路１１および１２により遅延されたクロッ
ク信号１１５および１１６が選択回路１８に入力され
る。即ち、四つの遅延されたクロック信号１１４、１１
５、１１６および１１７が選択回路１８に入力される。
一方選択回路１８に対しては、ヒューズ回路３および４
より、それぞれ設定信号１０８および１０９が入力され
ており、この設定信号１０８および１０９を介して、前
記四つのクロック信号の内の一つが選択されて、信号１
１８として出力され、ＡＮＤ回路２０および遅延回路１
４に入力される。
回路１０に入力され、遅延回路１０により遅延されたク
ロック信号１１４は、遅延回路１１および選択回路１８
に入力される。以下、同様にして、遅延回路１１、１２
および１３を経由して遅延されたクロック信号１１７
と、各遅延回路１１および１２により遅延されたクロッ
ク信号１１５および１１６が選択回路１８に入力され
る。即ち、四つの遅延されたクロック信号１１４、１１
５、１１６および１１７が選択回路１８に入力される。
一方選択回路１８に対しては、ヒューズ回路３および４
より、それぞれ設定信号１０８および１０９が入力され
ており、この設定信号１０８および１０９を介して、前
記四つのクロック信号の内の一つが選択されて、信号１
１８として出力され、ＡＮＤ回路２０および遅延回路１
４に入力される。
【００１０】遅延回路１４において遅延された信号１１
９は、遅延回路１５および選択回路１９に入力される。
以下、同様にして、遅延回路１５、１６および１７を経
由して遅延された信号１２２と、各遅延回路１５および
１６により遅延された信号１２０および１２１が選択回
路１９に入力される。選択回路１８の場合と同様に、選
択回路１９に対しては、ヒューズ回路５および６より、
それぞれ設定信号１１０および１１１が入力されてお
り、この設定信号１１０および１１１を介して、四つの
信号１１９、１２０、１２１および１２２の内の一つが
選択され、且つ反転されて信号１２３として出力され、
ＡＮＤ回路２０に入力される。ＡＮＤ回路２０において
は、信号１１８と信号１２３との論理積がとられ、その
出力は書込みパルス信号１１２としてＲＯＭ１に送出さ
れる。
９は、遅延回路１５および選択回路１９に入力される。
以下、同様にして、遅延回路１５、１６および１７を経
由して遅延された信号１２２と、各遅延回路１５および
１６により遅延された信号１２０および１２１が選択回
路１９に入力される。選択回路１８の場合と同様に、選
択回路１９に対しては、ヒューズ回路５および６より、
それぞれ設定信号１１０および１１１が入力されてお
り、この設定信号１１０および１１１を介して、四つの
信号１１９、１２０、１２１および１２２の内の一つが
選択され、且つ反転されて信号１２３として出力され、
ＡＮＤ回路２０に入力される。ＡＮＤ回路２０において
は、信号１１８と信号１２３との論理積がとられ、その
出力は書込みパルス信号１１２としてＲＯＭ１に送出さ
れる。
【００１１】図４（ａ）、（ｂ）、（ｃ）、（ｄ）およ
び（ｅ）に示されるのは、本実施例における動作を示す
信号のタイミング図であり、それぞれクロック信号１０
４のタイミング、レジスタ７より出力されるアドレス信
号１０５、選択回路１８より出力される信号１１８、選
択回路１９より出力される信号１２３および書込みパル
ス信号１１２を表わしている。
び（ｅ）に示されるのは、本実施例における動作を示す
信号のタイミング図であり、それぞれクロック信号１０
４のタイミング、レジスタ７より出力されるアドレス信
号１０５、選択回路１８より出力される信号１１８、選
択回路１９より出力される信号１２３および書込みパル
ス信号１１２を表わしている。
【００１２】図１および図２において、遅延回路１０の
遅延時間Ｔ1 （図４参照）は、アドレス信号１０１、デ
ータ信号１０２およびイネーブル信号１０３がそれぞれ
入力されるレジスタ７、８および９において、クロック
信号１０４の入力に対応してアドレス信号１０５、デー
タ信号１０６およびイネーブル信号１０７が出力される
までの遅延時間と同一の遅延時間を有するように設定さ
れている。これによって、図４に示されるように、書込
みパルス信号が発生するセットアップ・タイムＴ2 とし
ては、遅延回路１０、１１、１２および１３の内の何れ
の遅延回路の出力を選択するかによって、四つのセット
アップ・タイムが設定される。また、図４（ｅ）に示さ
れるように、書込みパルス信号１１２のパルス幅Ｔ
3 は、遅延回路１４、１５、１６および１７の内の一つ
の遅延回路による遅延時間と、選択回路１９による遅延
時間との合計による遅延時間により規定される。即ち、
図４に示されるように、ＡＮＤ回路２０に入力される信
号１１８および１２３の極性が双方ともに“Ｌ”レベル
（論理“１”）となっている期間が、書込みパルス幅と
なる。従って、選択回路１９において、遅延回路１４、
１５、１６および１７の何れの遅延回路の出力を選択す
るかにより、書込みパルス幅は四つの場合に設定され
る。
遅延時間Ｔ1 （図４参照）は、アドレス信号１０１、デ
ータ信号１０２およびイネーブル信号１０３がそれぞれ
入力されるレジスタ７、８および９において、クロック
信号１０４の入力に対応してアドレス信号１０５、デー
タ信号１０６およびイネーブル信号１０７が出力される
までの遅延時間と同一の遅延時間を有するように設定さ
れている。これによって、図４に示されるように、書込
みパルス信号が発生するセットアップ・タイムＴ2 とし
ては、遅延回路１０、１１、１２および１３の内の何れ
の遅延回路の出力を選択するかによって、四つのセット
アップ・タイムが設定される。また、図４（ｅ）に示さ
れるように、書込みパルス信号１１２のパルス幅Ｔ
3 は、遅延回路１４、１５、１６および１７の内の一つ
の遅延回路による遅延時間と、選択回路１９による遅延
時間との合計による遅延時間により規定される。即ち、
図４に示されるように、ＡＮＤ回路２０に入力される信
号１１８および１２３の極性が双方ともに“Ｌ”レベル
（論理“１”）となっている期間が、書込みパルス幅と
なる。従って、選択回路１９において、遅延回路１４、
１５、１６および１７の何れの遅延回路の出力を選択す
るかにより、書込みパルス幅は四つの場合に設定され
る。
【００１３】なお、前述のヒューズ回路３、４、５およ
び６については、その内のヒューズ回路３について、図
３を参照して動作を説明する。他のヒューズ回路４、５
および６については、ヒューズ回路３と全く同一の回路
構成を有するため、説明は省略する。図３において、ヒ
ューズ２１が溶断されて、ＮＰＮトランジスタ２２のベ
ースが接地点に対して非接続状態にある時には、電源電
圧ＶDD（“Ｌ”レベル）が、抵抗２３を介して選択制御
信号１０８として出力され、また、ヒューズ２１が溶断
されていない時には、（接地電位）−０．８Ｖの電圧
（“Ｈ”レベル）が選択制御信号１０８として出力され
る。他のヒューズ回路４、５および６においても、全く
同様に作用する。従って、選択回路１８においては、入
力される選択制御信号１０８および１０９の“Ｌ”レベ
ルまたは“Ｈ”レベルの入力レベルに対応して、前記セ
ットアップ・タイムＴ2 が適宜選択される。同様に、選
択回路１９においても、入力される選択制御信号１１０
および１１１の“Ｌ”レベルまたは“Ｈ”レベルの入力
レベルに対応して、前記書込みパルス幅Ｔ3 が適宜選択
される。
び６については、その内のヒューズ回路３について、図
３を参照して動作を説明する。他のヒューズ回路４、５
および６については、ヒューズ回路３と全く同一の回路
構成を有するため、説明は省略する。図３において、ヒ
ューズ２１が溶断されて、ＮＰＮトランジスタ２２のベ
ースが接地点に対して非接続状態にある時には、電源電
圧ＶDD（“Ｌ”レベル）が、抵抗２３を介して選択制御
信号１０８として出力され、また、ヒューズ２１が溶断
されていない時には、（接地電位）−０．８Ｖの電圧
（“Ｈ”レベル）が選択制御信号１０８として出力され
る。他のヒューズ回路４、５および６においても、全く
同様に作用する。従って、選択回路１８においては、入
力される選択制御信号１０８および１０９の“Ｌ”レベ
ルまたは“Ｈ”レベルの入力レベルに対応して、前記セ
ットアップ・タイムＴ2 が適宜選択される。同様に、選
択回路１９においても、入力される選択制御信号１１０
および１１１の“Ｌ”レベルまたは“Ｈ”レベルの入力
レベルに対応して、前記書込みパルス幅Ｔ3 が適宜選択
される。
【００１４】ヒューズ回路３、４、５および６における
ヒューズの溶断／非溶断の状態は、リングオシレータ
（図示されない）による発振周波数を介して行われる遅
延時間計測を介して設定されており、所望の遅延時間に
近くなるように調整される。なお、ヒューズの溶断は、
レーザ機器により行われるが、一般的には、大規模の半
導体メモリ回路の場合においては、不良ビットの救済の
ために、ヒューズ溶断工程が設けられており、当該工程
上の増加は最小限に抑制されている。
ヒューズの溶断／非溶断の状態は、リングオシレータ
（図示されない）による発振周波数を介して行われる遅
延時間計測を介して設定されており、所望の遅延時間に
近くなるように調整される。なお、ヒューズの溶断は、
レーザ機器により行われるが、一般的には、大規模の半
導体メモリ回路の場合においては、不良ビットの救済の
ために、ヒューズ溶断工程が設けられており、当該工程
上の増加は最小限に抑制されている。
【００１５】なお、上記の実施例においては、選択回路
１８に対する選択制御信号１０８および１０９と、選択
回路１９に対する選択制御信号１１０および１１１は、
それぞれ独立した異なる選択制御信号として区分されて
いるが、これらの選択制御信号の設定方法として、ヒュ
ーズ回路として２個のヒューズ回路を用い、この２個の
ヒューズ回路より出力される一対の選択制御信号を、選
択回路１８および１９の双方の選択回路に共通して用い
ることによっても、本発明は有効に動作する。この場
合、セットアップ・タイムおよび書込みパルス幅を独立
に設定することができなくなるが、実用上は大きな障害
にはならない。これにより、ヒューズ回路は半減され、
チップ面積を縮小させることができる。
１８に対する選択制御信号１０８および１０９と、選択
回路１９に対する選択制御信号１１０および１１１は、
それぞれ独立した異なる選択制御信号として区分されて
いるが、これらの選択制御信号の設定方法として、ヒュ
ーズ回路として２個のヒューズ回路を用い、この２個の
ヒューズ回路より出力される一対の選択制御信号を、選
択回路１８および１９の双方の選択回路に共通して用い
ることによっても、本発明は有効に動作する。この場
合、セットアップ・タイムおよび書込みパルス幅を独立
に設定することができなくなるが、実用上は大きな障害
にはならない。これにより、ヒューズ回路は半減され、
チップ面積を縮小させることができる。
【００１６】
【発明の効果】以上説明したように、本発明は、同一半
導体チップ上にＲＡＭと書込みパルス発生回路とを有す
る半導体メモリ回路に適用されて、セットアップ・タイ
ムおよび書込みパルス幅を段階的に設定することが可能
となり、これにより、ゲート回路における遅延時間を参
照して、最適なセットアップ・タイムおよび書込みパル
ス幅を設定することができ、実際装置の運用におけるマ
ージンの拡大および高サイクル化が実現され、装置の性
能を向上させることができるという効果がある。
導体チップ上にＲＡＭと書込みパルス発生回路とを有す
る半導体メモリ回路に適用されて、セットアップ・タイ
ムおよび書込みパルス幅を段階的に設定することが可能
となり、これにより、ゲート回路における遅延時間を参
照して、最適なセットアップ・タイムおよび書込みパル
ス幅を設定することができ、実際装置の運用におけるマ
ージンの拡大および高サイクル化が実現され、装置の性
能を向上させることができるという効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】前記一実施例における書込みパルス発生回路を
示すブロック図である。
示すブロック図である。
【図３】前記一実施例におけるヒューズ回路を示す回路
図である。
図である。
【図４】前記一実施例の動作を示すタイミング図であ
る。
る。
【図５】従来例を示すブロック図である。
１、２４ ＲＡＭ ２、２５ 書込みパルス発生回路 ３〜６ ヒューズ回路 ７〜９、２６ レジスタ １０〜１７ 遅延回路 １８、１９ 選択回路 ２０ ＡＮＤ回路 ２１ ヒューズ ２２ ＮＰＮトランジスタ ２３ 抵抗
Claims (1)
- 【請求項１】 所定のクロック信号を入力して、当該
クロック信号に対する時間遅延作用を介して四つの遅延
クロック信号を生成して出力する第１の遅延回路網と、 前記第１の遅延回路網より出力される四つの遅延クロッ
ク信号を入力して、第１および第２の選択制御信号を介
して一つの遅延クロック信号を選択して出力する第１の
選択回路と、 前記第１の選択回路より出力される遅延クロック信号を
入力して、当該遅延クロック信号に対する時間遅延作用
を介して四つの遅延クロック信号を生成して出力する第
２の遅延回路網と、 前記第２の遅延回路網より出力される四つの遅延クロッ
ク信号を入力して、第３および第４の選択制御信号を介
して一つの遅延クロック信号を選択し、反転させて出力
する第２の選択回路と、 前記第１および第２の選択回路より出力される遅延クロ
ック信号を入力して、両遅延クロック信号の論理積をと
って出力するＡＮＤ回路と、 を少なくとも備えて構成され、前記クロック信号に同期
した書込みパルス信号を生成して出力する書込みパルス
発生回路と、 前記書込みパルス信号を介して入力データ信号等を格納
するＲＡＭと、 所定のヒューズを含んで回路形成され、当該ヒューズの
溶断／非溶断の状態に応じて、前記第１、第２、第３お
よび第４の選択制御信号を、それぞれ個別に出力する第
１、第２、第３および第４のヒューズ回路と、 を備え、前記第１および第２の選択回路より出力される
遅延クロック信号の遅延時間を、所定のリングオシレー
タの発振周波数を介して行われる遅延時間計測作用を介
して調整し設定することを特徴とする半導体メモリ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4201686A JPH0652676A (ja) | 1992-07-29 | 1992-07-29 | 半導体メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4201686A JPH0652676A (ja) | 1992-07-29 | 1992-07-29 | 半導体メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0652676A true JPH0652676A (ja) | 1994-02-25 |
Family
ID=16445225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4201686A Pending JPH0652676A (ja) | 1992-07-29 | 1992-07-29 | 半導体メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0652676A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6735129B2 (en) | 2001-05-28 | 2004-05-11 | Renesas Technology Corp. | Semiconductor integrated circuit device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59151219A (ja) * | 1983-02-17 | 1984-08-29 | Fujitsu Ltd | クロツク調整方式 |
| JPH02126311A (ja) * | 1988-11-04 | 1990-05-15 | Nec Ic Microcomput Syst Ltd | マイクロコンピュータ |
-
1992
- 1992-07-29 JP JP4201686A patent/JPH0652676A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59151219A (ja) * | 1983-02-17 | 1984-08-29 | Fujitsu Ltd | クロツク調整方式 |
| JPH02126311A (ja) * | 1988-11-04 | 1990-05-15 | Nec Ic Microcomput Syst Ltd | マイクロコンピュータ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6735129B2 (en) | 2001-05-28 | 2004-05-11 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| US7113434B2 (en) | 2001-05-28 | 2006-09-26 | Renesas Technology Corp. | Semiconductor integrated circuit having programmable delays for generating timing signals with time difference being non-integral multiple of clock cycle |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2003036700A (ja) | 半導体メモリ装置 | |
| JP4613378B2 (ja) | 半導体集積回路 | |
| US5313435A (en) | Semiconductor memory device having address transition detector | |
| US4996672A (en) | Selecting circuit for a memory operating mode | |
| JP3380828B2 (ja) | 半導体メモリ装置 | |
| JPH0652676A (ja) | 半導体メモリ回路 | |
| US20030231539A1 (en) | Control clocks generator and method thereof for a high speed sense amplifier | |
| US5917353A (en) | Clock pulse extender mode for clocked memory devices having precharged data paths | |
| JPH06338189A (ja) | カラムアドレス遷移検出回路 | |
| JPH05343959A (ja) | 入力遷移検知パルス発生回路 | |
| US5572715A (en) | Architecture and circuits for eliminating skews in PLDs | |
| JPS6378394A (ja) | プリチヤ−ジクロツク発生回路 | |
| JPH06132807A (ja) | 出力バッファ能力制御回路 | |
| JPH0969291A (ja) | アドレス信号遷移検出回路 | |
| JPH08180677A (ja) | 半導体装置 | |
| JPH04331506A (ja) | パルス発生器 | |
| JPH11185469A (ja) | 半導体集積回路 | |
| JPH08139573A (ja) | ワンショットパルス発生回路 | |
| JPS62120694A (ja) | 半導体記憶装置 | |
| JPH08203274A (ja) | 半導体記憶装置 | |
| KR100190099B1 (ko) | 데이터 라인 등화 장치 | |
| JPH02134798A (ja) | 半導体記憶装置 | |
| KR0146535B1 (ko) | 어드레스 천이 검출회로를 내장한 반도체 메모리 장치 | |
| JPH0787216B2 (ja) | 半導体集積回路のタイマ回路 | |
| KR19990074904A (ko) | 동기식 반도체 기억 장치를 위한 어드레스 래치장치 및 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980714 |