JP2003036700A - 半導体メモリ装置 - Google Patents

半導体メモリ装置

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Abstract

(57)【要約】 （修正有） 【課題】エコークロックの発生開始点を調節して、出力
されるデータとエコークロックとの間のスキュー発生を
除去することができる半導体メモリ装置を提供する。 【解決手段】メモリセルのデータをデータイネーブルク
ロックに同期して外部入出力パッドに出力するセルデー
タ出力部と、前記データイネーブルクロックに同期して
エコークロックを出力するエコークロック発生部と、入
力されるデータイネーブルクロックを互いに異なった時
間で遅延させる可変遅延器と、前記遅延経路を選択する
ため外部から入力されるテストコードを出力すると同時
にモード選択信号を発生するテスト制御器と、前記テス
トコードと前記プログラミングされた遅延経路選択信号
を前記モード選択信号に従って選択的に可変遅延器に提
供するヒューズアレイ及びマルチプレクサとを備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術の分野】本発明は、エコークロック
経路を有する半導体メモリ装置に係るもので、特に、エ
コークロックの発生開始点を調節して、出力されるデー
タとエコークロックとの間のスキュー(skew)発生を除去
することができる半導体メモリ装置に関する。
【０００２】
【従来の技術】同期型パイプライン方式の半導体メモリ
装置中では、外部の中央処理装置などとデータをやりと
りするときに、基準となる信号としてエコークロックを
出力するようになっている。このようにエコークロック
を用いる方法は、半導体メモリ装置から出力されるデー
タをフェッチして使用する外部CPUなどのような装置が
電源、温度などに従って変化する半導体メモリ装置の出
力データの出力時間tKHQVをエコークロックを通じて感
知できるようにして、システム内の環境変化にかかわら
ずに正しいデータをフェッチし使用できるようにする。
【０００３】エコークロックを用いる多くのメモリ製品
は、メモリセルのデータを読み出して外部に出力する読
み出し動作モードでのみエコークロックを出力させるこ
とができるが、DDR(Double Data Rate)SRAM製品のよう
な場合にはエコークロックが読み出し及び書き込み動作
にかかわらずに出力されるように求められている。この
ようにエコークロックを読み出し及び書き込み動作にか
かわらずに動作させるフリーランニングエコークロック
(free running echo clock)方式は、半導体メモリ装置
のセルデータが感知増幅器を通じて出力された後に電位
差が増幅されたメインデータラインMDLを感知する方式
を使用せず、エコークロック用メインデータラインMDL
を電源電圧VDD或いは接地電圧GNDに固定して使用してい
る。その理由は、メインデータラインMDLは読み出し動
作中にのみ電位差を増幅するので、書き込み動作中では
使用することができないからである。
【０００４】しかし、このような方式では、半導体メモ
リ装置の動作サイクル時間の限界領域において出力デー
タとエコークロックとのスキュー(skew)が非常に大きく
なるおそれがある。上記の問題点を克服するため、ヒュ
ーズを用いてデータ出力クロック駆動器が発生した出力
クロックを遅延させて、CQ(clock out)とDQ（data ou
t）との間のスキューを減少させる構成を有する従来技
術がある。これを図面を用いて説明する。
【０００５】図４は、従来技術によるエコークロック経
路を有する半導体メモリ装置のブロック構成図である。
図４に示すように、メモリセルアレイ内のメモリセルの
データを感知増幅し、該感知増幅されたデータをデータ
イネーブルクロックKDATAに同期して外部入出力パッド
（図示せず）に出力するセルデータ出力部10と、電源電
圧VDDと接地電圧GNDを入力しデータイネーブルクロック
KDATAに同期してエコークロックを発生するエコークロ
ック発生部12と、メモリ装置の外部から提供されるシス
テムクロックの上昇エッジと下降エッジに同期してデー
タイネーブルクロックKDATAを発生する出力データクロ
ック駆動器14と、データイネーブルクロックKDATAを互
いに異なった時間で遅延する多数の遅延経路を有し、入
力される選択信号に対応する遅延経路を選択して所定の
遅延されたデータイネーブルクロックKDATAをセルデー
タ出力部10及びエコークロック発生部12に提供する可変
遅延器16と、電源電圧VDDと接地電圧GNDとの間に接続さ
れた多数のヒューズを有し、該ヒューズのプログラミン
グに従う遅延経路選択信号を可変遅延器16に提供するヒ
ューズアレイ18と、から構成される。
【０００６】図４において、セルデータ出力部10は多数
のメモリセルを有し、選択されたメモリセルのデータを
感知増幅してメインデータラインMDL_T(Main Data Line
_True)及びMDL_C（Main Data Line_Compliment）に出力
するメモリセルアレイ20と、メインデータラインMDL_T,
MDL_Cの信号をラッチして出力するデータラッチ22と、
データラッチ22の出力をデータイネーブルクロックKDAT
Aの入力によりバッファーリングして出力するデータ出
力バッファ24と、バッファーリングされたデータを外部
入出力パッドDQ（図示せず）に出力するオフ-チップド
ライバ26と、から構成される。そして、エコークロック
発生部12は、電源電圧VDDと接地電圧GNDに接続されてこ
れをラッチしてエコーデータとして出力するエコーデー
タラッチ28と、データラッチ28の出力をデータイネーブ
ルクロックKDATAの入力によりエコークロックでバッフ
ァーリング出力するデータ出力バッファ30と、バッファ
ーリングされたエコーデータを外部入出力パッドCQ（図
示せず）に出力するオフ-チップドライバ32と、から構
成される。
【０００７】以下、このように構成された従来のエコー
クロック経路を有する半導体メモリ装置の動作を簡単に
説明する。
【０００８】図４に示したメモリセルアレイ20からメモ
リセルのデータが感知増幅されると、これはメインデー
タラインMDL_T、MDL_Cに載せられる。メモリセルアレイ
20の出力ラインに接続されたデータラッチ22は、メイン
データラインMDL_T,MDL_Cに載せられたデータをラッチ
して、出力ラインDATA_T（Data_True）、DATA_C(Data_C
ompliment)に接続されたデータ出力バッファ24に供給す
る。このとき、エコークロック発生部12内のデータラッ
チ28は電源電圧VDDと接地電圧GNDの電位をそれぞれラッ
チしてデータ出力バッファ30に提供する。
【０００９】データ出力クロックドライバ14は、外部か
ら供給されるシステムクロックの上昇エッジと下降エッ
ジにそれぞれ応答して活性化されるデータイネーブルク
ロックKDATAを発生する。発生されたデータイネーブル
クロックKDATAは可変遅延器16に提供される。可変遅延
器16は、内部に多数の遅延経路を有している。たとえ
ば、可変遅延器16は、遅延時間の異なった多数の経路遅
延器を有し、これらの経路遅延器の出力は、ヒューズア
レイ18から出力される遅延選択信号に従って選択され
て、セルデータ出力部10とエコークロック発生部12内の
データ出力バッファ24,30に提供される。このような経
路遅延器の一例としては、多数のインバーターが直列接
続されたインバーターチェーンが代表的である。
【００１０】一方、ヒューズアレイ18は、電源電圧VDD
と接地電圧GNDとの間に接続されたヒューズを少なくと
も二つ以上有し、これらのヒューズの選択的な切断に対
応する遅延選択信号を発生して可変遅延器16に提供す
る。このとき、ヒューズの選択的な切断は、メモリ装置
の一つの動作サイクルに従う周波数に適合するように行
われる。従って、データ出力バッファ24及び30には、動
作サイクルに対応して所定の遅延されたデータイネーブ
ルクロックKDATAが供給される。データ出力バッファ24
及び30は、所定の遅延されたデータイネーブルクロック
KDATAの入力に応答して、メモリセルから出力されるデ
ータとエコークロック発生部12から出力されるエコーク
ロックをそれぞれの出力ノードに接続されたオフ-チッ
プドライバ26及び32に出力し、オフ-チップドライバ26
及び32のそれぞれは、データとエコークロックを外部の
データ入出力パッドDQ及びエコークロックパッドCQを通
じて外部に出力する。
【００１１】しかし、図４のような構成によりデータ入
出力パッドDQとエコークロック出力パッドCQとの間のス
キューを減らす方法は、一つの動作サイクルに対応して
出力クロックを一定時間だけ遅延させるように固定させ
るもので、SRAMをパッケージした以後には出力クロック
の遅延時間を調節することができないという問題点があ
った。それで、SRAMなどをパッケージした以後には出力
クロックの遅延時間を調節することができないため、DD
R-SRAMの利用周波数帯域を制限する。
【００１２】このような問題点を解決するため、ダミー
SRAMセルを置き、クロック信号とデータラインとで発生
する出力を比較して、そのサイクルが長い場合に出力ク
ロックの遅延を小さくする方法が開発された。これを図
面を用いて説明する。
【００１３】図５は、従来の他の技術によるエコークロ
ック経路を有する半導体メモリ装置のブロック構成図で
ある。図５に示すように、セルデータ出力部10内のメモ
リセルアレイ20に小容量のダミーセルアレイ34が備えら
れている。ダミーセルアレイ34は、ダミーセルのデータ
を感知増幅して電位展開されたデータをダミーメインデ
ータラインDMDL_T(Dummy Main Data Line_True)及びDMD
L_C（Dummy Main DataLine_Compliment）に出力する。
ダミーデータラインDADM_T,DMDL_Cのデータは、データ
クロック比較器36内でデータイネーブルクロックKDTAT
と比較される。すなわち、データクロック比較器36は、
ダミーセルアレイ34から出力されるデータとデータイネ
ーブルクロックKDATAを比較して、それに対応する比較
データを出力端に接続されたレジスタ38に供給する。レ
ジスタ38は、その比較データに対応する遅延選択信号を
レジスタでアクセスして可変遅延器16に出力する。可変
遅延器16は、レジスタ38から出力される遅延選択信号に
対応する遅延経路を選択して、所定の遅延されたデータ
イネーブルクロックKDATAをセルデータ出力部10及びエ
コークロック発生部12内のデータ出力バッファ24,30に
供給する。
【００１４】しかし、図５のような構成によりダミーセ
ルを用いてデータとエコークロックを一致させる方法
は、サイクルタイムに独立的にクロックの遅延を調節で
きるという長所はあるが、ダミーセルアレイから出力ラ
ッチまでの経路を反復して形成しなければならないた
め、ハードウェアのオーバーヘッドが非常に大きくなる
という問題点があった。
【００１５】
【発明が解決しようとする課題】そこで、本発明の目的
は、テストモードでメモリセルから出力されるデータと
エコークロック発生器から出力されるエコークロックと
の間に存在するスキューをより効率的に除去することが
できるエコークロック経路を有する半導体メモリ装置を
提供することにある。
【００１６】本発明の他の目的は、半導体メモリチップ
をパッケージした後にも目標とする動作サイクルタイム
で最も適切な出力クロックの遅延を設定することができ
る半導体メモリ装置を提供することにある。
【００１７】
【課題を解決するための手段】このような目的を達成す
るため、本発明は、メモリセルアレイ内のメモリセルの
データを感知増幅し、前記感知増幅されたデータをデー
タイネーブルクロックに同期して外部入出力パッドに出
力するセルデータ出力部と、電源電圧と接地電圧を入力
し前記データイネーブルクロックに同期してエコークロ
ックを出力するエコークロック発生部と、メモリ装置の
外部から提供されるシステムクロックの上昇エッジと下
降エッジに同期してデータイネーブルクロックを発生す
る出力データクロック駆動器と、前記データイネーブル
クロックを互いに異なった時間で遅延させる遅延経路を
少なくとも二つ以上有し、入力される遅延選択信号に対
応する遅延経路を選択して、その選択した遅延経路で遅
延させたデータイネーブルクロックを前記セルデータ出
力部及びエコークロック発生部に提供する可変遅延器
と、前記遅延経路を選択するため外部から入力されるテ
ストコードを出力しモード選択信号を発生するテスト制
御器と、前記遅延経路のうち一つを選択するためプログ
ラミングヒューズを少なくとも２つ以上有し、前記テス
トコードと前記プログラミングされた遅延経路選択信号
を前記モード選択信号に従って選択的に前記可変遅延器
に提供するヒューズアレイ及びマルチプレクサと、を備
えることを特徴とする。
【００１８】前記ヒューズアレイ及びマルチプレクサ内
のヒューズは、例えば、外部パッドから入力される高電
圧の入力に応答して切断可能なもので、ポリシリコンな
どで形成されうる。
【００１９】このように構成されたエコークロック経路
を有する半導体メモリ装置は、パッケージ後に外部から
入力されるテストコードにより目標サイクル時間におい
て最も適切なクロック遅延経路を探すことにより、デー
タの出力時間及びデータとエコークロックとの間のスキ
ューを最小化することができる。
【００２０】
【発明の実施の形態】以下、本発明の実施形態について
図面を用いて詳しく説明する。図１において、上記の図
４に示した構成要素と構成及びその動作が同一の構成要
素には可能だけ同一の符号を付した。また、本発明の説
明にあって、この分野の通常の知識をもつ者にとって自
明な構成要素に対するその具体的な説明は、本発明の要
旨を不必要に埋没させると判断される場合には、それに
対する詳しい説明は省略する。
【００２１】図１は、本発明の好ましい実施形態による
エコークロック経路を有する半導体メモリ装置のブロッ
ク構成図である。図１に示すように、この半導体メモリ
装置は、外部から入力されるテストコードTCの入力に対
応する遅延経路を選択するための遅延経路テストコード
DCと、モード選択信号MSEL（Mode select signal）を出
力するテスト制御器40と、可変遅延器16内の遅延経路の
うち一つを選択するためのプログラミングヒューズを少
なくとも２以上有し、前記テストコードと前記プログラ
ミングされた遅延経路選択信号を前記テストモード信号
に従って選択的に可変遅延器16に提供するヒューズアレ
イ及びマルチプレクサ42と、が図４の構成に追加されて
構成される。
【００２２】図２は、本発明の好ましい実施形態による
可変遅延器16の具体的な構成例を示す回路図である。こ
の構成例では、遅延経路が4個である。図２に示すよう
に、インバーターが直列接続されて構成され、入力信号
を所定時間だけ遅延させて出力するインバーターチェー
ン58-64が、データイネーブルクロックKDATAの入力ノー
ドに直列接続されている。そして、データイネーブルク
ロックKDATAの入力ノードとクロック出力ノードとの
間、インバーターチェーン58-64のそれぞれの出力ノー
ドと前記クロック出力ノードとの間には、排他的に活性
化される遅延経路選択信号Fi（ここでiは0,1,2,3,4など
の正数）の入力によりスイッチングされるスイッチ66-7
4が接続されている。スイッチ66-74の出力はクロック出
力ノードに共通に接続され、前記クロック出力ノードの
信号はインバーター76により反転されてセルデータ出力
部10及びエコークロック発生部12内のデータ出力バッフ
ァ24,30に提供される。ここで、各インバーターチェー
ン58-64の遅延は、同一の遅延時間を有するように設計
するのが好ましい。
【００２３】このように構成された可変遅延器16に外部
システムのクロックの上昇エッジと下降エッジに同期し
た出力データイネーブルクロックKDATAが入力される
と、第１経路により遅延なしにスイッチ66の入力として
提供される。そして、インバーターチェーン58-64によ
り所定遅延時間だけ遅延されて多数の遅延経路を通じて
多数のスイッチ68-74の入力として提供される。このと
き、多数のスイッチ66-74は、遅延経路選択信号Fiの活
性化状態に従い駆動されて前記経路と出力駆動用インバ
ーター76の入力との間を選択的に連結する。例えば、遅
延経路選択信号F1が論理“ハイ”に選択される場合には
スイッチ68内のインバーター78が“ロー”になって伝送
ゲート80が“ターンオン”されて、インバーターチェー
ン58により所定時間だけ遅延されたデータイネーブルク
ロックKDATAをインバーター76を通じて上述したセルデ
ータ出力部10及びエコークロック発生部12内のデータ出
力バッファ24と30の出力制御クロックとして提供する。
以上のように、可変遅延器16は、多数の遅延経路を有
し、遅延経路選択信号Fiの排他的な活性化状態に従って
互いに異なった遅延を有するデータイネーブルクロック
KDATAを選択的に出力する。
【００２４】図２においては遅延経路が5個の場合を説
明したが、それより多い遅延経路が求められる場合、イ
ンバーターチェーンとスイッチをさらに付加して容易に
拡張できることに留意したい。
【００２５】図３は、本発明の好ましい実施形態による
ヒューズアレイ及びマルチプレクサ42の具体的な構成例
を示す回路図である。図３に示すように、一端が電源電
圧VDDに接続され、他端が内部ノードINに接続されたヒ
ューズ44と、内部ノードINと接地との間に接続され、ゲ
ートに入力されるパワーオンリセットPORESETに応答し
てヒューズ44のプログラミング状態を読み出すNMOSトラ
ンジスタ46と、内部ノードINの出力をラッチするラッチ
47と、ラッチされた内部ノードINの論理をバッファーリ
ングするバッファ52と、テスト制御器40から出力される
遅延経路テストコードDTC(DTei)をバッファーリングす
るバッファ54と、バッファ52,54の出力を入力し、テス
ト制御器40から出力されるモード選択信号MSELに従って
選択的に前記ヒューズプログラミングによる遅延経路選
択信号或いは遅延経路テストコードを選択して遅延経路
選択信号Fiとして出力するマルチプレクサ56と、から構
成される。
【００２６】図３のように構成されたヒューズアレイ及
びマルチプレクサ42は、図２に示したスイッチの個数に
対応して構成することもできるし、必要に応じてバッフ
ァ52,54及びマルチプレクサ56だけを除いたヒューズア
レイのみを拡張することもできる。例えば、図２に示し
たスイッチの個数が５個、マルチプレクサ56の“入力：
出力”が10:5である場合には、ヒューズ44、NMOSトラン
ジスタ46,50、インバーター48で構成されたヒューズア
レイの拡張だけでも可能である。この場合には、バッフ
ァ52,54は５ビットのデータをバッファーリングする構
成でなければならない。
【００２７】まず、図３を参照しながら、ヒューズ44の
切断によるプログラミングを簡単に説明する。ヒューズ
44を切断した状態で“ハイ”状態のパワーオンリセット
信号PORESETが所定時間以上にわたって入力されると、
内部ノードINのレベルはNMOSトランジスタ46のターンオ
ンにより“ロー”になり、このレベルがインバーター48
及びNMOSトランジスタ50から構成されたラッチ47により
ラッチされて、バッファ52に提供される。反対に、ヒュ
ーズ44が切断されない場合にはパワーオンリセット信号
PORESETが入力されても、内部ノードINは“ハイ”状態
にラッチされてバッファ52の入力として提供される。こ
のようにして多数のヒューズ44を切断又は非切断するこ
とにより、デフォルト状態の遅延経路選択信号をプログ
ラミングすることができる。このようにデフォルト状態
にプログラミングされた遅延経路選択信号は、テスト制
御器40から出力されるモード選択信号MSELが活性化され
ていない場合に、マルチプレクサ56により継続的に選択
されて遅延経路選択信号Fiとして出力され、データイネ
ーブルクロックKDATAの出力を調節してエコークロック
の発生開始点を調節する。テストモードでは、テスト制
御器40から出力されるモード選択信号MSELによりバッフ
ァ54から出力される遅延テストコードDTC(DTei)が選択
され可変遅延器16に提供されてクロック遅延を調節す
る。テスト制御器40の出力とヒューズアレイ及びマルチ
プレクサ42の動作によりデータ出力イネーブルクロック
KDATAの遅延が調節される過程は、以下の説明を通して
より明らかになる。
【００２８】以下、本発明による好ましい実施形態の動
作を図1,2,3を参照して説明する。
【００２９】図１のように構成された本発明の好ましい
実施形態は、ヒューズだけを用いたクロックトラッキン
グ方法とは異なって、テストモードを用いて多様な周波
数帯域の動作でデータの出力時間tKHQVを最小に維持
し、データとエコークロックとの間のスキューを防止す
る。
【００３０】半導体メモリ装置の目標サイクルタイムに
おいて最も適切な遅延を探すためのテストコードが図１
のテスト制御器40に入力されると、テスト制御器40は、
そのテストコードの入力に対応する遅延テストコードDT
Cとモード選択信号MSELをヒューズアレイ及びマルチプ
レクサ42に供給する。遅延テストコードDTCは、バッフ
ァ54に入力され、モード選択信号MSELはマルチプレクサ
56に入力される。
【００３１】一方、図３のように構成されたヒューズア
レイ及びマルチプレクサ42内のヒューズ44（ヒューズア
レイ）は、設計者の選択的な切断によりプログラミング
され、これらのプログラミング情報はインバーター48と
NMOSトランジスタ50から構成されたラッチ47により保持
されて、デフォルト状態の遅延経路選択信号としてバッ
ファ52に提供される。マルチプレクサ56は、モード選択
信号MSELに従って、入力された2個のコード、即ち、遅
延テストコードDTCとデフォルト状態の遅延経路選択信
号のうち一つを選択して、図２のように構成された可変
遅延器16のスイッチ66-74の制御端子に提供する。
【００３２】テストモードでは、テスト制御器40から出
力されるモード選択信号MSELが論理“ハイ”で、マルチ
プレクサ56は遅延テストコードDTCを選択して可変遅延
器16に提供する。このとき、外部からテスト制御器40に
入力される遅延テストコードDTCが順次変更されると、
動作サイクルに対応する正確なクロック遅延経路を選択
することができる。例えば、テスト制御器40から図２に
示した多数の遅延経路（遅延のない経路からインバータ
ーチェーン58乃至64の出力を順次選択するための信号な
ど）を順次選択できるように遅延テスト信号DTCが出力
されるとすれば、可変遅延器16を通じて最適のクロック
遅延を選択することができる。可変遅延器16を通じて所
定時間だけ遅延されたデータイネーブルクロックKDATA
が出力されると、セルデータ出力部10とエコークロック
発生部12内のデータ出力バッファ24,30のデータ出力と
エコークロックとの間のスキューを防止することができ
る。
【００３３】上記のような動作により目標とする動作サ
イクルタイムにおいて最も適切な遅延経路を探して、そ
のような遅延経路を選択するように図２に示したヒュー
ズアレイをプログラミングすることができる。
【００３４】以上のように本発明の好ましい実施形態の
エコークロックのための遅延経路は、半導体メモリをパ
ッケージする前の段階で設計者の意図に従ってデフォル
トコードをヒューズ切断によって入力（プログラム）
し、これにより目標とするサイクルタイムでデータとエ
コークロックとの間のスキューを減らし得るようにSRAM
が設定される。そして、使用者が他のサイクルタイムで
SRAMを動作させようとするときはテストを通じて最適の
出力クロックの遅延時間を決定して使用することができ
る。
【００３５】
【発明の効果】以上説明したように本発明によれば、例
えば、テスト制御器を通じて出力クロックの最適遅延経
路を探索することにより、使用者も自由に出力クロック
の遅延時間を最適状態に調節してデータの出力時間及び
データとエコークロックとの間のスキューを最小化でき
るとともに、例えば、パッケージ後にテストを通じて目
標サイクルタイムにおいて最も適切な遅延を探してヒュ
ーズのプログラムの際に有用な情報を提供することがで
きるという効果がある。
【図面の簡単な説明】
【図１】本発明の好ましい実施形態によるエコークロッ
ク経路を有する半導体メモリ装置のブロック構成図であ
る。
【図２】本発明の好ましい実施形態による可変遅延器の
具体的な構成例を示す図である。
【図３】本発明の好ましい実施形態によるヒューズアレ
イ及びマルチプレクサの具体的な構成例を示す図であ
る。
【図４】従来の技術によるエコークロック経路を有する
半導体メモリ装置のブロック構成図である。
【図５】従来の他の技術によるエコークロック経路を有
する半導体メモリ装置のブロック構成図である。
【符号の説明】
10：セルデータ出力部 12：エコークロック発生部 14：出力クロックドライバ 16：可変遅延器 18：ヒューズアレイ 36：データクロック比較器 38：レジスタ 40：テスト制御器 42：ヒューズアレイ及びマルチプレクサ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G132 AA08 AD07 AG01 AK07 AK15 AK21 AL00 AL12 AL16 5B015 HH01 JJ16 KB82 MM07 NN04 QQ15 QQ18 RR01 5L106 AA02 CC12 DD24 DD32 EE03 FF05 GG03 GG05 GG07

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 エコークロック経路を有する半導体メモ
    リ装置において、 メモリセルアレイ内のメモリセルのデータを感知増幅
    し、前記感知増幅されたデータをデータイネーブルクロ
    ックに同期して外部入出力パッドに出力するセルデータ
    出力部と、 電源電圧と接地電圧を入力し、前記データイネーブルク
    ロックに同期してエコークロックを出力するエコークロ
    ック発生部と、 入力されるデータイネーブルクロックを互いに異なった
    時間で遅延させる遅延経路を少なくとも二つ以上有し、
    入力される遅延選択信号に対応する遅延経路を選択して
    遅延させたデータイネーブルクロックを前記セルデータ
    出力部及びエコークロック発生部に提供する可変遅延器
    と、 前記遅延経路を選択するために外部から入力されるテス
    トコードを出力すると同時にモード選択信号を発生する
    テスト制御器と、 前記遅延経路のうち一つを選択するためプログラミング
    ヒューズを少なくとも二つ以上有し、前記テストコード
    と前記プログラミングされた遅延経路選択信号を前記モ
    ード選択信号に従って選択的に前記可変遅延器に提供す
    るヒューズアレイ及びマルチプレクサと、 を備えることを特徴とする半導体メモリ装置。
  2. 【請求項２】 半導体メモリ装置の外部から提供される
    システムクロックの上昇エッジと下降エッジに同期して
    前記データイネーブルクロックを発生する出力データク
    ロック駆動器をさらに含むことを特徴とする請求項１に
    記載の半導体メモリ装置。
  3. 【請求項３】 前記可変遅延器は、 データイネーブルクロック入力ノードに同一の遅延ステ
    ップを有する多数の遅延器を直列接続して構成された多
    数の遅延経路と、 前記多数の遅延器の出力端子とクロック出力ノードとの
    間にそれぞれ接続され、前記ヒューズアレイ及びマルチ
    プレクサから出力される遅延経路選択信号に応答してス
    イッチングされる多数のスイッチと、 を含むことを特徴とする請求項１または２に記載の半導
    体メモリ装置。
  4. 【請求項４】 前記ヒューズアレイ及びマルチプレクサ
    は、 多数のヒューズアレイと、 前記多数のヒューズアレイのプログラミング状態をラッ
    チして遅延経路選択信号を出力するラッチと、 前記ラッチの出力と前記テスト制御器から出力される遅
    延経路テスト信号を入力し、前記テスト制御器から出力
    されるモード選択信号に従って前記遅延経路選択信号及
    び前記遅延経路テスト信号を選択的に前記可変遅延器に
    供給するマルチプレクサと、 を含むことを特徴とする請求項１に記載の半導体メモリ
    装置。
  5. 【請求項５】 前記ヒューズアレイは、 一端が電源電圧に接続され、他端が内部ノードに接続さ
    れたヒューズと、 前記内部ノードと接地との間に接続され、ゲートに入力
    される制御信号に応答して前記ヒューズのプログラミン
    グ状態を読み出すプログラム読み出し制御トランジスタ
    と、 を含むことを特徴とする請求項３に記載の半導体メモリ
    装置。
  6. 【請求項６】 前記ラッチは、 前記内部ノードの出力を反転するインバーターと、 前記内部ノードと接地との間にドレイン-ソースが接続
    され、ゲートが前記インバーターの出力に接続されたNM
    OSトランジスタと、 を含み、前記内部ノードの電位をラッチすることを特徴
    とする請求項４に記載の半導体メモリ装置。
  7. 【請求項７】 前記読み出し制御トランジスタのゲート
    に入力される制御信号はパワーオンリセット信号である
    ことを特徴とする請求項３に記載の半導体メモリ装置。
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