KR20030003856A - 에코 클럭 경로를 가지는 반도체 메모리 장치 - Google Patents

에코 클럭 경로를 가지는 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 메모리셀 어레이내의 메모리셀의 데이타를 감지증폭하고 상기 감지 증폭된 데이타를 데이타 인에이블 클럭에 동기하여 외부 입출력패드로 출력하는 셀 데이타 출력부와, 전원전압과 접지전압을 입력하며 상기 데이타 인에이블 클럭에 동기하여 에코 클럭을 출력하는 에코 클럭 발생부를 가지는 반도체 메모리 장치에 관한 것으로, 출력 클럭의 지연을 조절하여 데이타와 에코 클럭 사이의 스큐를 최소화 하기 위한 장치가 제공된다. 상기 장치는 입력되는 데이타 인에이블 클럭을 서로 다른 시간으로 지연하는 지연경로를 적어도 둘 이상 가지며 입력되는 지연선택신호에 대응하는 지연경로를 선택하여 소정 지연된 데이타 인에이블 클럭을 상기 셀 데이타 출력부 및 에코 클럭 발생부로 제공하는 가변 지연기와, 상기 지연경로를 선택하기 위하여 외부로부터 입력되는 테스트 코드를 출력함과 동시에 모드선택신호를 발생하는 데스트 제어기와, 상기 지연경로들 중 하나를 선택하기 위한 프로그래밍 퓨즈를 적어도 둘 이상 가지고 있으며 상기 테스트 코드와 상기 프로그래밍된 지연경로 선택신호를 상기 모드선택신호에 따라 선택적으로 상기 가변지연기로 제공하는 퓨즈 어레이 및 멀티플렉서를 포함한다.

Description

에코 클럭 경로를 가지는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE HAVING ECHO CLOCK PATH}
본 발명은 에코 출력 경로를 가지는 반도체 메모리 장치에 관한 것으로, 특히 에코 클럭의 발생시점을 조절하여 출력되는 데이타와 에코 클럭 사이의 스큐(skew) 발생을 제거할 수 있는 반도체 메모리 장치에 관한 것이다.
동기형 파이프 라인 방식의 반도체 메모리 장치 중에서는 외부의 중앙청리장치(Central Processing Unit) 등과 데이타를 주고받을 때 기준이 되는 신호로서 에코 클럭을 출력하도록 되어 있다. 상기와 같이 에코 클럭을 사용하는 방법은 반도체 메모리 장치로부터 출력되는 데이타를 가져가서(fetch) 사용하는 외부 CPU 등과 같은 장치가 상기 에코 클럭을 통해서 전원, 온도 등에 따라서 변화하는 반도체 메모리 장치의 출력 데이타의 출력시간(tKHQV)을 감지할 수 있도록 해서 시스템내의 환경 변화에 상관없이 올바른 데이타를 페치하고 사용할 수 있도록 해준다.
에코 클럭을 사용하는 대부분의 메모리 제품은 경우에 따라 메모리 셀의 데이타를 읽어 외부로 출력하는 읽기 동작 모드에서만 에코 클럭을 출력시킬 수 있으나, DDR(Double Data Rate) SRAM 제품과 같은 경우는 에코 클럭이 읽기나 쓰기 동작에 상관없이 출력되도록 요구하고 있다. 이와 같이 에코 클럭을 읽기나 쓰기 동작에 상관없이 동작시키는 프리 런닝 에코 클럭(free running echo clock) 방식은, 반도체 메모리 장치의 셀 데이타가 감지 증폭기를 통해서 출력된 후에 전위 전개(develop)되는 메인 데이타 라인(Main Data Line)(MDL)을 감지하는 방식을 사용하지 않고, 에코 클럭용 메인 데이타 라인(MDL)을 전원전압 VDD 혹은 접지전압 GND로 고정해서 사용하고 있다. 왜냐하면 상기 메인 데이타 라인(MDL)은 읽기 동작 중에만 전위전개(develop)를 하기 때문에 쓰기 동작 중에서는 사용할 수 없기 때문이다.
그러나, 상기와 같은 방식은 반도체 메모리 장치의 동작 사이클 시간의 한계(limit) 영역에서는 출력 데이타와 에코 클럭의 왜곡(skew)이 너무 커질 수 있다는 단점이 있게 된다. 이러한 문제를 극복하기 위한 종래의 기술로서는 퓨즈(fuse)를 이용하여 데이타 출력 클럭 구동기(data output clock driver)로부터 발생된 출력 클럭을 지연시켜 CQ(clock out)와 DQ(data out)간의 스큐를 줄이는 구성이 사용되었다. 이를 도면을 참조하여 설명하면 하기와 같다.
도 1은 종래의 기술에 따른 에코 클럭 경로를 가지는 반도체 메모리 장치의 블럭 구성도이다. 도 1을 참조하면, 메모리셀 어레이 내의 메모리셀의 데이타를 감지증폭하고 상기 감지 증폭된 데이타를 데이타 인에이블 클럭(data enable clock signal) KDATA에 동기하여 외부 입출력패드(도시하지 않음)로 출력하는 셀 데이타 출력부 10과, 전원전압 VDD와 접지전압 GND를 입력하며 상기 데이타 인에이블 클럭KDATA에 동기하여 에코 클럭(echo clock)을 발생하는 에코 클럭 발생부 12와, 메모리 장치의 외부로부터 제공되는 시스템 클럭의 상승에지와 하강에지에 동기하여 데이타 인에이블 클럭 KDATA를 발생하는 출력 데이타 클럭 구동기(data output driver) 14와, 상기 데이타 인에이블 클럭 KDATA를 서로 다른 시간으로 지연하는 다수의 지연경로를 가지며 입력되는 선택신호에 대응하는 지연경로를 선택하여 소정 지연된 데이타 인에이블 클럭 KDATA를 상기 셀 데이타 출력부 10 및 에코 클럭 발생부 12로 제공하는 가변 지연기 16과, 전원전압 VDD과 접지전압 GND의 사이에 접속된 다수의 퓨즈들을 가지고 있으며 상기 퓨즈들의 프로그밍에 따른 지연경로 선택신호를 상기 가변 지연기 16으로 제공하는 퓨즈 어레이 18로 구성되어 있다.
도 1의 구성중, 셀 데이타 출력부 10은 다수의 메모리셀을 가지고 있으며, 상기 선택된 메모리셀의 데이타를 감지증폭하여 메인 데이타 라인 MDL_T(Main Data Line_True) 및 MDL_C(Main Data Line_Compliment)로 출력하는 메모리셀 어레이 20과, 상기 메인 데이타 라인 MDL_T, MDL_C의 신호를 래치하여 출력하는 데이타 래치 22와, 상기 데이타 래치 22의 출력을 상기 데이타 인에이블 클럭 KDATA의 입력에 의해 버퍼링하여 출력하는 데이타 출력 버퍼(data output buffer) 24 및 상기 버퍼링된 데이타를 외부 입출력 패드 DQ(도시하지 않음)로 출력하는 오프-칩 드라이버 26으로 구성되어 있다. 그리고, 에코 클럭 발생부 12는 전원전압 VDD와 접지전압 GND에 접속되어 이를 래치하여 에코 데이타로서 출력하는 에코 데이타 래치 28과, 상기 데이타 래치 28의 출력을 상기 데이타 인에이블 클럭 KDATA의 입력에 의해 에코 클럭으로 버퍼링 출력하는 데이타 출력 버퍼 30 및 상기 버퍼링된 에코 데이타를 외부 입출력 패드 CQ(도시하지 않음)로 출력하는 오프-칩 드라이버 32로 구성되어 있다.
상기 도 1과 같이 구성된 종래의 에코 클럭 경로를 갖는 반도체 메모리 장치의 동작을 간략히 설명하면 하기와 같다.
지금, 도 1에 도시된 메모리셀 어레이 20으로부터 메모리셀의 데이타가 감지증폭되면 이는 메인 데이타 라인 MDL_T, MDL_C에 실리게 된다. 상기 메모리셀 어레이 20의 출력라인에 접속된 데이타 래치 22는 상기 메인 데이타 라인 MDL_T, MDL_C에 실린 데이타를 래치하여 출력라인 DATA_T(Data_True), DATA_C(Data_Compliment)에 접속된 데이타 출력 버퍼 24로 공급한다. 이때, 에코 클럭 발생부 12내의 데이타 래치 28은 전원전압 VDD와 접지전압 GND의 전위를 각각 래치하여 데이타 출력 버퍼 30으로 제공한다.
데이타 출력 클럭 드라이버 14는 외부로부터 공급되는 시스템 클럭의 상승 에지와 하강 에지에 각각 응답하여 활성화되는 데이타 인에이블 클럭 KDATA를 발생한다. 상기 발생된 데이타 인에이블 클럭 KDATA는 가변지연기 16으로 제공된다. 상기 가변지연기 16은 내부에 다수의 지연경로를 가지고 있다. 예를 들면, 지연시간이 다른 다수의 경로 지연기를 가지고 있으며, 이들의 경로 지연기들의 출력은 퓨즈어레이 18로부터 출력되는 지연 선택신호에 의해 선택적으로 셀 데이타 출력부 10과 에코 클럭 발생부 12내의 데이타 출력 버퍼 24, 30으로 제공한다. 이와 같은 경로 지연기들의 일예로서는 다수의 인버터가 직렬 접속된 인버터 체인이 그 대표적이다.
한편, 퓨즈 어레이 18은 전원전압 VDD와 접지전압 GND의 사이에 접속된 퓨즈를 적어도 둘 이상가지고 있으며, 상기 퓨즈들의 선택적인 절단(cutting)에 대응하는 지연선택신호를 발생하여 상기 가변지연기 16으로 제공한다. 이때, 상기 퓨즈들의 선택적인 절단은 메모리 장치의 하나의 동작 싸이클에 따른 주파수에 따라 행하여진다. 따라서, 상기 데이타 출력버퍼들 24 및 30에는 동작 싸이클에 대응하여 소정 지연된 데이타 인에이블 클럭 KDATA가 공급된다. 상기 데이타 출력버퍼들 24 및 30은 소정 지연된 데이타 인에이블 클럭 KDATA의 입력에 응답하여 메모리셀로부터 출력되는 데이타와 에코 클럭 발생부 12로부터 출력되는 에코 클럭을 각각의 출력노드에 접속된 오프-칩 드라이버들 26 및 32로 출력하며, 상기 오프-칩 드라이버들 26 및 32들 각각은 데이타와 에코클럭을 외부의 데이타 입출력 패드 DQ 및 에코 클럭 패드 CQ를 통해 외부로 출력한다.
그러나, 상기 도 1과 같은 구성으로 데이타 입출력 패드 DQ와 에코 클럭 출력패드 CQ의 스큐를 줄이는 방법은 하나의 동작 싸이클에 대응하여 출력 클럭을 일정 시간 지연시키도록 고정시키는 것으로, SRAM을 팩케지한 이후에는 출력 클럭의 지연시간을 조절할 수 없는 단점을 갖고 있다. 따라서, SRAM 등을 패케지한 이후에는 출력 클럭의 지연시간을 조절할 수 없기 때문에 DDR-SRAM의 이용 주파수 대역을 제한하게 된다.
이와 같은 문제점을 해결하기 위하여 더미 SRAM 셀을 두어 클럭 신호와 데이타 라인에서 발생하는 출력을 비교하여 싸이클이 긴 경우, 출력 클럭의 지연을 줄어 주는 방법이 개발되었다. 이를 도면을 참조하여 설명하면 하기와 같다.
도 2는 종래의 또다른 기술에 의한 에코 클럭 경로를 가지는 반도체 메모리 장치의 블럭 구성도이다. 도 2를 참조하면, 셀 데이타 출력부 10내의 메모리셀 어레이 20에 더미 셀 어레이 34가 소용량으로 마련되어 있다. 상기 더미 셀 어레이 34는 더미셀의 데이타를 감지 증폭하여 전위 전개(develop)된 데이타를 더미 메인 데이타 라인 DMDL_T(Dummy Main Data Line_True) 및 DMDL_C(Dummy Main Data Line_Compliment)로 출력한다. 상기 더미 데이타 라인 DMDL_T, DMDL_C의 데이타들은 데이타 클럭 비교기(data to clock comparator) 36내에서 데이타 인에이블 클럭 KDTAT과 비교된다. 이때, 상기 데이타 클럭 비교기 36은 상기 더미 셀 어레이 34로부터 출력되는 데이타와 데이타 인에이블 클럭 KDATA를 비교하여 그에 대응하는 비교데이타를 출력단에 접속된 레지스터 38로 공급한다. 상기 레지스터 38은 상기 비교데이타에 대응하는 지연선택신호를 레지스터로부터 억세스하여 가변지연기 16으로 출력한다. 상기 가변지연기 16은 레지스터 38로부터 출력되는 지연선택신호에 대응하는 지연경로를 선택하여 소정 지연된 데이타 인에이블 클럭 KDATA를 셀 데이타 출력부 10 및 에코 클럭 발생부 12내의 데이타 출력 버퍼들 24, 30으로 공급한다.
그러나, 도 2와 같은 구성으로 더미셀을 이용하여 데이타와 에코 클럭을 일치시키는 방법은 싸이클 타임(cycle time)에 독립적으로 클럭의 지연을 조절할 수 있는 장점이 있으나, 더미 셀 어레이로부터 출력 래치까지의 경로를 반복하여 형성하여야 하므로서 하드웨어 오버헤드(hardware overhead)가 매우 커지는 단점을 가지고 있다.
따라서, 본 발명의 목적은 테스트 모드(test mode)에서 메모리셀로부터 출력되는 데이타와 에코 클럭 발생기로부터 출력되는 에코 클럭 사이에 존재할 수 있는 왜곡(skew)을 보다 효율적으로 제거할 수 있는 에코 클럭 경로를 가지는 반도체 메모리 장치를 제공함에 있다.
본 발명의 다른 목적은 반도체 메모리 칩을 팩케지한 후에도 목표로 하는 동작 싸이클 타임에서 가장 적절한 출력 클럭의 지연을 설정할 수 있는 반도체 메모리 장치를 제공함에 있다.
상기한 목적을 달성하기 위한 본 발명은, 메모리셀 어레이내의 메모리셀의 데이타를 감지증폭하고 상기 감지 증폭된 데이타를 데이타 인에이블 클럭에 동기하여 외부 입출력패드로 출력하는 셀 데이타 출력부와, 전원전압과 접지전압을 입력하며 상기 데이타 인에이블 클럭에 동기하여 에코 클럭을 출력하는 에코 클럭 발생부와, 메모리 장치의 외부로부터 제공되는 시스템 클럭의 상승에지와 하강에지에 동기하여 데이타 인에이블 클럭을 발생하는 출력 데이타 클럭 구동기와, 상기 데이타 인에이블 클럭을 서로 다른 시간으로 지연하는 지연경로를 적어도 둘 이상 가지며 입력되는 지연선택신호에 대응하는 지연경로를 선택하여 소정 지연된 데이타 인에이블 클럭을 상기 셀 데이타 출력부 및 에코 클럭 발생부로 제공하는 가변 지연기와, 상기 지연경로를 선택하기 위하여 외부로부터 입력되는 테스트 코드를 출력하고 모드선택신호를 발생하는 데스트 제어기와, 상기 지연경로들 중 하나를 선택하기 위한 프로그래밍 퓨즈를 적어도 둘 이상 가지고 있으며 상기 테스트 코드와 상기 프로그래밍된 지연경로 선택신호를 상기 모드선택신호에 따라 선택적으로 상기 가변지연기로 제공하는 퓨즈 어레이 및 멀티플렉서로 구성함을 특징으로 한다.
상기의 퓨즈 어레이 및 멀티플렉서 내의 퓨즈들은 외부 패드로부터 입력되는 고전압의 입력에 응답하여 융단 가능한 것들로서, 폴리 실리콘 등으로 구현된다.
상기와 같이 구성된 상기 에코 클럭 경로를 가지는 반도체 메모리 장치는 팩케지 이후에 외부로부터 입력되는 테스트 코드에 의해 목표 싸이클 시간(cycle time)에서 가장 적절한 클럭 지연 경로(clock delay path)를 찾음으로 데이타의 출력 시간 및 데이타와 에코클럭(echo clock) 사이의 스큐(skew)를 최소화 할 수 있다.
도 1은 종래의 기술에 따른 에코 클럭 경로를 가지는 반도체 메모리 장치의 블럭 구성도.
도 2는 종래의 또다른 기술에 의한 에코 클럭 경로를 가지는 반도체 메모리 장치의 블럭 구성도.
도 3은 본 발명의 바람직한 실시예에 따른 에코 클럭 경로를 가지는 반도체 메모리 장치의 블럭 구성도이다.
도 4는 본 발명의 바람직한 실시예에 따른 가변 지연기의 구체적인 실시예에도.
도 5는 본 발명의 바람직한 실시예에 따른 퓨즈 어레이 및 멀티 플렉서의 구체적인 실시예시도.
〈도면의 주요부분에 대한 부호설명〉
10: 셀 데이타 출력부, 12: 에코 클럭 발생부
14: 출력 클럭 드라이버, 16: 가변지연기,
18: 퓨즈 어레이, 36: 데이타 클럭 비교기,
38: 레지스터 38: 레지스터,
40: 테스트 제어기, 42: 퓨즈 어레이 및 멀티플렉서.
이하 본 발명의 바람직한 실시예에 따른 반도체 메모리장치의 구성 및 그 동작을 첨부한 도면을 참조하여 상세하게 설명한다. 하기의 도 3에 도시된 구성요소들에 참조부호를 부여함에 있어서 전술한 도 1에 도시된 구성 및 그 동작이 동일한 것들에는 가능한 동일한 참조부호를 가지도록 하였다. 또한, 본 발명을 설명함에 있어서, 이 분야의 통상의 지식을 가진 자들에게 있어서 너무나 자명한 구성요소들에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그에 대한 상세한 설명은 생략될 것이다.
도 3은 본 발명의 바람직한 실시예에 따른 에코 클럭 경로를 가지는 반도체메모리 장치의 블럭 구성도이다. 도 3을 참조하면, 외부로부터 입력되는 테스트 코드 TC(test code)의 입력에 대응하는 지연경로를 선택하기 위한 지연경로 테스트 코드 DTC(delay test code)를 출력하고 모드선택신호 MSEL(Mode select signal)를 출력하는 데스트 제어기 40과, 가변 지연기 16내의 지연경로들중 하나를 선택하기 위한 프로그래밍 퓨즈를 적어도 둘 이상 가지고 있으며 상기 테스트 코드와 상기 프로그래밍된 지연경로 선택신호를 상기 테스트 모드 신호에 따라 선택적으로 상기 가변 지연기 16으로 제공하는 퓨즈 어레이 및 멀티플렉서 42가 도 1의 구성에 더 부가되어 구성된다.
도 4는 본 발명의 바람직한 실시예에 따른 가변 지연기의 구체적인 실시예로서, 이는 지연 경로가 4개인 경우를 들어 도시한 것이다. 도 4를 참조하면, 인버터들이 직렬 접속되어 입력되는 신호를 소정 지연하여 출력하는 인버터 체인들 58~64들 데이타 인에이블 클럭 KDATA의 입력노드에 직렬 접속되어 있다. 그리고, 상기 데이타 인에이블 클럭 KDATA의 입력노드와 클럭 출력 노드, 상기 인버터 체인들 58~64들의 각각의 출력노드 및 상기 클럭 출력 노드의 사이들에는 배타적으로 활성화되는 지연경로 선택신호 Fi(여기서 i는 0,1,2,3,4 등의 정수)의 입력에 의해 스위칭되는 스위치들 66~74가 접속되어 있다. 상기 스위치들 66~74들의 출력은 클럭 출력노드에 공통으로 접속되며, 상기 클럭 출력 노드의 신호는 인버터 76에 의해 반전되어 상기 셀 데이타 출력부 10 및 에코 클럭 발생부 12내의 데이타 출력버퍼 24, 30으로 제공된다. 상기에서 각 인버터 체인 58~64들의 지연은 동일한 지연시간을 갖도록 설계하는 것이 바람직한다.
상기 도 4와 같이 구성된 가변 지연기 16에 외부 시스템의 클럭의 상승에지와 하강에지에 동기된 출력 데이타 인에이블 클럭 KDATA가 입력되면, 제1경로에 의해 지연없이 스위치 66의 입력으로 제공된다. 그리고, 인버터 체인들 58~64들에 의해 소정 지연 시간을 가지고 지연되어 다수의 지연경로들을 통해 다수의 스위치들 68~74의 입력으로 제공된다. 이때, 상기 다수의 스위치들 66~74들은 지연경로 선택신호 Fi들의 활성화 상태에 따라 구동되어 상기 경로들과 출력 구동용 인버터 76의 입력 사이를 선택적으로 연결하게 된다. 예를 들어, 지연경로 선택신호 F1이 논리"하이"로 선택되는 경우에는 스위치 68내의 인버터 78이 "로우"로 되므로서 전송게이트 80이 "턴온"되어 인버터 체인 58에 의해 소정 지연된 데이타 인에이블 클럭 KDATA를 인버터 76를 통해 전술한 셀 데이타 출력부 10 및 에코 클럭 발생부 12내의 데이타 출력 버퍼 24와 30의 출력 제어 클럭으로 제공하게 된다. 상기한 바와 같이, 상기 가변 지연기 16은 다수의 지연경로를 가지고 있으며, 지연경로 선택신호 Fi의 배타적인 활성화 상태에 따라 서로 다른 지연을 가지는 데이타 인에이블 클럭 KDATA를 선택적으로 출력하게 된다.
상기 도 4에서는 지연경로가 5개인 경우를 설명하였으나, 더 많은 지연 경로가 요구되는 경우, 인버터 체인과 스위치를 더 부가하여 확장이 용이함에 유의하여야 한다.
도 5는 본 발명의 바람직한 실시예에 따른 퓨즈 어레이 및 멀티 플렉서의 구체적인 실시예시도이다. 도 5를 참조하면, 일측이 접원전압 VDD에 접속되고 타측이 내부 노드 IN(internal node)에 접속된 퓨즈 44와, 상기 내부노드 IN와 접지사이에접속되며 게이트로 입력되는 파워온 리세트 PORESET(power on reset)에 응답하여 상기 퓨즈 44의 프로그래밍 상태를 독출하는 엔모오스 트랜지스터 46와, 상기 내부 노드 IN의 출력을 래치하는 래치 47과, 상기 래치된 내부 노드 IN의 논리를 버퍼링 하는 버퍼 52와, 테스트 제어기 40으로부터 출력되는 지연 경로 테스트 코드 DTC를 버퍼링 하는 버퍼 54와, 상기 버퍼 52, 54들의 출력을 입력하며 상기 데스트 제어기 40으로부터 출력되는 모드선택신호 MSEL에 따라 선택적으로 상기 퓨즈 프로그래밍에 의한 지연경로 선택신호 혹은 지연 경로 테스트 코드를 선택하여 지연 경로 선택 신호 Fi를 출력하는 멀티플렉서 56으로 구성된다.
상기 도 5와 같이 구성된 퓨즈 어레이 및 멀티플렉서의 구성은 도 4에 도시된 스위치들의 개수에 대응하여 구성될 수도 있으며, 필요에 따라서는 버퍼 52, 54 및 멀티플렉서 56만을 제외한 퓨즈 어레이만을 확장할 수 도 있다. 예를 들면, 도 4에 도시된 스위치들의 개수가 5개, 멀티플렉서 56의 "입력 : 출력"이 10:5인 경우에는 퓨즈 44, 엔모오스 트랜지스터 46, 50, 인버터 48로 구성된 퓨즈 어레이의 확장만으로도 가능하다. 이 경우에는 버퍼 52, 54는 5비트의 데이타를 버퍼링하는 구성이어야 한다.
우선, 도 5를 참조하여 퓨즈 44의 절단에 의해 프로그래밍을 간략하게 설명하면 다음과 같다. 퓨즈 44를 절단한 상태에서 "하이"상태의 파워온 리세트 신호 PORESET가 소정시간 동안 입력되면, 내부노드 IN의 레벨은 엔모오스 트랜지스터 46의 턴온에 의해 "로우"가 되며, 이는 인버터 48 및 엔모오스 트랜지스터 50으로 구성된 래치 47에 의해 래치되어 버퍼 52로 제공된다. 반대로, 퓨즈 44가 절단되지않았을 경우에는 파워온 리세트 신호 PORESET가 입력되더라고 내부 노드 IN는 "하이" 상태로 래치되어 버퍼 52의 입력으로 제공된다. 상기와 같은 상태로 다수의 퓨즈들 44를 절단/비절단하여 디폴트(defualt) 상태의 지연경로 선택 신호를 프로그래밍 할 수 있다. 이와 같이 디폴트 상태로 프로그래밍된 지연경로 선택신호는 테스트 제어기 40으로부터 출력되는 모드선택신호 MSEL가 활성화되지 않았을 때 상기 멀티플렉서 56에 의해 항상 선택되어 데이타 인에이블 클럭 KDATA의 출력을 조절하여 에코 클럭의 발생 시점을 조절하게 된다. 테스트 모드에서는 테스트 제어기 40으로부터 출력되는 모드 선택 신호 MSEL에 의해 버퍼 54으로부터 출력되는 지연 테스트 코드 DTC가 선택되어 가변 지연기 16으로 제공되어 클럭 지연을 조절하게 된다. 상기 테스트 제어기 40의 출력과 퓨즈 어레이 및 멀티플렉서 42의 동작에 의해 데이타 출력 인에이블 클럭 KDATA의 지연이 조절되는 과정은 다음의 설명에 의해 보다 명확하게 이해될 것이다.
이하 본 발명에 따른 바람직한 실시예의 동작을 상술한 도 3, 도 4 및 도 5를 참조하여 상세하게 설명한다.
도 3과 같이 구성된 본 발명의 실시예는 퓨즈만을 사용한 클럭 트랙킹 방법과 달리 테스트 모드를 사용하여 다양한 주파수대역의 동작에서 데이타의 출력시간(tKHQV)을 최소로 유지하며 데이타와 에코 클럭 사이의 스큐를 방지한다.
지금, 반도체 메모리 장치의 목표 싸이클 타임에서 가장 적절한 지연을 찾기 위한 테스트 코드가 도 3의 테스트 제어기 40으로 입력되면, 상기 테스트 제어기 40은 상기 테스트 코드의 입력에 대응하는 지연 테스트 코드 DTC와 모드선택신호MSEL을 퓨즈 어레이 및 멀티플렉서 42로 공급한다. 상기 지연 테스트 코드 DCT는 버퍼 54로 입력되며, 모드선택신호 MSEL은 멀티플렉서 56으로 입력된다.
이때, 도 5와 같이 구성된 퓨즈 어레이 및 멀티플렉서 42내의 퓨즈들 44(퓨즈 어레이)는 설계자의 선택적인 절단(cutting)에 의해 프로그래밍되며, 이들의 프로그래밍 정보들은 인버터 48과 엔모오스 트랜지스터 50으로 구성된 래치 47에 의해 저장되어 디폴트 상태의 지연 경로 선택 신호로서 버퍼 52로 제공된다. 상기 멀티 플렉서 56은 상기 모드선택신호 MSEL에 따라 입력된 두 개의 코드, 즉, 지연 테스트 코드 DTC와 디폴트 상태의 지연 경로선택 신호들중 하나를 선택하여 도 4와 같이 구성된 가변지연기 16의 스위치 66~74들의 제어단자로 제공한다.
테스트 모드에서는 상기 테스트 제어기 40으로부터 출력되는 모드선택신호 MSEL이 논리 "하이"로서, 상기 멀티플렉서 56은 지연 테스트 코드 DTC를 선택하여 가변 지연기 16으로 제공한다. 이때, 외부로부터 상기 테스트 제어기 40으로 출력되는 지연 테스트 코드 DTC가 순차적으로 입력되면 동작 싸이클에 대응하는 정확한 클럭 지연 경로를 선택할 수 있다. 예를 들면, 테스트 제어기 40로부터 도 4에 도시된 다수의 지연경로(지연 없는 경로로부터 인버터 체인 58 내지 64의 출력을 순차적으로 선택하기 위한 신호 등등)들을 순차적으로 선택할 수 있도록 지연 테스트 신호 DTC가 출력된다면, 가변 지연기 16을 통해 최적의 클럭 지연을 선택할 수 있다. 상기 가변 지연기 16을 통해 소정 지연된 데이타 인에이블 클럭 KDATA가 출력되면, 셀 데이타 출력부 10과 에코 클럭 발생부 12내의 데이타 출력 버퍼 24, 30의 데이타 출력과 에코 클럭 사이의 스큐를 방지할 수 있다.
상기와 같은 동작에 의해 목표로 하는 동작 싸이클 타임에서 가장 적절한 지연경로를 찾아 도 4에 도시된 퓨즈 어레이를 해당 경로를 선택하도록 프로그래밍할 수 있다.
상기한 바와 같이 본 발명의 에코 클럭 경로 탐색 회로는 반도체 메모리를 패케지하는 이전 단계에서 설계자의 의도에 따라 디폴트 코드(default code)를 퓨즈 절단(fuse cutting)을 통해 입력시켜 SRAM이 목표로 하는 싸이클 타임(cycle time)에서 데이타와 에코 클럭간의 스큐를 줄이도록 설정될 수 있으며 사용자가 다른 싸이클 타임으로 SRAM을 동작시키고자 할 때는 테스트를 통해 최적의 출력 클럭의 지연시간을 결정하여 사용할 수 있게 된다.
상술한 바와 같이 본 발명은 테스트 제어기를 통해 출력 클럭의 최적 지연 경로를 탐색함으로써 사용자도 자유로이 출력 클럭의 지연시간을 최적 상태로 조절하여 데이타의 출력 시간 및 데이타와 에코 클럭 사이의 스큐(SKEW)를 최소화 할 수 있다는 장점 외에 패케지 이후 테스트를 통해서 목표 싸이클 타임에서 가장 적절한 지연을 찾아 퓨즈의 프로그램시 유용한 정보를 제공할 수 있는 장점을 갖게 된다.

Claims (7)

  1. 에코 클럭 경로를 가지는 반도체 메모리 장치에 있어서,
    메모리셀 어레이내의 메모리셀의 데이타를 감지증폭하고 상기 감지 증폭된 데이타를 데이타 인에이블 클럭에 동기하여 외부 입출력패드로 출력하는 셀 데이타 출력부와,
    전원전압과 접지전압을 입력하며 상기 데이타 인에이블 클럭에 동기하여 에코 클럭을 출력하는 에코 클럭 발생부와,
    입력되는 데이타 인에이블 클럭을 서로 다른 시간으로 지연하는 지연경로를 적어도 둘 이상 가지며 입력되는 지연선택신호에 대응하는 지연경로를 선택하여 소정 지연된 데이타 인에이블 클럭을 상기 셀 데이타 출력부 및 에코 클럭 발생부로 제공하는 가변 지연기와,
    상기 지연경로를 선택하기 위하여 외부로부터 입력되는 테스트 코드를 출력함과 동시에 모드선택신호를 발생하는 데스트 제어기와,
    상기 지연경로들 중 하나를 선택하기 위한 프로그래밍 퓨즈를 적어도 둘 이상 가지고 있으며 상기 테스트 코드와 상기 프로그래밍된 지연경로 선택신호를 상기 모드선택신호에 따라 선택적으로 상기 가변지연기로 제공하는 퓨즈 어레이 및 멀티플렉서로 구성함을 특징으로 하는 에코 클럭 경로를 가지는 반도체 메모리 장치.
  2. 제1항에 있어서, 메모리 장치의 외부로부터 제공되는 시스템 클럭의 상승에지와 하강에지에 동기하여 상기 데이타 인에이블 클럭을 발생하는 출력 데이타 클럭 구동기를 더 포함함을 특징으로 하는 에코 클럭 경로를 가지는 반도체 메모리 장치.
  3. 제1항 또는 제2항에 있어서, 상기 가변 지연기는 데이타 인에이블 클럭 입력노드에 동일한 지연 스텝을 갖는 다수의 지연기들이 직렬 접속 구성된 다수의 지연경로들과, 상기 다수의 지연기들의 출력단자들과 클럭 출력 노드의 사이에 각각 접속되며 상기 퓨즈 어레이 및 멀티 플렉서로부터 출력되는 지연 경로 선택 신호에 응답하여 스위칭되는 다수의 스위치들로 구성함을 특징으로 하는 에코 클럭 경로를 가지는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 퓨즈 어레이 및 멀티 플렉서는 다수의 퓨즈 어레이와, 상기 다수의 퓨즈 어레이의 프로그래밍 상태를 래치하여 지연 경로 선택 신호를 출력하는 래치들과, 상기 래치들의 출력과 상기 테스트 제어기로부터 출력되는 지연경로 테스트신호를 입력하며 상기 테스트 제어기로부터 출력되는 모드선택신호에 따라 상기 지연 경로 선택 신호 및 상기 지연경로 테스트 신호를 선택적으로 상기가변 지연기로 공급하는 멀티플렉서로 구성함을 특징으로 하는 에코 클럭 경로를 가지는 반도체 메모리 장치.
  5. 제3항에 있어서, 상기 퓨즈 어레이는, 일측이 접원전압에 접속되고 타측이 내부 노드에 접속된 퓨즈와, 상기 내부노드와 접지사이에 접속되며 게이트로 입력되는 제어신호에 응답하여 상기 퓨즈의 프로그래밍 상태를 독출하는 프로그램 독출 제어 트랜지스터로 구성함을 특징으로 하는 에코 클럭 경로를 가지는 반도체 메모리 장치.
  6. 제4항에 있어서, 상기 래치는 상기 내부노드의 출력을 반전하는 인버터와, 상기 내부노드와 접지사이에 드레인-소오스가 접속되고 게이트가 상기 인버터의 출력에 접속된 엔모오스 트랜지스터로 구성되어 상기 내부 노드의 전위를 래치함을 특징으로 하는 에코 클럭 경로를 가지는 반도체 메모리 장치.
  7. 제3항에 있어서, 상기 독출 제어 트랜지스터의 게이트로 입력되는 제어신호는 파워온 리스트신호임을 특징으로 하는 에코 클럭 경로를 가지는 반도체 메모리 장치.
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