JP4184681B2 - 半導体メモリ装置 - Google Patents
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Description
【０００１】
【発明の属する技術の分野】
本発明は、エコークロック経路を有する半導体メモリ装置に係るもので、特に、エコークロックの発生開始点を調節して、出力されるデータとエコークロックとの間のスキュー(skew)発生を除去することができる半導体メモリ装置に関する。
【０００２】
【従来の技術】
同期型パイプライン方式の半導体メモリ装置中では、外部の中央処理装置などとデータをやりとりするときに、基準となる信号としてエコークロックを出力するようになっている。このようにエコークロックを用いる方法は、半導体メモリ装置から出力されるデータをフェッチして使用する外部CPUなどのような装置が電源、温度などに従って変化する半導体メモリ装置の出力データの出力時間tKHQVをエコークロックを通じて感知できるようにして、システム内の環境変化にかかわらずに正しいデータをフェッチし使用できるようにする。
【０００３】
エコークロックを用いる多くのメモリ製品は、メモリセルのデータを読み出して外部に出力する読み出し動作モードでのみエコークロックを出力させることができるが、DDR(Double Data Rate)SRAM製品のような場合にはエコークロックが読み出し及び書き込み動作にかかわらずに出力されるように求められている。このようにエコークロックを読み出し及び書き込み動作にかかわらずに動作させるフリーランニングエコークロック(free running echo clock)方式は、半導体メモリ装置のセルデータが感知増幅器を通じて出力された後に電位差が増幅されたメインデータラインMDLを感知する方式を使用せず、エコークロック用メインデータラインMDLを電源電圧VDD或いは接地電圧GNDに固定して使用している。その理由は、メインデータラインMDLは読み出し動作中にのみ電位差を増幅するので、書き込み動作中では使用することができないからである。
【０００４】
しかし、このような方式では、半導体メモリ装置の動作サイクル時間の限界領域において出力データとエコークロックとのスキュー(skew)が非常に大きくなるおそれがある。上記の問題点を克服するため、ヒューズを用いてデータ出力クロック駆動器が発生した出力クロックを遅延させて、CQ(clock out)とDQ（data out）との間のスキューを減少させる構成を有する従来技術がある。これを図面を用いて説明する。
【０００５】
図４は、従来技術によるエコークロック経路を有する半導体メモリ装置のブロック構成図である。図４に示すように、メモリセルアレイ内のメモリセルのデータを感知増幅し、該感知増幅されたデータをデータイネーブルクロックKDATAに同期して外部入出力パッド（図示せず）に出力するセルデータ出力部10と、電源電圧VDDと接地電圧GNDを入力しデータイネーブルクロックKDATAに同期してエコークロックを発生するエコークロック発生部12と、メモリ装置の外部から提供されるシステムクロックの上昇エッジと下降エッジに同期してデータイネーブルクロックKDATAを発生する出力データクロック駆動器14と、データイネーブルクロックKDATAを互いに異なった時間で遅延する多数の遅延経路を有し、入力される選択信号に対応する遅延経路を選択して所定の遅延されたデータイネーブルクロックKDATAをセルデータ出力部10及びエコークロック発生部12に提供する可変遅延器16と、電源電圧VDDと接地電圧GNDとの間に接続された多数のヒューズを有し、該ヒューズのプログラミングに従う遅延経路選択信号を可変遅延器16に提供するヒューズアレイ18と、から構成される。
【０００６】
図４において、セルデータ出力部10は多数のメモリセルを有し、選択されたメモリセルのデータを感知増幅してメインデータラインMDL_T(Main Data Line_True)及びMDL_C（Main Data Line_Compliment）に出力するメモリセルアレイ20と、メインデータラインMDL_T,MDL_Cの信号をラッチして出力するデータラッチ22と、データラッチ22の出力をデータイネーブルクロックKDATAの入力によりバッファーリングして出力するデータ出力バッファ24と、バッファーリングされたデータを外部入出力パッドDQ（図示せず）に出力するオフ-チップドライバ26と、から構成される。そして、エコークロック発生部12は、電源電圧VDDと接地電圧GNDに接続されてこれをラッチしてエコーデータとして出力するエコーデータラッチ28と、データラッチ28の出力をデータイネーブルクロックKDATAの入力によりエコークロックでバッファーリング出力するデータ出力バッファ30と、バッファーリングされたエコーデータを外部入出力パッドCQ（図示せず）に出力するオフ-チップドライバ32と、から構成される。
【０００７】
以下、このように構成された従来のエコークロック経路を有する半導体メモリ装置の動作を簡単に説明する。
【０００８】
図４に示したメモリセルアレイ20からメモリセルのデータが感知増幅されると、これはメインデータラインMDL_T、MDL_Cに載せられる。メモリセルアレイ20の出力ラインに接続されたデータラッチ22は、メインデータラインMDL_T,MDL_Cに載せられたデータをラッチして、出力ラインDATA_T（Data_True）、DATA_C(Data_Compliment)に接続されたデータ出力バッファ24に供給する。このとき、エコークロック発生部12内のデータラッチ28は電源電圧VDDと接地電圧GNDの電位をそれぞれラッチしてデータ出力バッファ30に提供する。
【０００９】
データ出力クロックドライバ14は、外部から供給されるシステムクロックの上昇エッジと下降エッジにそれぞれ応答して活性化されるデータイネーブルクロックKDATAを発生する。発生されたデータイネーブルクロックKDATAは可変遅延器16に提供される。可変遅延器16は、内部に多数の遅延経路を有している。たとえば、可変遅延器16は、遅延時間の異なった多数の経路遅延器を有し、これらの経路遅延器の出力は、ヒューズアレイ18から出力される遅延選択信号に従って選択されて、セルデータ出力部10とエコークロック発生部12内のデータ出力バッファ24,30に提供される。このような経路遅延器の一例としては、多数のインバーターが直列接続されたインバーターチェーンが代表的である。
【００１０】
一方、ヒューズアレイ18は、電源電圧VDDと接地電圧GNDとの間に接続されたヒューズを少なくとも二つ以上有し、これらのヒューズの選択的な切断に対応する遅延選択信号を発生して可変遅延器16に提供する。このとき、ヒューズの選択的な切断は、メモリ装置の一つの動作サイクルに従う周波数に適合するように行われる。従って、データ出力バッファ24及び30には、動作サイクルに対応して所定の遅延されたデータイネーブルクロックKDATAが供給される。データ出力バッファ24及び30は、所定の遅延されたデータイネーブルクロックKDATAの入力に応答して、メモリセルから出力されるデータとエコークロック発生部12から出力されるエコークロックをそれぞれの出力ノードに接続されたオフ-チップドライバ26及び32に出力し、オフ-チップドライバ26及び32のそれぞれは、データとエコークロックを外部のデータ入出力パッドDQ及びエコークロックパッドCQを通じて外部に出力する。
【００１１】
しかし、図４のような構成によりデータ入出力パッドDQとエコークロック出力パッドCQとの間のスキューを減らす方法は、一つの動作サイクルに対応して出力クロックを一定時間だけ遅延させるように固定させるもので、SRAMをパッケージした以後には出力クロックの遅延時間を調節することができないという問題点があった。それで、SRAMなどをパッケージした以後には出力クロックの遅延時間を調節することができないため、DDR-SRAMの利用周波数帯域を制限する。
【００１２】
このような問題点を解決するため、ダミーSRAMセルを置き、クロック信号とデータラインとで発生する出力を比較して、そのサイクルが長い場合に出力クロックの遅延を小さくする方法が開発された。これを図面を用いて説明する。
【００１３】
図５は、従来の他の技術によるエコークロック経路を有する半導体メモリ装置のブロック構成図である。図５に示すように、セルデータ出力部10内のメモリセルアレイ20に小容量のダミーセルアレイ34が備えられている。ダミーセルアレイ34は、ダミーセルのデータを感知増幅して電位展開されたデータをダミーメインデータラインDMDL_T(Dummy Main Data Line_True)及びDMDL_C（Dummy Main Data Line_Compliment）に出力する。ダミーデータラインDADM_T,DMDL_Cのデータは、データクロック比較器36内でデータイネーブルクロックKDTATと比較される。すなわち、データクロック比較器36は、ダミーセルアレイ34から出力されるデータとデータイネーブルクロックKDATAを比較して、それに対応する比較データを出力端に接続されたレジスタ38に供給する。レジスタ38は、その比較データに対応する遅延選択信号をレジスタでアクセスして可変遅延器16に出力する。可変遅延器16は、レジスタ38から出力される遅延選択信号に対応する遅延経路を選択して、所定の遅延されたデータイネーブルクロックKDATAをセルデータ出力部10及びエコークロック発生部12内のデータ出力バッファ24,30に供給する。
【００１４】
しかし、図５のような構成によりダミーセルを用いてデータとエコークロックを一致させる方法は、サイクルタイムに独立的にクロックの遅延を調節できるという長所はあるが、ダミーセルアレイから出力ラッチまでの経路を反復して形成しなければならないため、ハードウェアのオーバーヘッドが非常に大きくなるという問題点があった。
【００１５】
【発明が解決しようとする課題】
そこで、本発明の目的は、テストモードでメモリセルから出力されるデータとエコークロック発生器から出力されるエコークロックとの間に存在するスキューをより効率的に除去することができるエコークロック経路を有する半導体メモリ装置を提供することにある。
【００１６】
本発明の他の目的は、半導体メモリチップをパッケージした後にも目標とする動作サイクルタイムで最も適切な出力クロックの遅延を設定することができる半導体メモリ装置を提供することにある。
【００１７】
【課題を解決するための手段】
このような目的を達成するため、本発明は、メモリセルアレイ内のメモリセルのデータを感知増幅し、前記感知増幅されたデータをデータイネーブルクロックに同期して外部入出力パッドに出力するセルデータ出力部と、電源電圧と接地電圧を入力し前記データイネーブルクロックに同期してエコークロックを出力するエコークロック発生部と、メモリ装置の外部から提供されるシステムクロックの上昇エッジと下降エッジに同期してデータイネーブルクロックを発生する出力データクロック駆動器と、前記データイネーブルクロックを互いに異なった時間で遅延させる遅延経路を少なくとも二つ以上有し、入力される遅延選択信号に対応する遅延経路を選択して、その選択した遅延経路で遅延させたデータイネーブルクロックを前記セルデータ出力部及びエコークロック発生部に提供する可変遅延器と、前記遅延経路を選択するため外部から入力されるテストコードを出力しモード選択信号を発生するテスト制御器と、前記遅延経路のうち一つを選択するためプログラミングヒューズを少なくとも２つ以上有し、前記テストコードと前記プログラミングされた遅延経路選択信号を前記モード選択信号に従って選択的に前記可変遅延器に提供するヒューズアレイ及びマルチプレクサと、を備えることを特徴とする。
【００１８】
前記ヒューズアレイ及びマルチプレクサ内のヒューズは、例えば、外部パッドから入力される高電圧の入力に応答して切断可能なもので、ポリシリコンなどで形成されうる。
【００１９】
このように構成されたエコークロック経路を有する半導体メモリ装置は、パッケージ後に外部から入力されるテストコードにより目標サイクル時間において最も適切なクロック遅延経路を探すことにより、データの出力時間及びデータとエコークロックとの間のスキューを最小化することができる。
【００２０】
【発明の実施の形態】
以下、本発明の実施形態について図面を用いて詳しく説明する。図１において、上記の図４に示した構成要素と構成及びその動作が同一の構成要素には可能だけ同一の符号を付した。また、本発明の説明にあって、この分野の通常の知識をもつ者にとって自明な構成要素に対するその具体的な説明は、本発明の要旨を不必要に埋没させると判断される場合には、それに対する詳しい説明は省略する。
【００２１】
図１は、本発明の好ましい実施形態によるエコークロック経路を有する半導体メモリ装置のブロック構成図である。図１に示すように、この半導体メモリ装置は、外部から入力されるテストコードTCの入力に対応する遅延経路を選択するための遅延経路テストコードDCと、モード選択信号MSEL（Mode select signal）を出力するテスト制御器40と、可変遅延器16内の遅延経路のうち一つを選択するためのプログラミングヒューズを少なくとも２以上有し、前記テストコードと前記プログラミングされた遅延経路選択信号を前記テストモード信号に従って選択的に可変遅延器16に提供するヒューズアレイ及びマルチプレクサ42と、が図４の構成に追加されて構成される。
【００２２】
図２は、本発明の好ましい実施形態による可変遅延器16の具体的な構成例を示す回路図である。この構成例では、遅延経路が4個である。図２に示すように、インバーターが直列接続されて構成され、入力信号を所定時間だけ遅延させて出力するインバーターチェーン58-64が、データイネーブルクロックKDATAの入力ノードに直列接続されている。そして、データイネーブルクロックKDATAの入力ノードとクロック出力ノードとの間、インバーターチェーン58-64のそれぞれの出力ノードと前記クロック出力ノードとの間には、排他的に活性化される遅延経路選択信号Fi（ここでiは0,1,2,3,4などの正数）の入力によりスイッチングされるスイッチ66-74が接続されている。スイッチ66-74の出力はクロック出力ノードに共通に接続され、前記クロック出力ノードの信号はインバーター76により反転されてセルデータ出力部10及びエコークロック発生部12内のデータ出力バッファ24,30に提供される。ここで、各インバーターチェーン58-64の遅延は、同一の遅延時間を有するように設計するのが好ましい。
【００２３】
このように構成された可変遅延器16に外部システムのクロックの上昇エッジと下降エッジに同期した出力データイネーブルクロックKDATAが入力されると、第１経路により遅延なしにスイッチ66の入力として提供される。そして、インバーターチェーン58-64により所定遅延時間だけ遅延されて多数の遅延経路を通じて多数のスイッチ68-74の入力として提供される。このとき、多数のスイッチ66-74は、遅延経路選択信号Fiの活性化状態に従い駆動されて前記経路と出力駆動用インバーター76の入力との間を選択的に連結する。例えば、遅延経路選択信号F1が論理“ハイ”に選択される場合にはスイッチ68内のインバーター78が“ロー”になって伝送ゲート80が“ターンオン”されて、インバーターチェーン58により所定時間だけ遅延されたデータイネーブルクロックKDATAをインバーター76を通じて上述したセルデータ出力部10及びエコークロック発生部12内のデータ出力バッファ24と30の出力制御クロックとして提供する。以上のように、可変遅延器16は、多数の遅延経路を有し、遅延経路選択信号Fiの排他的な活性化状態に従って互いに異なった遅延を有するデータイネーブルクロックKDATAを選択的に出力する。
【００２４】
図２においては遅延経路が5個の場合を説明したが、それより多い遅延経路が求められる場合、インバーターチェーンとスイッチをさらに付加して容易に拡張できることに留意したい。
【００２５】
図３は、本発明の好ましい実施形態によるヒューズアレイ及びマルチプレクサ42の具体的な構成例を示す回路図である。図３に示すように、一端が電源電圧VDDに接続され、他端が内部ノードINに接続されたヒューズ44と、内部ノードINと接地との間に接続され、ゲートに入力されるパワーオンリセットPORESETに応答してヒューズ44のプログラミング状態を読み出すNMOSトランジスタ46と、内部ノードINの出力をラッチするラッチ47と、ラッチされた内部ノードINの論理をバッファーリングするバッファ52と、テスト制御器40から出力される遅延経路テストコードDTC(DTei)をバッファーリングするバッファ54と、バッファ52,54の出力を入力し、テスト制御器40から出力されるモード選択信号MSELに従って選択的に前記ヒューズプログラミングによる遅延経路選択信号或いは遅延経路テストコードを選択して遅延経路選択信号Fiとして出力するマルチプレクサ56と、から構成される。
【００２６】
図３のように構成されたヒューズアレイ及びマルチプレクサ42は、図２に示したスイッチの個数に対応して構成することもできるし、必要に応じてバッファ52,54及びマルチプレクサ56だけを除いたヒューズアレイのみを拡張することもできる。例えば、図２に示したスイッチの個数が５個、マルチプレクサ56の“入力：出力”が10:5である場合には、ヒューズ44、NMOSトランジスタ46,50、インバーター48で構成されたヒューズアレイの拡張だけでも可能である。この場合には、バッファ52,54は５ビットのデータをバッファーリングする構成でなければならない。
【００２７】
まず、図３を参照しながら、ヒューズ44の切断によるプログラミングを簡単に説明する。ヒューズ44を切断した状態で“ハイ”状態のパワーオンリセット信号PORESETが所定時間以上にわたって入力されると、内部ノードINのレベルはNMOSトランジスタ46のターンオンにより“ロー”になり、このレベルがインバーター48及びNMOSトランジスタ50から構成されたラッチ47によりラッチされて、バッファ52に提供される。反対に、ヒューズ44が切断されない場合にはパワーオンリセット信号PORESETが入力されても、内部ノードINは“ハイ”状態にラッチされてバッファ52の入力として提供される。このようにして多数のヒューズ44を切断又は非切断することにより、デフォルト状態の遅延経路選択信号をプログラミングすることができる。このようにデフォルト状態にプログラミングされた遅延経路選択信号は、テスト制御器40から出力されるモード選択信号MSELが活性化されていない場合に、マルチプレクサ56により継続的に選択されて遅延経路選択信号Fiとして出力され、データイネーブルクロックKDATAの出力を調節してエコークロックの発生開始点を調節する。テストモードでは、テスト制御器40から出力されるモード選択信号MSELによりバッファ54から出力される遅延テストコードDTC(DTei)が選択され可変遅延器16に提供されてクロック遅延を調節する。テスト制御器40の出力とヒューズアレイ及びマルチプレクサ42の動作によりデータ出力イネーブルクロックKDATAの遅延が調節される過程は、以下の説明を通してより明らかになる。
【００２８】
以下、本発明による好ましい実施形態の動作を図1,2,3を参照して説明する。
【００２９】
図１のように構成された本発明の好ましい実施形態は、ヒューズだけを用いたクロックトラッキング方法とは異なって、テストモードを用いて多様な周波数帯域の動作でデータの出力時間tKHQVを最小に維持し、データとエコークロックとの間のスキューを防止する。
【００３０】
半導体メモリ装置の目標サイクルタイムにおいて最も適切な遅延を探すためのテストコードが図１のテスト制御器40に入力されると、テスト制御器40は、そのテストコードの入力に対応する遅延テストコードDTCとモード選択信号MSELをヒューズアレイ及びマルチプレクサ42に供給する。遅延テストコードDTCは、バッファ54に入力され、モード選択信号MSELはマルチプレクサ56に入力される。
【００３１】
一方、図３のように構成されたヒューズアレイ及びマルチプレクサ42内のヒューズ44（ヒューズアレイ）は、設計者の選択的な切断によりプログラミングされ、これらのプログラミング情報はインバーター48とNMOSトランジスタ50から構成されたラッチ47により保持されて、デフォルト状態の遅延経路選択信号としてバッファ52に提供される。マルチプレクサ56は、モード選択信号MSELに従って、入力された2個のコード、即ち、遅延テストコードDTCとデフォルト状態の遅延経路選択信号のうち一つを選択して、図２のように構成された可変遅延器16のスイッチ66-74の制御端子に提供する。
【００３２】
テストモードでは、テスト制御器40から出力されるモード選択信号MSELが論理“ハイ”で、マルチプレクサ56は遅延テストコードDTCを選択して可変遅延器16に提供する。このとき、外部からテスト制御器40に入力される遅延テストコードDTCが順次変更されると、動作サイクルに対応する正確なクロック遅延経路を選択することができる。例えば、テスト制御器40から図２に示した多数の遅延経路（遅延のない経路からインバーターチェーン58乃至64の出力を順次選択するための信号など）を順次選択できるように遅延テスト信号DTCが出力されるとすれば、可変遅延器16を通じて最適のクロック遅延を選択することができる。可変遅延器16を通じて所定時間だけ遅延されたデータイネーブルクロックKDATAが出力されると、セルデータ出力部10とエコークロック発生部12内のデータ出力バッファ24,30のデータ出力とエコークロックとの間のスキューを防止することができる。
【００３３】
上記のような動作により目標とする動作サイクルタイムにおいて最も適切な遅延経路を探して、そのような遅延経路を選択するように図２に示したヒューズアレイをプログラミングすることができる。
【００３４】
以上のように本発明の好ましい実施形態のエコークロックのための遅延経路は、半導体メモリをパッケージする前の段階で設計者の意図に従ってデフォルトコードをヒューズ切断によって入力（プログラム）し、これにより目標とするサイクルタイムでデータとエコークロックとの間のスキューを減らし得るようにSRAMが設定される。そして、使用者が他のサイクルタイムでSRAMを動作させようとするときはテストを通じて最適の出力クロックの遅延時間を決定して使用することができる。
【００３５】
【発明の効果】
以上説明したように本発明によれば、例えば、テスト制御器を通じて出力クロックの最適遅延経路を探索することにより、使用者も自由に出力クロックの遅延時間を最適状態に調節してデータの出力時間及びデータとエコークロックとの間のスキューを最小化できるとともに、例えば、パッケージ後にテストを通じて目標サイクルタイムにおいて最も適切な遅延を探してヒューズのプログラムの際に有用な情報を提供することができるという効果がある。
【図面の簡単な説明】
【図１】本発明の好ましい実施形態によるエコークロック経路を有する半導体メモリ装置のブロック構成図である。
【図２】本発明の好ましい実施形態による可変遅延器の具体的な構成例を示す図である。
【図３】本発明の好ましい実施形態によるヒューズアレイ及びマルチプレクサの具体的な構成例を示す図である。
【図４】従来の技術によるエコークロック経路を有する半導体メモリ装置のブロック構成図である。
【図５】従来の他の技術によるエコークロック経路を有する半導体メモリ装置のブロック構成図である。
【符号の説明】
10：セルデータ出力部
12：エコークロック発生部
14：出力クロックドライバ
16：可変遅延器
18：ヒューズアレイ
36：データクロック比較器
38：レジスタ
40：テスト制御器
42：ヒューズアレイ及びマルチプレクサ
【発明の属する技術の分野】
本発明は、エコークロック経路を有する半導体メモリ装置に係るもので、特に、エコークロックの発生開始点を調節して、出力されるデータとエコークロックとの間のスキュー(skew)発生を除去することができる半導体メモリ装置に関する。
【０００２】
【従来の技術】
同期型パイプライン方式の半導体メモリ装置中では、外部の中央処理装置などとデータをやりとりするときに、基準となる信号としてエコークロックを出力するようになっている。このようにエコークロックを用いる方法は、半導体メモリ装置から出力されるデータをフェッチして使用する外部CPUなどのような装置が電源、温度などに従って変化する半導体メモリ装置の出力データの出力時間tKHQVをエコークロックを通じて感知できるようにして、システム内の環境変化にかかわらずに正しいデータをフェッチし使用できるようにする。
【０００３】
エコークロックを用いる多くのメモリ製品は、メモリセルのデータを読み出して外部に出力する読み出し動作モードでのみエコークロックを出力させることができるが、DDR(Double Data Rate)SRAM製品のような場合にはエコークロックが読み出し及び書き込み動作にかかわらずに出力されるように求められている。このようにエコークロックを読み出し及び書き込み動作にかかわらずに動作させるフリーランニングエコークロック(free running echo clock)方式は、半導体メモリ装置のセルデータが感知増幅器を通じて出力された後に電位差が増幅されたメインデータラインMDLを感知する方式を使用せず、エコークロック用メインデータラインMDLを電源電圧VDD或いは接地電圧GNDに固定して使用している。その理由は、メインデータラインMDLは読み出し動作中にのみ電位差を増幅するので、書き込み動作中では使用することができないからである。
【０００４】
しかし、このような方式では、半導体メモリ装置の動作サイクル時間の限界領域において出力データとエコークロックとのスキュー(skew)が非常に大きくなるおそれがある。上記の問題点を克服するため、ヒューズを用いてデータ出力クロック駆動器が発生した出力クロックを遅延させて、CQ(clock out)とDQ（data out）との間のスキューを減少させる構成を有する従来技術がある。これを図面を用いて説明する。
【０００５】
図４は、従来技術によるエコークロック経路を有する半導体メモリ装置のブロック構成図である。図４に示すように、メモリセルアレイ内のメモリセルのデータを感知増幅し、該感知増幅されたデータをデータイネーブルクロックKDATAに同期して外部入出力パッド（図示せず）に出力するセルデータ出力部10と、電源電圧VDDと接地電圧GNDを入力しデータイネーブルクロックKDATAに同期してエコークロックを発生するエコークロック発生部12と、メモリ装置の外部から提供されるシステムクロックの上昇エッジと下降エッジに同期してデータイネーブルクロックKDATAを発生する出力データクロック駆動器14と、データイネーブルクロックKDATAを互いに異なった時間で遅延する多数の遅延経路を有し、入力される選択信号に対応する遅延経路を選択して所定の遅延されたデータイネーブルクロックKDATAをセルデータ出力部10及びエコークロック発生部12に提供する可変遅延器16と、電源電圧VDDと接地電圧GNDとの間に接続された多数のヒューズを有し、該ヒューズのプログラミングに従う遅延経路選択信号を可変遅延器16に提供するヒューズアレイ18と、から構成される。
【０００６】
図４において、セルデータ出力部10は多数のメモリセルを有し、選択されたメモリセルのデータを感知増幅してメインデータラインMDL_T(Main Data Line_True)及びMDL_C（Main Data Line_Compliment）に出力するメモリセルアレイ20と、メインデータラインMDL_T,MDL_Cの信号をラッチして出力するデータラッチ22と、データラッチ22の出力をデータイネーブルクロックKDATAの入力によりバッファーリングして出力するデータ出力バッファ24と、バッファーリングされたデータを外部入出力パッドDQ（図示せず）に出力するオフ-チップドライバ26と、から構成される。そして、エコークロック発生部12は、電源電圧VDDと接地電圧GNDに接続されてこれをラッチしてエコーデータとして出力するエコーデータラッチ28と、データラッチ28の出力をデータイネーブルクロックKDATAの入力によりエコークロックでバッファーリング出力するデータ出力バッファ30と、バッファーリングされたエコーデータを外部入出力パッドCQ（図示せず）に出力するオフ-チップドライバ32と、から構成される。
【０００７】
以下、このように構成された従来のエコークロック経路を有する半導体メモリ装置の動作を簡単に説明する。
【０００８】
図４に示したメモリセルアレイ20からメモリセルのデータが感知増幅されると、これはメインデータラインMDL_T、MDL_Cに載せられる。メモリセルアレイ20の出力ラインに接続されたデータラッチ22は、メインデータラインMDL_T,MDL_Cに載せられたデータをラッチして、出力ラインDATA_T（Data_True）、DATA_C(Data_Compliment)に接続されたデータ出力バッファ24に供給する。このとき、エコークロック発生部12内のデータラッチ28は電源電圧VDDと接地電圧GNDの電位をそれぞれラッチしてデータ出力バッファ30に提供する。
【０００９】
データ出力クロックドライバ14は、外部から供給されるシステムクロックの上昇エッジと下降エッジにそれぞれ応答して活性化されるデータイネーブルクロックKDATAを発生する。発生されたデータイネーブルクロックKDATAは可変遅延器16に提供される。可変遅延器16は、内部に多数の遅延経路を有している。たとえば、可変遅延器16は、遅延時間の異なった多数の経路遅延器を有し、これらの経路遅延器の出力は、ヒューズアレイ18から出力される遅延選択信号に従って選択されて、セルデータ出力部10とエコークロック発生部12内のデータ出力バッファ24,30に提供される。このような経路遅延器の一例としては、多数のインバーターが直列接続されたインバーターチェーンが代表的である。
【００１０】
一方、ヒューズアレイ18は、電源電圧VDDと接地電圧GNDとの間に接続されたヒューズを少なくとも二つ以上有し、これらのヒューズの選択的な切断に対応する遅延選択信号を発生して可変遅延器16に提供する。このとき、ヒューズの選択的な切断は、メモリ装置の一つの動作サイクルに従う周波数に適合するように行われる。従って、データ出力バッファ24及び30には、動作サイクルに対応して所定の遅延されたデータイネーブルクロックKDATAが供給される。データ出力バッファ24及び30は、所定の遅延されたデータイネーブルクロックKDATAの入力に応答して、メモリセルから出力されるデータとエコークロック発生部12から出力されるエコークロックをそれぞれの出力ノードに接続されたオフ-チップドライバ26及び32に出力し、オフ-チップドライバ26及び32のそれぞれは、データとエコークロックを外部のデータ入出力パッドDQ及びエコークロックパッドCQを通じて外部に出力する。
【００１１】
しかし、図４のような構成によりデータ入出力パッドDQとエコークロック出力パッドCQとの間のスキューを減らす方法は、一つの動作サイクルに対応して出力クロックを一定時間だけ遅延させるように固定させるもので、SRAMをパッケージした以後には出力クロックの遅延時間を調節することができないという問題点があった。それで、SRAMなどをパッケージした以後には出力クロックの遅延時間を調節することができないため、DDR-SRAMの利用周波数帯域を制限する。
【００１２】
このような問題点を解決するため、ダミーSRAMセルを置き、クロック信号とデータラインとで発生する出力を比較して、そのサイクルが長い場合に出力クロックの遅延を小さくする方法が開発された。これを図面を用いて説明する。
【００１３】
図５は、従来の他の技術によるエコークロック経路を有する半導体メモリ装置のブロック構成図である。図５に示すように、セルデータ出力部10内のメモリセルアレイ20に小容量のダミーセルアレイ34が備えられている。ダミーセルアレイ34は、ダミーセルのデータを感知増幅して電位展開されたデータをダミーメインデータラインDMDL_T(Dummy Main Data Line_True)及びDMDL_C（Dummy Main Data Line_Compliment）に出力する。ダミーデータラインDADM_T,DMDL_Cのデータは、データクロック比較器36内でデータイネーブルクロックKDTATと比較される。すなわち、データクロック比較器36は、ダミーセルアレイ34から出力されるデータとデータイネーブルクロックKDATAを比較して、それに対応する比較データを出力端に接続されたレジスタ38に供給する。レジスタ38は、その比較データに対応する遅延選択信号をレジスタでアクセスして可変遅延器16に出力する。可変遅延器16は、レジスタ38から出力される遅延選択信号に対応する遅延経路を選択して、所定の遅延されたデータイネーブルクロックKDATAをセルデータ出力部10及びエコークロック発生部12内のデータ出力バッファ24,30に供給する。
【００１４】
しかし、図５のような構成によりダミーセルを用いてデータとエコークロックを一致させる方法は、サイクルタイムに独立的にクロックの遅延を調節できるという長所はあるが、ダミーセルアレイから出力ラッチまでの経路を反復して形成しなければならないため、ハードウェアのオーバーヘッドが非常に大きくなるという問題点があった。
【００１５】
【発明が解決しようとする課題】
そこで、本発明の目的は、テストモードでメモリセルから出力されるデータとエコークロック発生器から出力されるエコークロックとの間に存在するスキューをより効率的に除去することができるエコークロック経路を有する半導体メモリ装置を提供することにある。
【００１６】
本発明の他の目的は、半導体メモリチップをパッケージした後にも目標とする動作サイクルタイムで最も適切な出力クロックの遅延を設定することができる半導体メモリ装置を提供することにある。
【００１７】
【課題を解決するための手段】
このような目的を達成するため、本発明は、メモリセルアレイ内のメモリセルのデータを感知増幅し、前記感知増幅されたデータをデータイネーブルクロックに同期して外部入出力パッドに出力するセルデータ出力部と、電源電圧と接地電圧を入力し前記データイネーブルクロックに同期してエコークロックを出力するエコークロック発生部と、メモリ装置の外部から提供されるシステムクロックの上昇エッジと下降エッジに同期してデータイネーブルクロックを発生する出力データクロック駆動器と、前記データイネーブルクロックを互いに異なった時間で遅延させる遅延経路を少なくとも二つ以上有し、入力される遅延選択信号に対応する遅延経路を選択して、その選択した遅延経路で遅延させたデータイネーブルクロックを前記セルデータ出力部及びエコークロック発生部に提供する可変遅延器と、前記遅延経路を選択するため外部から入力されるテストコードを出力しモード選択信号を発生するテスト制御器と、前記遅延経路のうち一つを選択するためプログラミングヒューズを少なくとも２つ以上有し、前記テストコードと前記プログラミングされた遅延経路選択信号を前記モード選択信号に従って選択的に前記可変遅延器に提供するヒューズアレイ及びマルチプレクサと、を備えることを特徴とする。
【００１８】
前記ヒューズアレイ及びマルチプレクサ内のヒューズは、例えば、外部パッドから入力される高電圧の入力に応答して切断可能なもので、ポリシリコンなどで形成されうる。
【００１９】
このように構成されたエコークロック経路を有する半導体メモリ装置は、パッケージ後に外部から入力されるテストコードにより目標サイクル時間において最も適切なクロック遅延経路を探すことにより、データの出力時間及びデータとエコークロックとの間のスキューを最小化することができる。
【００２０】
【発明の実施の形態】
以下、本発明の実施形態について図面を用いて詳しく説明する。図１において、上記の図４に示した構成要素と構成及びその動作が同一の構成要素には可能だけ同一の符号を付した。また、本発明の説明にあって、この分野の通常の知識をもつ者にとって自明な構成要素に対するその具体的な説明は、本発明の要旨を不必要に埋没させると判断される場合には、それに対する詳しい説明は省略する。
【００２１】
図１は、本発明の好ましい実施形態によるエコークロック経路を有する半導体メモリ装置のブロック構成図である。図１に示すように、この半導体メモリ装置は、外部から入力されるテストコードTCの入力に対応する遅延経路を選択するための遅延経路テストコードDCと、モード選択信号MSEL（Mode select signal）を出力するテスト制御器40と、可変遅延器16内の遅延経路のうち一つを選択するためのプログラミングヒューズを少なくとも２以上有し、前記テストコードと前記プログラミングされた遅延経路選択信号を前記テストモード信号に従って選択的に可変遅延器16に提供するヒューズアレイ及びマルチプレクサ42と、が図４の構成に追加されて構成される。
【００２２】
図２は、本発明の好ましい実施形態による可変遅延器16の具体的な構成例を示す回路図である。この構成例では、遅延経路が4個である。図２に示すように、インバーターが直列接続されて構成され、入力信号を所定時間だけ遅延させて出力するインバーターチェーン58-64が、データイネーブルクロックKDATAの入力ノードに直列接続されている。そして、データイネーブルクロックKDATAの入力ノードとクロック出力ノードとの間、インバーターチェーン58-64のそれぞれの出力ノードと前記クロック出力ノードとの間には、排他的に活性化される遅延経路選択信号Fi（ここでiは0,1,2,3,4などの正数）の入力によりスイッチングされるスイッチ66-74が接続されている。スイッチ66-74の出力はクロック出力ノードに共通に接続され、前記クロック出力ノードの信号はインバーター76により反転されてセルデータ出力部10及びエコークロック発生部12内のデータ出力バッファ24,30に提供される。ここで、各インバーターチェーン58-64の遅延は、同一の遅延時間を有するように設計するのが好ましい。
【００２３】
このように構成された可変遅延器16に外部システムのクロックの上昇エッジと下降エッジに同期した出力データイネーブルクロックKDATAが入力されると、第１経路により遅延なしにスイッチ66の入力として提供される。そして、インバーターチェーン58-64により所定遅延時間だけ遅延されて多数の遅延経路を通じて多数のスイッチ68-74の入力として提供される。このとき、多数のスイッチ66-74は、遅延経路選択信号Fiの活性化状態に従い駆動されて前記経路と出力駆動用インバーター76の入力との間を選択的に連結する。例えば、遅延経路選択信号F1が論理“ハイ”に選択される場合にはスイッチ68内のインバーター78が“ロー”になって伝送ゲート80が“ターンオン”されて、インバーターチェーン58により所定時間だけ遅延されたデータイネーブルクロックKDATAをインバーター76を通じて上述したセルデータ出力部10及びエコークロック発生部12内のデータ出力バッファ24と30の出力制御クロックとして提供する。以上のように、可変遅延器16は、多数の遅延経路を有し、遅延経路選択信号Fiの排他的な活性化状態に従って互いに異なった遅延を有するデータイネーブルクロックKDATAを選択的に出力する。
【００２４】
図２においては遅延経路が5個の場合を説明したが、それより多い遅延経路が求められる場合、インバーターチェーンとスイッチをさらに付加して容易に拡張できることに留意したい。
【００２５】
図３は、本発明の好ましい実施形態によるヒューズアレイ及びマルチプレクサ42の具体的な構成例を示す回路図である。図３に示すように、一端が電源電圧VDDに接続され、他端が内部ノードINに接続されたヒューズ44と、内部ノードINと接地との間に接続され、ゲートに入力されるパワーオンリセットPORESETに応答してヒューズ44のプログラミング状態を読み出すNMOSトランジスタ46と、内部ノードINの出力をラッチするラッチ47と、ラッチされた内部ノードINの論理をバッファーリングするバッファ52と、テスト制御器40から出力される遅延経路テストコードDTC(DTei)をバッファーリングするバッファ54と、バッファ52,54の出力を入力し、テスト制御器40から出力されるモード選択信号MSELに従って選択的に前記ヒューズプログラミングによる遅延経路選択信号或いは遅延経路テストコードを選択して遅延経路選択信号Fiとして出力するマルチプレクサ56と、から構成される。
【００２６】
図３のように構成されたヒューズアレイ及びマルチプレクサ42は、図２に示したスイッチの個数に対応して構成することもできるし、必要に応じてバッファ52,54及びマルチプレクサ56だけを除いたヒューズアレイのみを拡張することもできる。例えば、図２に示したスイッチの個数が５個、マルチプレクサ56の“入力：出力”が10:5である場合には、ヒューズ44、NMOSトランジスタ46,50、インバーター48で構成されたヒューズアレイの拡張だけでも可能である。この場合には、バッファ52,54は５ビットのデータをバッファーリングする構成でなければならない。
【００２７】
まず、図３を参照しながら、ヒューズ44の切断によるプログラミングを簡単に説明する。ヒューズ44を切断した状態で“ハイ”状態のパワーオンリセット信号PORESETが所定時間以上にわたって入力されると、内部ノードINのレベルはNMOSトランジスタ46のターンオンにより“ロー”になり、このレベルがインバーター48及びNMOSトランジスタ50から構成されたラッチ47によりラッチされて、バッファ52に提供される。反対に、ヒューズ44が切断されない場合にはパワーオンリセット信号PORESETが入力されても、内部ノードINは“ハイ”状態にラッチされてバッファ52の入力として提供される。このようにして多数のヒューズ44を切断又は非切断することにより、デフォルト状態の遅延経路選択信号をプログラミングすることができる。このようにデフォルト状態にプログラミングされた遅延経路選択信号は、テスト制御器40から出力されるモード選択信号MSELが活性化されていない場合に、マルチプレクサ56により継続的に選択されて遅延経路選択信号Fiとして出力され、データイネーブルクロックKDATAの出力を調節してエコークロックの発生開始点を調節する。テストモードでは、テスト制御器40から出力されるモード選択信号MSELによりバッファ54から出力される遅延テストコードDTC(DTei)が選択され可変遅延器16に提供されてクロック遅延を調節する。テスト制御器40の出力とヒューズアレイ及びマルチプレクサ42の動作によりデータ出力イネーブルクロックKDATAの遅延が調節される過程は、以下の説明を通してより明らかになる。
【００２８】
以下、本発明による好ましい実施形態の動作を図1,2,3を参照して説明する。
【００２９】
図１のように構成された本発明の好ましい実施形態は、ヒューズだけを用いたクロックトラッキング方法とは異なって、テストモードを用いて多様な周波数帯域の動作でデータの出力時間tKHQVを最小に維持し、データとエコークロックとの間のスキューを防止する。
【００３０】
半導体メモリ装置の目標サイクルタイムにおいて最も適切な遅延を探すためのテストコードが図１のテスト制御器40に入力されると、テスト制御器40は、そのテストコードの入力に対応する遅延テストコードDTCとモード選択信号MSELをヒューズアレイ及びマルチプレクサ42に供給する。遅延テストコードDTCは、バッファ54に入力され、モード選択信号MSELはマルチプレクサ56に入力される。
【００３１】
一方、図３のように構成されたヒューズアレイ及びマルチプレクサ42内のヒューズ44（ヒューズアレイ）は、設計者の選択的な切断によりプログラミングされ、これらのプログラミング情報はインバーター48とNMOSトランジスタ50から構成されたラッチ47により保持されて、デフォルト状態の遅延経路選択信号としてバッファ52に提供される。マルチプレクサ56は、モード選択信号MSELに従って、入力された2個のコード、即ち、遅延テストコードDTCとデフォルト状態の遅延経路選択信号のうち一つを選択して、図２のように構成された可変遅延器16のスイッチ66-74の制御端子に提供する。
【００３２】
テストモードでは、テスト制御器40から出力されるモード選択信号MSELが論理“ハイ”で、マルチプレクサ56は遅延テストコードDTCを選択して可変遅延器16に提供する。このとき、外部からテスト制御器40に入力される遅延テストコードDTCが順次変更されると、動作サイクルに対応する正確なクロック遅延経路を選択することができる。例えば、テスト制御器40から図２に示した多数の遅延経路（遅延のない経路からインバーターチェーン58乃至64の出力を順次選択するための信号など）を順次選択できるように遅延テスト信号DTCが出力されるとすれば、可変遅延器16を通じて最適のクロック遅延を選択することができる。可変遅延器16を通じて所定時間だけ遅延されたデータイネーブルクロックKDATAが出力されると、セルデータ出力部10とエコークロック発生部12内のデータ出力バッファ24,30のデータ出力とエコークロックとの間のスキューを防止することができる。
【００３３】
上記のような動作により目標とする動作サイクルタイムにおいて最も適切な遅延経路を探して、そのような遅延経路を選択するように図２に示したヒューズアレイをプログラミングすることができる。
【００３４】
以上のように本発明の好ましい実施形態のエコークロックのための遅延経路は、半導体メモリをパッケージする前の段階で設計者の意図に従ってデフォルトコードをヒューズ切断によって入力（プログラム）し、これにより目標とするサイクルタイムでデータとエコークロックとの間のスキューを減らし得るようにSRAMが設定される。そして、使用者が他のサイクルタイムでSRAMを動作させようとするときはテストを通じて最適の出力クロックの遅延時間を決定して使用することができる。
【００３５】
【発明の効果】
以上説明したように本発明によれば、例えば、テスト制御器を通じて出力クロックの最適遅延経路を探索することにより、使用者も自由に出力クロックの遅延時間を最適状態に調節してデータの出力時間及びデータとエコークロックとの間のスキューを最小化できるとともに、例えば、パッケージ後にテストを通じて目標サイクルタイムにおいて最も適切な遅延を探してヒューズのプログラムの際に有用な情報を提供することができるという効果がある。
【図面の簡単な説明】
【図１】本発明の好ましい実施形態によるエコークロック経路を有する半導体メモリ装置のブロック構成図である。
【図２】本発明の好ましい実施形態による可変遅延器の具体的な構成例を示す図である。
【図３】本発明の好ましい実施形態によるヒューズアレイ及びマルチプレクサの具体的な構成例を示す図である。
【図４】従来の技術によるエコークロック経路を有する半導体メモリ装置のブロック構成図である。
【図５】従来の他の技術によるエコークロック経路を有する半導体メモリ装置のブロック構成図である。
【符号の説明】
10：セルデータ出力部
12：エコークロック発生部
14：出力クロックドライバ
16：可変遅延器
18：ヒューズアレイ
36：データクロック比較器
38：レジスタ
40：テスト制御器
42：ヒューズアレイ及びマルチプレクサ
Claims (6)
- エコークロック経路を有する半導体メモリ装置において、メモリセルアレイ内のメモリセルのデータを感知増幅し、前記感知増幅されたデータをデータイネーブルクロックに同期して外部入出力パッドに出力するセルデータ出力部と、電源電圧と接地電圧を入力し、前記データイネーブルクロックに同期してエコークロックを出力するエコークロック発生部と、入力されるデータイネーブルクロックを互いに異なった時間で遅延させる遅延経路を少なくとも二つ以上有し、入力される遅延選択信号に対応する遅延経路を選択して遅延させたデータイネーブルクロックを前記セルデータ出力部及びエコークロック発生部に提供する可変遅延器と、前記遅延経路を選択するために外部から入力されるテストコードを出力すると同時にモード選択信号を発生するテスト制御器と、前記遅延経路のうち一つを選択するためプログラミングヒューズを少なくとも二つ以上有し、前記テストコードと前記プログラミングされた遅延経路選択信号を前記モード選択信号に従って選択的に前記可変遅延器に提供するヒューズアレイ及びマルチプレクサと、を備え、
前記ヒューズアレイ及びマルチプレクサは、多数のヒューズアレイと、前記多数のヒューズアレイのプログラミング状態をラッチして遅延経路選択信号を出力するラッチと、前記ラッチの出力と前記テスト制御器から出力される遅延経路テスト信号を入力し、前記テスト制御器から出力されるモード選択信号に従って前記遅延経路選択信号及び前記遅延経路テスト信号を選択的に前記可変遅延器に供給するマルチプレクサと、を含むことを特徴とする半導体メモリ装置。 - 半導体メモリ装置の外部から提供されるシステムクロックの上昇エッジと下降エッジに同期して前記データイネーブルクロックを発生する出力データクロック駆動器をさらに含むことを特徴とする請求項１に記載の半導体メモリ装置。
- 前記可変遅延器は、データイネーブルクロック入力ノードに同一の遅延ステップを有する多数の遅延器を直列接続して構成された多数の遅延経路と、前記多数の遅延器の出力端子とクロック出力ノードとの間にそれぞれ接続され、前記ヒューズアレイ及びマルチプレクサから出力される遅延経路選択信号に応答してスイッチングされる多数のスイッチと、を含むことを特徴とする請求項１または２に記載の半導体メモリ装置。
- 前記ヒューズアレイは、一端が電源電圧に接続され、他端が内部ノードに接続されたヒューズと、前記内部ノードと接地との間に接続され、ゲートに入力される制御信号に応答して前記ヒューズのプログラミング状態を読み出すプログラム読み出し制御トランジスタと、を含むことを特徴とする請求項３に記載の半導体メモリ装置。
- 前記ラッチは、前記内部ノードの出力を反転するインバーターと、前記内部ノードと接地との間にドレイン-ソースが接続され、ゲートが前記インバーターの出力に接続されたNMOSトランジスタと、を含み、前記内部ノードの電位をラッチすることを特徴とする請求項１に記載の半導体メモリ装置。
- 前記読み出し制御トランジスタのゲートに入力される制御信号はパワーオンリセット信号であることを特徴とする請求項３に記載の半導体メモリ装置。
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