KR100333642B1 - 반도체메모리장치의 고속동작을 위한 로컬데이터버스 프리차지방법 - Google Patents

반도체메모리장치의 고속동작을 위한 로컬데이터버스 프리차지방법 Download PDF

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    • B05—SPRAYING OR ATOMISING IN GENERAL; APPLYING FLUENT MATERIALS TO SURFACES, IN GENERAL
    • B05B—SPRAYING APPARATUS; ATOMISING APPARATUS; NOZZLES
    • B05B17/00—Apparatus for spraying or atomising liquids or other fluent materials, not covered by the preceding groups
    • B05B17/04—Apparatus for spraying or atomising liquids or other fluent materials, not covered by the preceding groups operating with special methods
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    • A61L9/00—Disinfection, sterilisation or deodorisation of air
    • A61L9/14—Disinfection, sterilisation or deodorisation of air using sprayed or atomised substances including air-liquid contact processes

Abstract

본 발명은 프리차지 동작을 신속히 수행하여 반도체메모리장치의 동작속도를 향상시키기 위한 것으로서, 이를 위한 본 발명은 로컬 데이터 버스를 통해 메모리 셀 블럭과 쓰기드라이버 및 데이터버스센스앰프 사이에서 데이터의 입출력을 전달하는 반도체메모리장치에 있어서, 읽기 또는 쓰기 동작 종료 후 제1프리차지신호에 응답하여 다수의 상기 로컬 데이터 버스를 프리차지하는 제1로컬데이터버스프리차지부; 다수의 컬럼어드레스신호중의 일부를 입력으로 하여 더미컬럼디코더출력신호를 생성하는 더미컬럼디코더; 상기 더미컬럼디코더출력신호에 응답하여 컬럼억세싱 동작이 종료되고 상기 제1프리차지신호와 동시에 액티브되는 제2프리차지신호를 생성하는 제2프리차지신호생성부; 및 상기 제2프리차지신호에 응답하여 상기 다수의 로컬 데이터 버스를 상기 제1로컬데이터버스프리차지부와 함께 프리차지하는 제2로컬데이터버스프리차지부를 구비하여 이루어진다.

Description

반도체메모리장치의 고속동작을 위한 로컬데이터버스 프리차지 방법{Local databus precharge method for high speed operation of semiconductor memory device}
본 발명은 반도체메모리장치에 관한 것으로서, 특히 읽기 또는 쓰기 동작 종료후에 로컬 데이터 버스(local data bus : 이하, 'LIO, /LIO)를 신속히 프리차지 함으로서 동작 속도를 향상시킨 반도체메모리장치에 관한 것이다.
일반적으로, 시스템의 성능이 향상됨에 따라서 이를 만족시키기 위하여 DRAM의 동작 속도 또한 빨라지고 있는 추세에서, 높은 주파수의 클럭에 동기되어 메모리가 동작하기 위해서는 그 속도에 맞추어 컬럼 동작 또한 고속화되어야 한다. 컬럼 동작이 고속화되기 위해서는 메모리 셀 어레이에서 컬럼 디코더의 출력신호 및 로컬 데이터 버스의 고속 동작이 선행되어야 가능하다.
도1은 종래의 메모리 셀 어레이에서의 로컬데이터버스의 구조를 보여주는 도면이다.
도1을 참조하면, 메모리 셀 어레이는 메모리 셀(131)과 비트라인 센스앰프(133)를 포함하는 다수의 셀 블럭(130)으로 구성되며, 로컬데이터버스는 로우디코더(110)와, 컬럼디코더(120)에 의해 각각 상기 셀 블럭(130)의 워드라인과 비트라인이 선택되어 세그먼트입출력라인(Segment I/O Line : 이하, 'SIO, /SIO')과 쓰기드라이버및데이터버스센스앰프(140)의 사이에서 입출력되는 데이터를 전달하고, 상기 로컬데이터버스는 로컬데이터버스프리차지부(150)에 의해 프리차지 된다.
도2a는 종래의 비트라인센스앰프(133)와 세그먼트입출력라인의 연결구조를 나타내는 것으로서, 게이트로 컬럼디코더(120)의 출력신호(Yi)를 입력으로 하는 NMOS트랜지스터 NM21 및 NM22를 구비하여 이루어지는 컬럼셀렉터(210)을 통해 메모리 셀에서 출력된 데이터를 상기 비트라인센스앰프(133)에서 증폭하여 출력하거나, 상기 세그먼트입출력라인(SIO, /SIO)을 통해 입력된 데이터를 증폭하여 비트라인(BL, /BL)을 통해 메모리 셀(131)로 전달하는 것을 스위칭한다.
도2b는 종래의 세그먼트입출력라인과 로컬데이터버스의 연결구조를 나타내는 것으로서, 상기 세그먼트입출력라인(SIO, /SIO)과 상기 로컬데이터버스(LIO, /LIO)사이에서 게이트단으로 블럭셀렉션인에이블신호(block selection enable : BSEN)를 입력받아 스위칭을 하는 NMOS트랜지스터 NM23 및 NM24로 이루어지는 블럭셀렉션부(230)에 의해서 메모리 셀 블럭(130)과 상기 로컬데이터버스간의 데이터의 입출력을 제어한다.
도2c는 종래의 프리차지부(150)로서, 게이트로 프리차지신호(IOEQ)를 입력받아 로컬데이터버스(LIO, /LIO)를 전원전압으로 프리차지 및 이퀄라이즈하는 PMOS트랜지스터 PM21, PM22, 및 PM23을 포함하여 이루어진다.
한편, 이와 같은 구성의 종래 메모리 장치는, 연속적인 컬럼(column) 동작이 수행될 때 메모리 셀 어레이에 있는 로컬 데이터 버스의 동작에 문제가 생겨 동작 속도를 증가시키지 못하게 되는 바, 특히, 읽기 동작을 위해서 일정 전압 레벨(VDD)로 프리차지 되어야 하는데 쓰기 동작에서 로컬 데이터버스에 데이터를 구동한 다음에, 이를 다시 상기 일정 전압으로 프리차지하는데 걸리는 시간 때문에 연속적인 컬럼 동작의 고속화에 제한이 생긴다.
본 발명은 상술한 바와 같은 종래기술의 문제점을 해결하기 위한 것으로서, 다수의 컬럼어드레스 중의 일부 신호에 응답하여 동작하거나, 상기 로컬 데이터 버스에 데이터가 실리는 것을 감지하여 동작하는 로컬 데이터 버스의 프리차지 블럭을 추가하여 상기 로컬 데이터 버스의 양쪽단에서 프리차지 동작을 수행하여 동작속도를 향상시킨 반도체메모리장치를 제공하는데 그 목적이 있다.
도1은 종래의 메모리 셀 어레이에서의 로컬데이터버스의 구조를 나타낸 도면.
도2a는 종래의 비트라인센스앰프와 세그먼트입출력라인의 연결구조를 나타낸 도면.
도2b는 종래의 세그먼트입출력라인과 로컬데이터버스의 연결구조를 나타낸 도면.
도2c는 종래의 프리차지부의 회로도.
도3은 본 발명의 일실시예에 따른 메모리 셀 어레이에서의 로컬데이터버스의 구조를 나타낸 도면.
도4a 및 도4b는 본 발명의 일실시예에 따른 더미컬럼디코더, 제2프리차지신호생성부, 및 제2로컬데이터버스프리차지부의 회로도 및 타이밍도.
도5는 본 발명의 다른 실시예에 따른 메모리 셀 어레이에서의 로컬데이터버스의 구조를 나타낸 도면.
도6a 및 도6b는 본 발명의 다른 실시예에 따른 감지부와 제2프리차지신호생성부 및 제2로컬데이터버스프리차지부의 회로도 및 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명
340 : 더미컬럼디코더 350 : 제2프리차지신호 생성부
360 : 제2로컬데이터버스 프리차지부
370 : 제1로컬데이터버스 프리차지부
LIO, /LIO : 로컬데이터버스 IOEQ : 프리차지신호
상기 목적을 달성하기 위한 본 발명은 로컬 데이터 버스를 통해 메모리 셀블럭과 쓰기드라이버 및 데이터버스센스앰프 사이에서 데이터의 입출력을 전달하는 반도체메모리장치에 있어서, 읽기 또는 쓰기 동작 종료 후 제1프리차지신호에 응답하여 다수의 상기 로컬 데이터 버스를 프리차지하는 제1로컬데이터버스프리차지부; 다수의 컬럼어드레스신호중의 일부를 입력으로 하여 더미컬럼디코더출력신호를 생성하는 더미컬럼디코더; 상기 더미컬럼디코더출력신호에 응답하여 컬럼어드레싱 동작이 종료되고 상기 제1프리차지신호와 동시에 액티브되는 제2프리차지신호를 생성하는 제2프리차지신호생성부; 및 상기 제2프리차지신호에 응답하여 상기 다수의 로컬 데이터 버스를 상기 제1로컬데이터버스프리차지부와 함께 프리차지하는 제2로컬데이터버스프리차지부를 구비하여 이루어진다.
또한, 본 발명은 로컬 데이터 버스를 통해 메모리 셀 블럭과 쓰기드라이버 및 데이터버스센스앰프 사이에서 데이터의 입출력을 전달하는 반도체메모리장치에 있어서, 읽기 또는 쓰기 동작 종료 후 제1프리차지신호에 응답하여 다수의 상기 로컬 데이터 버스를 프리차지하는 제1로컬데이터버스프리차지부; 상기 다수의 로컬데이터버스가 읽기 또는 쓰기 동작에 의해 액티브되는 신호에 응답하여 소정시간 후에 상기 제1프리차지신호와 동시에 액티브되는 제2프리차지신호를 생성하는 제2프리차지신호생성부; 및 상기 제2프리차지신호에 응답하여 상기 다수의 로컬데이터버스를 상기 제1로컬데이터버스프리차지부와 함께 프리차지하는 제2로컬데이터버스프리차지부를 구비하여 이루어진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도3은 본 발명의 일실시예에 따른 메모리 셀 어레이에서의 로컬데이터버스의 구조를 나타내는 도면이다.
도3을 참조하면, 로컬 데이터 버스(LIO, /LIO)는 로우디코더(320)와, 컬럼디코더(330)에 의해 다수의 메모리 셀 블럭(310) 중 선택된 셀과 쓰기드라이버및데이터버스센스앰프(380)사이에서 데이터를 전달하는 입출력라인으로서, 본 발명의 일실시예에 따른 반도체메모리장치는 제1프리차지신호(IOEQ1)에 응답하여 상기 로컬 데이터 버스(LIO, /LIO)를 프리차지하는 제1로컬데이터버스프리차지부(370)와, 다수의 컬럼어드레스(YAi) 중의 일부를 입력받아 더미컬럼디코더출력신호(DYi)를 생성하는 더미컬럼디코더(340)와, 상기 더미컬럼디코더출력신호에 응답하여 제2프리차지신호(IOEQ2)를 생성하는 제2프리차지신호생성부 (350)와, 상기 제2프리차지신호에 응답하여 상기 로컬 데이터 버스(LIO, /LIO)를 상기 제1로컬데이터버스프리차지부(370)와 함께 프리차지하는 제2로컬데이터버스프리차지부(360)를 구비하여 이루어진다.
구체적으로 도4a의 본 발명의 일실시예에 따른 더미컬럼디코더(340), 제2프리차지신호생성부(350), 및 제2로컬데이터버스프리차지부(360)의 회로도를 살펴본다.
먼저, 상기 더미컬럼디코더(340)는 상기 다수의 컬럼어드레스(YAi)를 논리곱 및 버퍼링하여 상기 더미컬럼디코더출력신호(DYi)를 출력하는 NAND게이트 ND34와, 인버터 INV31,INV32, 및 INV33으로 이루어진다.
상기 제2프리차지신호생성부(350)는 상기 더미컬럼디코더출력신호(DYi)를 입력으로 하여 반전하는 인버터 INV34와, 상기 인버터 IN34의 출력신호를 반전하는 인버터 INV35와, 상기 인버터 INV35의 출력신호를 소정시간 동안 지연하는 지연부(355)와, 상기 인버터 INV34의 출력신호와 상기 지연부(355)의 출력신호를 부정논리합하여 상기 제2프리차지신호를 출력하는 NAND게이트 ND35로 이루어진다.
또한, 상기 제2로컬데이터버스프리차지부(360)는 게이트로 상기 제2프리차지신호(IOEQ2)를 입력받아 소스-드레인 경로를 통해 정로컬데이터버스(LIO)에 전원을 공급하는 PMOS트랜지스터 PM31과, 게이트로 상기 제2프리차지신호를 입력받아 소스-드레인 경로를 통해 부로컬데이터버스(/LIO)에 전원을 공급하는 PMOS트랜지스터 PM32와, 게이트로 상기 제2프리차지제어신호를 입력받아 소스-드레인 경로를 통해 상기 정로컬데이터버스(LIO)와 상기 부로컬데이터버스(/LIO)를 이퀄라이즈하는 PMOS트랜지스터 PM33으로 이루어진다.
도4b의 타이밍도를 참조하여 상기와 같은 구성을 갖는 본 발명의 일실시예의 동작에 대해서 상세히 살펴본다.
상기 제2로컬데이터버스프리차지부(360)는 상기 제1로컬데이터버스프리차지부(370)와 함께 상기 로컬 데이터 버스(LIO, /LIO)의 양쪽 끝단에 위치하여 동시에 상기 로컬 데이터 버스를 프리차지함으로써 프리차지 동작을 신속하게 수행하기 위한 것이다.
구체적으로, 외부에서 입력되는 다수의 컬럼어드레스(YAi)중의 일부를 상기 더미컬럼디코더(340)로 인가하여 컬럼어드레스 디코딩 동작과 함께 수행함으로써,펄스신호로 입력되는 상기 컬럼어드레스(YAi)가 액티브되면 상기 더미컬럼디코더(340) 또한 액티브되어 상기 제2프리차지신호생성부(350)로 입력된다.
상기 제2프리차지신호생성부(350)는 상기 더미컬럼디코더 출력신호(DYi)의 폴링 에지(falling edge)에서 상기 더미컬럼디코더 출력신호(DYi)가 '하이'에서 '로우'로 떨어지면, 상기 인버터 INV34의 출력은 '하이'로 올라가고 상기 지연부(355)의 지연시간(tD1)동안 상기 더미컬럼디코더 출력신호가 토글되는 것이 전달되기 이전까지 상기 지연부(355)의 출력신호는 '하이'를 유지하여 상기 NAND게이트 ND35의 출력신호 제2프리차지신호(IOEQ2)는 '로우'의 펄스를 상기 지연부(355)의 지연시간(tD1)동안 출력한다.
상기 제2프리차지신호(IOEQ2)가 로우로 인가되는 동안 상기 제2로컬데이터버스프리차지부(360)는 액티브되어 상기 로컬데이터버스(LIO, /LIO)를 전원전압 레벨로 프리차지한다. 상기 제2프리차지신호는 상기 지연부(355)의 지연시간(tD1)동안 액티브되는데, 이는 상기 로컬 데이터 버스를 프리차지하는데 소요되는 시간을 모델링(modeling)해 놓은 것이다.
한편, 상기 제1프리차지신호(IOEQ1)는 상기 제2프리차지신호(IOEQ2)와 동시에 액티브되어 상기 제1로컬데이터버스프리차지부(370)를 인에이블시켜서, 상기 로컬데이터버스(LIO, /LIO)의 양쪽 끝단에서 상기 제1로컬데이터버스프리차지부(370)와 상기 제2로컬데이터버스프리차지부(360)에서 동시에 구동하여 신속하게 전원전압레벨로 상기 로컬데이터버스를 프리차지하여 동작 속도를 향상시킬 수 있다.
도5는 본 발명의 다른 실시예에 따른 메모리 셀 어레이에서의 로컬데이터버스의 구조를 나타내는 도면이다.
도5를 참조하며, 로컬 데이터 버스(LIO, /LIO)는 로우디코더(520)와, 컬럼디코더(530)에 의해 다수의 메모리 셀 블럭(510) 중 선택된 셀과 쓰기드라이버및데이터버스센스앰프(580)사이에서 데이터를 전달하는 입출력라인으로서, 본 발명의 다른실시예에 따른 반도체메모리장치는 제1프리차지신호(IOEQ1)에 응답하여 상기 로컬 데이터 버스(LIO, /LIO)를 프리차지하는 제1로컬데이터버스프리차지부(570)와, 상기 로컬데이터버스신호에 데이터가 실리는 것을 감지하여 소정시간(tD2) 후에 감지출력신호(mxout)를 생성하는 감지부(540)와, 상기 감지출력신호에 응답하여 제2프리차지신호(IOEQ2)를 생성하는 제2프리차지신호생성부(550)와, 상기 제2프리차지신호에 응답하여 상기 로컬 데이터 버스(LIO, /LIO)를 상기 제1로컬데이터버스프리차지부(570)와 함께 프리차지하는 제2로컬데이터버스프리차지부(560)를 구비하여 이루어진다.
도6a는 본 발명의 다른 실시예에 따른 감지부(540)와 제2프리차지신호생성부 (550) 및 제2로컬데이터버스프리차지부(560)의 회로도이다.
상기 감지부(540)는 정로컬데이터버스(LIO)와 부로컬데이터버스(/LIO)를 논리곱하는 NAND게이트 ND45 및 인버터 INV45와, 상기 인버터 INV45의 출력신호를 소정시간(tD2)동안 지연하여 상기 감지출력신호(mxout)를 출력하는 제1지연부(544)로 이루어진다.
상기 제2프리차지신호생성부(550)는 상기 감지출력신호(mxout)를 입력으로하여 반전하는 인버터 INV55와, 상기 인버터 IN55의 출력신호를 반전하는 인버터 INV56과, 상기 인버터 INV56의 출력신호를 소정시간 동안 지연하는 제2지연부(555)와, 상기 인버터 INV55의 출력신호와 상기 제2지연부(555)의 출력신호를 부정논리합하여 상기 제2프리차지신호(IOEQ2)를 출력하는 NAND게이트 ND55로 이루어진다.
또한, 상기 제2로컬데이터버스프리차지부(560)는 게이트로 상기 제2프리차지신호(IOEQ2)를 입력받아 소스-드레인 경로를 통해 정로컬데이터버스(LIO)에 전원을 공급하는 PMOS트랜지스터 PM51과, 게이트로 상기 제2프리차지제어신호를 입력받아 소스-드레인 경로를 통해 부로컬데이터버스(/LIO)에 전원을 공급하는 PMOS트랜지스터 PM52와, 게이트로 상기 제2프리차지제어신호를 입력받아 소스-드레인 경로를 통해 상기 정로컬데이터버스(LIO)와 상기 부로컬데이터버스(/LIO)를 이퀄라이즈하는 PMOS트랜지스터 PM53으로 이루어진다.
도6b의 타이밍도를 참조하여 상기와 같은 구성을 갖는 본 발명의 다른 실시예의 동작에 대해서 상세히 살펴본다.
상기 제2로컬데이터버스프리차지부(560)는 상기 제1로컬데이터버스프리차지부(570)와 함께 상기 로컬 데이터 버스(LIO, /LIO)의 양쪽 끝단에 위치하여 동시에 상기 로컬 데이터 버스를 프리차지함으로써 프리차지 동작을 신속하게 수행하기 위한 것이다.
구체적으로, 읽기 또는 쓰기 동작에서 상기 로컬데이터버스(LIO, /LIO)에 데이터가 전달되어 '하이'로 프리차지되어 있던 상기 로컬데이터버스(LIO, /LIO)중의 하나가 '로우'로 떨어지면 상기 감지부(540)에서는 이를 논리곱하여 '로우'신호를출력하고 이는 상기 제1지연부에서 소정시간(tD1)동안 지연되어 상기 감지출력신호(mxout)를 '로우'로 액티브시킨다. 상기 지연시간(tD1)은 읽기 또는 쓰기 동작이 일어나기 위한 충분한 시간을 모델링(modeling)해 놓은 것이다.
액티브된 상기 감지출력신호(mxout)는 상기 제2프리차지신호생성부로 인가되어, 상기 제2지연부(555)의 지연시간(tD2)만큼 '로우'로 액티브되는 제2프리차지신호(IOEQ2) 펄스를 출력한다.
상기 액티브된 제2프리차지신호(IOEQ2)와 함께 상기 제1프리차지신호(IOEQ1)가 동시에 액티브되어 상기 제2로컬데이터버스프리차지부(560)와 상기 제1로컬데이터버스프리차지부(570)이 동시에 인에이블되어 상기 로컬데이터버스(LIO, /LIO)를 양쪽 끝단에서 구동하여 프리차지되는 시간을 단축하여 동작속도를 향상시킨다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 이루어지는 본 발명은, 로컬 데이터 버스의 프리차지 블럭을 추가하여 상기 로컬 데이터 버스의 양쪽단에서 프리차지 동작을 수행함으로서 프리차지 동작을 신속히 수행하여 반도체메모리장치의 동작속도를 향상시킨다.

Claims (9)

  1. 로컬 데이터 버스를 통해 메모리 셀 블럭과 쓰기드라이버 및 데이터버스센스앰프 사이에서 데이터의 입출력을 전달하는 반도체메모리장치에 있어서,
    읽기 또는 쓰기 동작 종료 후 제1프리차지신호에 응답하여 다수의 상기 로컬 데이터 버스를 프리차지하는 제1로컬데이터버스프리차지부;
    다수의 컬럼어드레스신호중의 일부를 입력으로 하여 더미컬럼디코더출력신호를 생성하는 더미컬럼디코더;
    상기 더미컬럼디코더출력신호에 응답하여 컬럼억세싱 동작이 종료되고 상기 제1프리차지신호와 동시에 액티브되는 제2프리차지신호를 생성하는 제2프리차지신호생성부; 및
    상기 제2프리차지신호에 응답하여 상기 다수의 로컬 데이터 버스를 상기 제1로컬데이터버스프리차지부와 함께 프리차지하는 제2로컬데이터버스프리차지부
    를 구비하는 반도체메모리장치.
  2. 제1항에 있어서,
    상기 더미컬럼디코더는 상기 컬럼어드레스신호를 논리곱하여 상기 더미컬럼디코더출력신호를 생성하는 것을 특징으로 하는 반도체메모리장치.
  3. 제1항에 있어서,
    상기 제2프리차지신호생성부는,
    상기 더미컬럼디코더출력신호를 반전하는 제1인버터;
    상기 제1인버터의 출력신호를 반전하여 소정시간 지연하는 반전 및 지연수단; 및
    상기 제1인버터의 출력신호 및 상기 반전 및 지연수단의 출력신호를 입력으로하여 상기 지연시간 만큼의 펄스 폭을 갖는 상기 제2프리차지신호를 출력하는 NAND게이트
    를 구비하는 것을 특징으로 하는 반도체메모리장치.
  4. 제1항에 있어서,
    상기 제1로컬데이터버스프리차지부와 상기 제2로컬데이터버스프리차지부는 상기 로컬 데이터 버스의 양쪽 끝단에 위치하는 것을 특징으로 하는 반도체메모리장치.
  5. 로컬 데이터 버스를 통해 메모리 셀 블럭과 쓰기드라이버 및 데이터버스센스앰프 사이에서 데이터의 입출력을 전달하는 반도체메모리장치에 있어서,
    읽기 또는 쓰기 동작 종료 후 제1프리차지신호에 응답하여 다수의 상기 로컬 데이터 버스를 프리차지하는 제1로컬데이터버스프리차지부;
    상기 다수의 로컬데이터버스가 읽기 또는 쓰기 동작에 의해 액티브되는 신호에 응답하여 소정시간 후에 상기 제1프리차지신호와 동시에 액티브되는 제2프리차지신호를 생성하는 제2프리차지신호생성부; 및
    상기 제2프리차지신호에 응답하여 상기 다수의 로컬데이터버스를 상기 제1로컬데이터버스프리차지부와 함께 프리차지하는 제2로컬데이터버스프리차지부
    를 구비하는 것을 특징으로 하는 반도체메모리장치.
  6. 제5항에 있어서,
    상기 제2프리차지신호생성부는,
    상기 로컬데이터버스신호를 논리곱하여 상기 로컬데이터버스에 데이터가 실린 것을 감지하는 감지부;
    상기 감지부의 감지출력신호에 응답하여 상기 제2프리차지신호를 생성하는 펄스생성부
    를 구비하여 이루어지는 것을 특징으로 하는 반도체메모리장치.
  7. 제6항에 있어서,
    상기 감지부는 데이터가 충분히 입력되는 출력되는 시간동안 상기 감지출력신호를 지연하는 지연수단을 구비하는 것을 특징으로 하는 반도체메모리장치.
  8. 제6항에 있어서,
    상기 펄스생성부는,
    상기 감지출력신호를 반전하는 제1인버터;
    상기 제1인버터의 출력신호를 반전하여 소정시간 지연하는 반전및지연수단; 및
    상기 제1인버터의 출력신호 및 상기 반전및지연수단의 출력신호를 입력으로하여 상기 반전및지연수단의 지연시간 만큼의 펄스 폭을 갖는 상기 제2프리차지신호를 출력하는 NAND게이트
    를 구비하는 것을 특징으로 하는 반도체메모리장치
  9. 제5항에 있어서,
    상기 제1로컬데이터버스프리차지부와 상기 제2로컬데이터버스프리차지부는 상기 로컬 데이터 버스의 양쪽 끝단에 위치하는 것을 특징으로 하는 반도체메모리장치.
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