KR100772708B1 - 반도체 메모리 장치 - Google Patents
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Abstract
본 발명은 반도체 설계 기술에 관한 것으로, 복수의 뱅크, 상기 제1 뱅크에 접속된 제1 로컬 입/출력 라인, 상기 제2 뱅크에 접속된 제2 로컬 입/출력 라인, 상기 제1 로컬 입/출력 라인을 프리차지 시키는 제1 프리차지부, 상기 제2 로컬 입/출력 라인을 프리차지 시키는 제2 프리차지부, 상기 제1 뱅크 및 상기 제2 뱅크를 선택적으로 동작시키기 위한 동작옵션에 응답하여 상기 제1 프리차지부 또는 제2 프리차지부를 선택적으로 인에이블 시키기 위한 프리차지신호 생성부를 포함하는 반도체 메모리 장치를 제공한다.
로컬 입/출력 라인, 메모리 셀 블록, 프리차지, ×4 모드, ×8 모드
Description
도 1은 종래기술에 따른 로컬 입/출력 라인 프리차지부 제어신호 생성회로를 나타낸 블록도.
도 2는 본 발명에 따른 로컬 입/출력 라인 프리차지부 제어신호 생성회로를 나타낸 블록도.
* 도면의 주요부분에 대한 부호의 설명 *
201 : 프리차지소스신호 생성부 203 : 프리차지신호 생성부
205 : 업로컬 입/출력 라인 206 : 다운로컬 입/출력 라인
본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 장치의 로컬 입/출력 라인의 프리차지회로 관한 것이다.
일반적인 스택뱅크 구조를 갖는 반도체 메모리 장치의 메모리셀, 메모리셀의 집단인 메모리셀 어레이, 메모리셀 어레이의 집단인 뱅크로 이루어진다. 그리고, 뱅크는 복수개로 구비되는데, 이러한 복수개의 뱅크는 워드 라인 방향으로 배치된다. 그리고, 메모리셀 어레이는 워드 라인 방향으로 배치되고, 로컬 입/출력 라인에 연결된다. 그리고, 로컬 입/출력 라인은 글로벌 입/출력 라인과 연결되어 데이터의 전송 라인의 역할을 한다.
여기서, 로컬 입/출력 라인은 분할된 뱅크에 대응되여 구비되고, 각각의 로컬 입/출력 라인을 프리차지하기 위한 프리차지회로와 연결되어 있다.
이와 같은 내용을 뒷밭침하기 위한 도면으로써,
도 1은 일반적인 반도체 메모리 장치의 로컬 입/출력 라인 프리차지부 및 이를 제어하는 종래기술에 따른 로컬 입/출력 라인 프리차지부 제어신호 생성회로를 나타낸 블록도이다.
도 1을 참조하면, 로컬 입/출력 라인 프리차지회로(LIOPCG1~LIOPCG8)는 분할된(쿼터) 뱅크(Up Half, Down Half)에 접속된 로컬 입/출력 라인(101, 102)의 일측에 구비된다.
여기서 로컬 입/출력 라인(101, 102)과 연결되는 쿼터 뱅크(Up Half, Down Half)는 설명의 이해를 돕기 위해 반도체 메모리 장치의 데이터 동작 옵션을 만족하도록 메모리셀을 나눈다. 즉, 데이터 동작 옵션이 최대 ×16 모드로 설정되었다는 것을 가정하여 쿼터 뱅크의 메모리셀 어레이를 16블록(각각을 블록 뱅크라 칭함)으로 구성된다.
그리고, 각각의 블록 뱅크는 데이터 전송 라인인 로컬 입/출력 라인(101, 102)과 접속된다. 그리고, 또하나의 데이터 전송 라인인 글로벌 입/출력 라인에서 로컬 입/출력 라인(101, 102)으로의 데이터 전송을 제어하는 라이트 드라이버(WTDRV1~WTDRV8) 및 로컬 입/출력 라인(101, 102)을 프리차지 시키는 로컬 입/출력 라인 프리차지부(LIOPCG1~LIOPCG8)로 구성된다.
이때, 블록 뱅크는 업블록 뱅크(Up Half)와 다운블록 뱅크(Down Half)가 대칭 구조로 구성되고, 업블록 뱅크(Up Half)는 업로컬 입/출력 라인(101, 101과 동일한 점선을 축약한 것임)과, 다운블록 뱅크(Down Half)는 다운로컬 입/출력 라인(102, 102와 동일한 직선을 축얀한 것임)과 접속된다.
또한, 라이트 드라이버(WTDRV1~WTDRV8) 및 로컬 입/출력 라인 프리차지부(LIOPCG1~LIOPCG8)도 각각 업로컬 입/출력 라인(101)과 다운로컬 입/출력 라인(102)과 개별적으로 접속된다.
그리고, 라이트 드라이버(WTDRV)는 로컬 입/출력 라인(101, 102)을 프리차지시키는 로컬 입/출력 라인 프리차지 회로를 포함한다.
여기서, 쿼터 뱅크를 블록 뱅크(Up Half, Down Half)로 구분짖는 이유는 반도체 메모리 장치의 데이터 옵션에 따른 뱅크의 효율적인 사용과 이에 따른 전류 소모를 줄이고자함에 있다.
한가지 예로, 라이트 드라이버(WTDRV1~WTDRV8)내의 로컬 입/출력 라인 프리차지 회로는 반도체 메모리 장치의 데이터 동작 옵션 ×4 모드 및 ×8 모드 동작시 최상위 로우 어드레스인 로우 어드레스 13번과 최상위 컬럼 어드레스인 컬럼 어드레스 11번 - 이때의 로우 어드레스 13번과 컬럼 어드레스 11번은 데이터 동작 옵 션, 즉 16블록으로 나뉜 쿼터 뱅크에서 각각 로우와 컬럼에 따라 블록 뱅크를 선택하는 어드레스로 사용, 스펙화 되어 있슴. - 의 조합 신호에 의해 제어 되어 8개의 업블록 뱅크(Up Half)와 접속된 업블록 로컬 입/출력 라인(101) 또는 8개의 다운블록 뱅크(Down Half)와 접속된 다운블록 로컬 입/출력 라인(102)을 선택하고 로컬 입/출력 라인(101, 102)을 리셋 시키는 로컬 입/출력 라인 리셋신호(LIORST)에 의해 프리차지 동작을 수행한다.
그리고, 데이터 동작 옵션이 ×16 모드일 경우는 16개의 블록 뱅크와 접속된 로컬 입/출력 라인에 대한 프리차지 동작을 수행한다.
즉, 반도체 메모리 장치의 데이터 동작 옵션이 ×4 모드 및 ×8 모드일 경우는 8개의 블록 뱅크{업블록 뱅크들(Up Half) 또는 다운블록 뱅크들(Down Half)}와 접속된 로컬 입/출력 라인{업로컬 입/출력 라인(101) 또는 다운로컬 입/출력 라인(102)}을 프리차지 동작하고, ×16 모드일 경우는 16개의 블록 뱅크(Up Half, Down Half)와 접속된 로컬 입/출력 라인(101, 102)을 프리차지 동작하는 것이다. 이것은 데이터 동작 옵션이 ×4 모드 및 ×8 모드 동작일 경우는 8개의 블록 뱅크만을 사용하고, ×16 모드 동작일 경우는 16개의 블록 뱅크를 사용하기 때문이다.
그런데, 로컬 입/출력 라인 프리차지부(LIOPCG1~LIOPCG8)는 데이터 동작 옵션 ×4 모드 및 ×8 모드 동작에 대한 제어 신호가 없기 때문에 업로컬 입/출력 라인(101)과 다운로컬 입/출력 라인(102) 모두를 동시에 프리차지 시킨다. 즉, 16블록 뱅크와 접속된 로컬 입/출력 라인(101, 102)을 모두 프리차지 시키는 것이다. 이것은 데이터 동작 옵션이 ×4 모드 및 ×8 모드이므로 8개의 블록 뱅크만을 사용 하는데 있어서, 16개의 블록 뱅크와 접속된 로컬 입/출력 라인(101, 102)을 프리차지 시킴으로 인한 불필요한 전류가 소모되는 문제점이 된다.
이와 같은 결과를 초래하는 이유를 설명하면, 로컬 입/출력 라인 프리차지부(LIOPCG1~LIOPCG8)를 제어하는 신호로 로컬 입/출력 라인 리셋신호(LIORST)가 사용된다. 그런데, 이 로컬 입/출력 라인 리셋신호(LIORST)가 ×4 모드, ×8 모드 및 ×16 모드에 제어되지 않고, 단순히 세개의 인버터(INV1, INV2, INV3, 로컬 입/출력 라인 프리차지부 제어신호 생성회로)에 의해 버퍼링되어 각각의 로컬 입/출력 라인 프리차지부(LIOPCG1~LIOPCG8)에 인가되기 때문이다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 블록 뱅크별로 접속된 로컬 입/출력 라인의 프리차지 동작을 선택적으로 수행하여 불필요한 전류 소모를 줄이는 반도체 메모리 장치를 제공하는 것을 그 목적으로 한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일측면에 따르면, 복수의 뱅크, 상기 제1 뱅크에 접속된 제1 로컬 입/출력 라인, 상기 제2 뱅크에 접속된 제2 로컬 입/출력 라인, 상기 제1 로컬 입/출력 라인을 프리차지 시키는 제1 프리차지부, 상기 제2 로컬 입/출력 라인을 프리차지 시키는 제2 프리차지부, 상기 제1 뱅 크 및 상기 제2 뱅크를 선택적으로 동작시키기 위한 동작옵션에 응답하여 상기 제1 프리차지부 또는 제2 프리차지부를 선택적으로 인에이블 시키기 위한 프리차지신호 생성부를 포함하는 반도체 메모리 장치를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 일반적인 반도체 메모리 장치의 로컬 입/출력 라인 프리차지부 및 이를 제어하는 본 발명에 따른 로컬 입/출력 라인 프리차지부 제어신호 생성회로를 나타낸 블록도이다.
도 2를 참조하면, 로컬 입/출력 라인 프리차지회로(LIOPCG11~LIOPCG18)는 분할된(쿼터) 뱅크(Up Half, Down Half)에 접속된 로컬 입/출력 라인(205, 206)의 일측에 구비된다.
여기서 로컬 입/출력 라인(205, 206)과 연결되는 쿼터 뱅크(Up Half, Down Half)는 설명의 이해를 돕기 위해 반도체 메모리 장치의 데이터 동작 옵션을 만족하도록 메모리셀을 나눈다. 즉, 데이터 동작 옵션이 최대 ×16 모드로 설정되었다는 것을 가정하여 쿼터 뱅크의 메모리셀을 16블록(각각을 블록 뱅크라 칭함)으로 구성된다.
그리고, 각각의 블록 뱅크는 업블록 뱅크(Up Half)와 다운블록 뱅크(Down Half)가 대칭 구조로 구비되고, 업블록 뱅크(Up Half)는 업로컬 입/출력 라인(205) 과, 다운블록 뱅크(Down Half)는 다운로컬 입/출력 라인(206)과 접속된다. 또한, 라이트 드라이버(WTDRV11~WTDRV18) 및 로컬 입/출력 라인 프리차지부(LIOPCG11~WTDRV18)도 각각 업로컬 입/출력 라인(205)과 다운로컬 입/출력 라인(206)과 개별적으로 접속된다. 여기서, 로컬 입/출력 라인 프리차지부(LIOPCG11~LIOPCG18)는 업로컬 입/출력 라인(205)과 접속된 업프리차지 그룹(LIOPCG11, LIOPCG13, LIOPCG15, LIOPCG17)과 다운로컬 입/출력 라인(206)과 접속된 다운프리차지 그룹(LIOPCG12, LIOPCG14, LIOPCG16, LIOPCG18)으로 묶이고, 업프리차지 그룹(LIOPCG11, LIOPCG13, LIOPCG15, LIOPCG17)과 다운프리차지 그룹(LIOPCG12, LIOPCG14, LIOPCG16, LIOPCG18)을 프리차지시키기 위한 프리차지 신호를 생성하는 프리차지소스신호 생성부(201)와 프리차지신호를 업프리차지 그룹(LIOPCG11, LIOPCG13, LIOPCG15, LIOPCG17)과 다운프리차지 그룹(LIOPCG12, LIOPCG14, LIOPCG16, LIOPCG18)에 선택적으로 전달하는 프리차지신호 생성부(203)를 구비한다.
여기서, 프리차지소스신호 생성부(201)는 반도체 메모리 장치의 데이터 동작 옵션중 ×4 모드 신호(×4)와 ×8 모드 신호(×8)를 입력으로하는 노어게이트(NOR1), 노어게이트의 출력 신호를 반전시키는 인버터(INV4), 인버터(INV4)의 출력 신호와 내부 어드레스 신호(AX<13>)를 입력으로하여 제1 프리차지 소스신호(C0)를 출력하는 낸드게이트(NAND1), 제1 프리차지 소스신호(C0)와 인버터(INV4)의 출력 신호를 입력으로하여 제2 프리차지 소스신호(C1)를 출력하는 낸드게이트(NAND2)로 구현할 수 있다.
그리고, 프리차지신호 생성부(203)는 로컬 입/출력 라인(205, 206)을 리셋 시키는 로컬 입/출력 라인 리셋신호(LIORST)를 버퍼링하는 제1 버퍼(INV5, INV6), 제1 프리차지 소스신호(C0)를 버퍼링하는 제2 버퍼(INV7, INV8), 제2 프리차지 소스신호(C1)를 버퍼링하는 제3 버퍼(INV9, INV10), 제1 및 제2 버퍼(INV5~INV8)의 출력 신호를 입력으로하여 업프리차지 그룹(LIOPCG11, LIOPCG13, LIOPCG15, LIOPCG17)에 제1 프리차지 신호를 전달하는 낸드게이트(NAND3), 제1 및 제3 버퍼(INV5, INV6, INV9, INV10)의 출력 신호를 입력으로하여 다운프리차지 그룹(LIOPCG12, LIOPCG14, LIOPCG16, LIOPCG18)에 제2 프리차지 신호를 전달하는 낸드게이트(NAND4)로 구현할 수 있다.
간략한 동작을 표로 나타내면 하기와 같다.
(표 1)
| AX<13> | C0 | C1 | 프리차지 되는 로컬 입/출력 라인 | ×4 | ×8 | |
| ×16모드 | L | H | H | 업 및 다운 | L | L |
| H | H | H | 업 및 다운 | |||
| ×8모드 | L | H | L | 업 | L | H |
| H | L | H | 다운 | |||
| ×4모드 | L | H | L | 업 | H | L |
| H | L | H | 다운 |
즉, ×16 모드에서는 업로컬 입/출력 라인(205)과 다운로컬 입/출력 라인(206)을 프리차지 시키고, ×4 모드 및 ×8 모드 동작에서는 제1 및 제2 프리차지 신호(C0, C1)를 조합하여 업로컬 입/출력 라인(205) 또는 다운로컬 입/출력 라인(206)을 선택적으로 프리차지 시키는 것이다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 사용된 로직의 종류 및 배치는 입력 신호 및 출력 신호가 모두 하이 액티브 신호인 경우를 일례로 들어 구현한 것이므로, 신호의 액티브 극성이 바뀌면 로직의 구현예 역시 변화될 수 밖에 없으며, 이러한 구현예는 경우의 수가 너무나 방대하고, 또한 그 구현예의 변화가 본 발명에 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 기술적으로 쉽게 유추될 사항이므로 각각의 경우에 대해 직접적으로 언급하지는 않기로 한다.
또한, 전술한 실시예에서 프리차지신호 생성부(203)와 프리차지소스신호 생성부(201)은 복수의 논리회로로 구현하는 경우를 일례로 들어 설명하였으나, 이 역시 하나의 구현예에 지나지 않는다.
이상에서 살펴본 바와 같이, 본 발명은 블록 뱅크별로 접속된 로컬 입/출력 라인의 프리차지 동작을 선택적으로 수행하도록 프리차지 신호를 생성한다.
따라서, 선택적으로 로컬 입/출력 라인을 프리차지 시킴으로 인해 불필요한 전류 소모를 줄이는 효과를 획득한다.
Claims (4)
- 복수의 뱅크;상기 제1 뱅크에 접속된 제1 로컬 입/출력 라인;상기 제2 뱅크에 접속된 제2 로컬 입/출력 라인;상기 제1 로컬 입/출력 라인을 프리차지 시키는 제1 프리차지부;상기 제2 로컬 입/출력 라인을 프리차지 시키는 제2 프리차지부;상기 제1 뱅크 및 상기 제2 뱅크를 선택적으로 동작시키기 위한 동작옵션에 응답하여 상기 제1 프리차지부 또는 제2 프리차지부를 선택적으로 인에이블 시키기 위한 프리차지신호 생성부를 포함하는 반도체 메모리 장치.
- 제1항에 있어서,상기 프리차지신호 생성부는,상기 반도체 메모리 장치의 동작옵션 및 내부어드레스 신호에 응답하여 프리차지 소스신호를 생성하는 소스신호 생성회로; 및상기 프리차지 소스신호와 로컬 입/출력 라인을 리셋시키는 라인리셋신호에 응답하여 프리차지신호를 생성하는 프리차지신호 생성회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제2항에 있어서,상기 소스신호 생성회로는,상기 반도체 메모리 장치의 동작옵션중 ×4모드 신호와 ×8모드 신호를 입력으로하는 제1 노어게이트;상기 제1 노어게이트의 출력 신호를 반전시키는 제1 인버터;상기 제1 인버터의 출력 신호와 상기 내부어드레스신호를 입력으로하여 제1 소스신호를 생성하는 제1 낸드 게이트; 및상기 제1 낸드게이트의 출력 신호와 상기 제1 인버터의 출력 신호를 입력으로하여 제2 소스신호를 생성하는 제2 낸드 게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제3항에 있어서,상기 프리차지신호 생성회로는,상기 라인리셋신호를 버퍼링하는 제1 버퍼;상기 제1 소스신호를 버퍼링하는 제2 버퍼;상기 제2 소스신호를 버퍼링하는 제3 버퍼;상기 제1 및 제2 버퍼의 출력 신호를 입력으로하여 제1 프리차지신호를 생성 하는 제1 낸드 게이트; 및상기 제1 및 제3 버퍼의 출력 신호를 입력으로하여 제2 프리차지신호를 생성하는 제2 낸드 게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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