KR101184126B1 - 반도체장치 - Google Patents

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KR101184126B1
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모토오 스와
히로아키 난부
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

본 발명은, 한쪽이 다른쪽의 동기신호가 되는 관계를 가지는 신호간의 크로스토크 노이즈를 억제하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여 본 발명은, 배선 기판(2)은 복수의 배선층(L1~L4)을 갖고, 일면에 반도체 칩(3)과 접속되는 복수의 칩 접속전극(5)을 가지며, 다른 면에 반도체장치의 외부 접속전극(6)을 복수개 가지고, 서로 대응하는 칩 접속전극과 외부 접속전극을 결합하기 위해, 배선층에 형성된 배선과, 배선층간에서 배선을 접속하는 비어(7)를 갖는다. 복수의 칩 접속전극은, 논리치가 변화되는 제1신호용의 제1칩 접속전극과, 제1신호의 변화 타이밍 후에 변화되는 제2신호용의 제2칩 접속전극을 갖는다. 제1칩 접속전극으로부터 그것에 대응하는 제1외부 접속전극에 도달하는 경로의 배선경로 배정(wiring routing)을 주로 행하는 배선층과, 제1칩 접속전극에 인접 배치된 제2칩 접속전극으로부터 그것에 대응하는 제2외부 접속전극에 도달하는 경로의 배선경로 배정을 주로 행하는 배선층을 상위시킨다.
동기신호, 크로스토크, 노이즈, 배선 기판, 반도체장치, 접속전극

Description

반도체장치{A semiconductor device}
도 1은 본 발명에 관한 반도체장치를 예시하는 단면도이다.
도 2는 반도체 칩의 범프 전극의 배열을 예시하는 평면도이다.
도 3은 반도체 칩에서 하나의 메모리 블록의 데이터 입출력단자와 에코클록 출력단자에 관한 구성을 개략적으로 예시하는 블록도이다.
도 4는 에코클록과 출력데이터를 예시하는 파형도이다.
도 5는 하이레벨 데이터 출력을 기대치로 할 때의 셋업(setup) 시간(tDVKC)의 측정 결과를 나타내는 설명도이다.
도 6은 로레벨 데이터 출력을 기대치로 할 때의 셋업 시간(tDVKC)의 측정 결과를 나타내는 설명도이다.
도 7은 크로스토크 노이즈에 의한 영향을 입력데이터와 출력데이터의 각각에 대해서 더 상세히 고찰하기 위한 파형도이다.
도 8은 패키지 기판에서 P(CQ), P(DQ3), P(DQ4) 근방의 제1 배선층(L1)을 나타내는 배선 패턴도이다.
도 9는 도 8의 제1 배선층(L1) 아래의 제4 배선층(L4)의 일부를 나타내는 배선 패턴도이다.
도 10은 다수의 비어가 관통하는 제2 배선층(L2)의 그라운드 플레인의 모양 을 나타내는 패턴도이다.
도 11은 다수의 비어가 관통하는 제3 배선층(L3)의 전원 플레인의 모양을 나타내는 패턴도이다.
도 12는 배선층간에서의 배선의 겹침 제거를 강화했을 때의 패키지 기판에 서 P(CQ), P(DQ3), P(DQ4) 근방의 제1 배선층(L1)을 나타내는 배선 패턴도이다.
도 13은 도 12에 대응되는 제4 배선층(L4)의 일부를 나타내는 배선 패턴도이다.
도 14는 배선층간에서의 배선의 겹침 제거가 충분히 실현되지 않았을 때의 패키지 기판에서 P(CQ), P(DQ3), P(DQ4) 근방의 제1 배선층(L1)을 나타내는 배선 패턴도이다.
도 15는 도 14에 대응되는 제4 배선층(L4)의 일부를 나타내는 배선 패턴도이다.
도 16은 크로스토크의 억제에 대해서 어느 것도 고려하고 있지 않은 비교 예에 관한 제1 배선층(L1)의 일부를 나타내는 배선 패턴도이다.
도 17은 도 16에 대응되는 제4 배선층(L4)의 일부를 나타내는 배선 패턴도이다.
도 18은 본 발명 예와 비교 예의 L 매트릭스를 예시하는 설명도이다.
도 19는 본 발명 예와 비교 예의 C 매트릭스를 예시하는 설명도이다.
도 20은 크로스토크 노이즈 개선 효과를 크로스토크 계수의 시뮬레이션 결과에 의해 나타낸 설명도이다.
도 21은 DQ3, DQ4, DQ5의 상승 시간 Tr=200ps의 경우의 TDT 파형을 본 발명 예와 비교 예를 대비해서 예시하는 파형도이다.
도 22는 데이터 스트로브 신호(DQS)와 기록데이터(DQ)의 문제점을 나타내는 시뮬레이션 파형이다.
도 23은 시뮬레이션 파형의 전제가 되는 패키지 기판의 제1 배선층(L1)의 배선 패턴도이다.
도 24는 시뮬레이션 파형의 전제가 되는 패키지 기판의 제4 배선층(L4)의 배선 패턴도이다.
도 25는 데이터 스트로브 신호용의 배선(L(DQS))과 데이터 신호용의 배선(L(DQd))과의 사이의 크로스토크를 억제한 패키지 기판의 제1 배선층(L1)의 배선 패턴도이다.
도 26은 데이터 스트로브 신호용의 배선(L(DQS))과 데이터 신호용의 배선(L(DQd))과의 사이의 크로스토크를 억제한 패키지 기판의 제4 배선층(L4)의 배선 패턴도이다.
[도면의 주용 부분에 대한 부호의 설명]
1 반도체장치, 2 패키지 기판,
3 반도체 칩, L1 제1 배선층,
L2 제2 배선층, L3 제3 배선층,
L4 제4 배선층, 5 패드 전극,
6 땜납 볼 전극, 7 비어(via),
8 범프 전극,
A-BYT, B-BYT, C-BYT, D-BYT 메모리 블록,
DQ 반도체 칩의 데이터 입출력단자,
CQ,/CQ 반도체 칩의 에코클록 출력단자,
9 본딩패드, 10 재배치 배선,
11, 12 데이터용의 출력 레지스터,
13, 14 데이터용의 입력 레지스터,
CK1~CK3 내부 클록,
15 셀렉터, 16 출력버퍼,
17 데이터용의 입력 레지스터,
18 입력버퍼, 20 메모리 코어,
21, 22 에코클록용의 출력 레지스터,
23 셀렉터, 24 출력버퍼,
P(CQ) 패키지 기판상의 CQ 대응패드 전극,
P(DQ3) 패키지 기판상의 DQ3 대응패드 전극,
P(DQ4) 패키지 기판상의 DQ4 대응패드 전극,
L(CQ) 패키지 기판상의 CQ 대응 배선,
L(DQ3) 패키지 기판상의 DQ3 대응 배선,
L(DQ4) 패키지 기판상의 DQ4 대응 배선,
TH(CQ) 패키지 기판상의 CQ 대응 비어,
TH(DQ3) 패키지 기판상의 DQ3 대응 비어,
TH(DQ4) 패키지 기판상의 DQ4 대응 비어,
B(CQ) 패키지 기판상의 CQ 대응 땜납 볼 전극,
B(DQ3) 패키지 기판상의 DQ3 대응 땜납 볼 전극,
B(DQ4) 패키지 기판상의 DQ4 대응 땜납 볼 전극,
DQS 데이터 스트로브 신호 또는 그 출력단자
DQ 입출력데이터 또는 그 입출력단자,
P(DQ) 패키지 기판상의 DQ 대응 패드 전극,
P(DQS) 패키지 기판상의 DQS 대응 패드 전극,
L(DQ) 패키지 기판상의 DQ 대응 배선,
L(DQS) 패키지 기판상의 DQS 대응배선,
TH(DQ) 패키지 기판상의 DQ 대응 비어,
TH(DQS) 패키지 기판상의 DQS 대응 비어,
B(DQ) 패키지 기판상의 DQ 대응 땜납 볼 전극,
B(DQS) 패키지 기판상의 DQS 대응 땜납 볼 전극,
본 발명은, 배선 기판에 반도체 칩을 탑재한 CSP(Chip Size Package) 형태 등의 반도체장치, 특히 배선 기판상에 있어서의 배선경로 배정의 형태에 기인하는 노이즈를 개선하기 위한 기술에 관한 것으로서, 예컨대 DDR(Double Data Memory) 형태로 메모리 동작되는 싱크로너스 SRAM(Static Random Access Memory) 등에 적용하는 유효한 기술에 관한 것이다.
클록 동기형의 메모리 예컨대 싱크로너스 SRAM은, 리드 데이터의 확정 타이밍을 액세스 주체에 알리기 위해서 데이터 출력 타이밍에 동기하는 클록신호를 출력한다. 이와 같은 클록신호는, 클록 동기동작을 위한 입력 클록신호에 대해서 에코클록이라 불려지고, 싱크로너스 SRAM에서는 프리 러닝 에코클록으로서, 판독 및 기록 동작에 관계없이 상시 출력 동작된다. 에코클록에 관해서는 특허문헌 1에 기재가 있다.
LSI의 다핀화, 칩 사이즈의 축소에 즈음하여 LSI 패키지에는 BGA 등이 채용되고 있다. 특허문헌 2에는, BGA 등의 LSI 패키지에서 크로스토크에 의한 노이즈 발생을 방지하기 위해, 노이즈에 약한 신호군, 노이즈를 방출하기 쉬운 신호군 등과 같이 신호군을 분할하고, 또한 서로 분리하도록, 단자의 할당을 행하는 LSI 패키지 기술이 개시되어 있다.
특허문헌 3에는 PGA(Pin Grid Array) 패키지에 있어서, 복수개의 신호선간을 그라운드 핀으로 둘러싸고, 신호간의 아이솔레이션을 행하는 기술이 기재되어 있다.
[특허문헌 1] 특개2003-36700호 공보
[특허문헌 2] 특개평11-97613호 공보
[특허문헌 3] 특개평7-283340호 공보
본 발명자는 BGA 등의 LSI 패키지를 구성하는 배선 기판에 있어서의 신호의 크로스토크에 대해서 검토했다. 싱크로너스 SRAM에 있어서 프리 러닝 에코클록은 기록동작시도 출력 동작되어, 그 클록 변화와 기록 입력데이터의 크로스토크에 의해 바람직하지 않은 데이터 에러를 일으킬 우려가 있는 것이 본 발명자에 의해 밝혀졌다. 요컨대, 배선 기판상에서 배선이나 비어는 바람직하지 않은 인덕턴스 성분이나 용량성분을 가지고, 프리 러닝 에코클록 배선과 기록 입력데이터 배선과의 사이의 인덕턴스성 커플링 등에 의해 기록데이터에 크로스토크 노이즈가 중첩되면, 기록데이터의 논리치가 바람직하지 않게 변화되는 일이 있다. 그렇지만, 특허문헌 2에 기재된 기술을 적용하여, 싱크로너스 SRAM의 데이터 입출력단자와 프리 러닝 에코클록의 출력단자를 완전히 분리시키는 것은 실질적으로 어렵다. 그와 같은 분리는 신호 상호간에서의 타이밍의 어긋남 혹은 스큐(skew)의 원인이 된다. 복수 비트의 출력데이터와 프리 러닝 에코클록과의 동기관계가 바람직한 상태로 되지 않으면, 리드 데이터의 확정 타이밍을 액세스 주체에 알린다는 본래의 목적을 달성할 수 없기 때문이다. 또한, 특허문헌 3과 같이, 데이터 입출력단자와 프리 러닝 에코클록 출력단자를 그라운드 핀으로 둘러싸서 신호간의 아이솔레이션을 행하는 것도 가능하지만, 패키지의 소형화에 반하게 된다.
그와 같은 크로스토크 노이즈는 싱크로너스 SRAM에 한정되지 않고, 싱크로너스 DRAM용의 메모리 인터페이스 혹은 메모리 콘트롤러에도 고려되어야 한다. 즉, 싱크로너스 DRAM 콘트롤러는, 기록데이터의 출력과 함께 데이터 스트로브 신호를 출력하지만, 싱크로너스 DRAM의 인터페이스 사양에 따르면, 싱크로너스 DRAM 콘트롤러는, 우선 데이터 스트로브 신호를 상승 변화시킨 후 복수 비트의 기록데이터를 출력한다. 데이터 스트로브 신호는, 기록데이터의 복수 비트 병렬 출력에 의한 전원 노이즈의 영향을 받는다. 그것 뿐만 아니라, 데이터 출력단자와 데이터 스트로브 신호의 출력단자는 신호 상호간에서의 타이밍의 어긋남 혹은 스큐를 최소한으로 하기 위해서 극단적으로 분리할 수 없기 때문에, 상기와 같이 데이터 스트로브 신호는 출력데이터와의 크로스토크 노이즈, 특히 인덕턴스성의 커플링 노이즈의 영향을 받는다. 쌍방의 노이즈의 영향으로 전체로서 크게 레벨 저하할 우려가 있다. 데이터 출력 타이밍에 있어서 데이터 스트로브 신호의 레벨이 노이즈에 의해 저하하면, 실제로 기록데이터를 확정하기 전에 싱크로너스 DRAM은 기록동작을 행하여 기록 에러를 일으키는 것이 염려된다.
또한, 본 발명자는 BGA 등의 LSI 패키지를 구성하는 배선 기판에서의 리턴 커런트에 의한 노이즈 라운드 인트루젼(noise round-intrusion)에 대해서 검토했다. 즉, 복수의 신호경로에서 1개의 그라운드 비어로 리턴 커런트를 담당하도록 하면, 해당 그라운드 비어에는 복수의 신호 핀의 다른 신호상태에 따른 리턴 커런트가 중첩하고, 이것이 신호경로의 상호 인덕턴스를 크게 하는 방향으로 작용하여, 상기 인덕턴스성의 커플링 노이즈를 조장시킬 우려가 있는 것이 본 발명자에 의해 발견되었다.
본 발명의 목적은, 한쪽이 다른쪽의 동기신호가 되는 관계를 가지는 신호간의 크로스토크 노이즈를 억제하는데 있다.
본 발명의 다른 목적은, 한쪽이 다른쪽의 동기신호가 되는 관계를 가지는 신호간의 크로스토크 노이즈를 리턴 커런트의 관점에서 억제하는데 있다.
본 발명의 상기 및 그 이외의 목적과 신규한 특징은 본 명세서의 기술 및 첨부 도면으로부터 명백해질 것이다.
본원에 있어서 개시되는 발명 중 대표적인 것의 개요를 간단히 설명하면 하기와 같다.
[1] 반도체장치(1)는 배선 기판(2)에 반도체 칩(3)을 탑재한다. 상기 배선 기판은 복수의 배선층(L1~L4)을 갖고, 일면에 상기 반도체 칩과 접속되는 복수의 칩 접속전극(5)을 가지며, 다른 면에 상기 반도체장치의 외부 접속전극(6)을 복수개 가지고, 서로 대응하는 칩 접속전극과 외부 접속전극을 결합하기 위해, 배선층에 형성된 배선과, 배선층간에서 배선을 접속하는 비어를 갖는다. 상기 복수의 칩 접속전극은, 소정의 타이밍에서 논리치가 변화되는 제1신호의 인터페이스에 이용되는 제1칩 접속전극(P(DQ3), P(DQ4), P(DQS))과, 상기 제1신호의 변화 타이밍의 후에 논리치가 변화되는 타이밍을 가지는 제2신호의 인터페이스에 이용되는 제2칩 접속전극(P(CQ), P(DQd))을 갖는다. 상기 제1칩 접속전극으로부터 그것에 대응하는 제1외부 접속전극에 도달하는 경로의 배선경로 배정을 주로 행하는 배선층(L1)과, 상기 제1칩 접속전극에 인접 배치된 상기 제2칩 접속전극으로부터 그것에 대응하는 제2외부 접속전극에 도달하는 경로의 배선경로 배정을 주로 행하는 배선층(L4)을 상위시킨다. 이 배선층을 상위시키는 것에 의해, 상기 제1칩 접속전극으로부터 그 것에 대응하는 제1외부 접속전극에 도달하는 경로의 배선과, 상기 제1칩 접속전극에 인접 배치된 상기 제2칩 접속전극으로부터 그것에 대응하는 제2외부 접속전극에 도달하는 경로의 배선이 동일 배선층에서 병렬 배치되는 상태를 극력 저감할 수 있고, 이것에 의해 제1신호가 제2신호의 변화에 의한 크로스토크 노이즈의 영향을 받는 것을 억제 혹은 완화할 수가 있다.
본 발명의 구체적인 형태로서, 상기 배선경로 배정을 행하는 상기 상위되는 배선층(L1, L4)은, 전원 플레인을 갖는 배선층(L3)과 그라운드 플레인을 갖는 배선층(L2)을 사이에 두고 배선 기판의 표면측과 이면측에 각각 배치된다.
본 발명의 구체적인 형태에서는 층간에서의 배선의 겹침 제거를 고려한다. 즉, 배선층의 사이에 배치되어 있는 그라운드 플레인이나 전원 플레인은 배선층의 인덕턴스 성분의 배리어층으로서 기능하지만, 실제로는 표리(表裏)의 배선층을 접속하기 위한 다수의 비어가 상기 배리어층을 관통하고, 인덕턴스 성분에 의한 자속이 그 관통 구멍을 통과한다. 그래서, 하나의 배선층에 있어서 상기 제1칩 접속전극으로부터 그것에 대응하는 제1외부 접속전극에 도달하는 경로의 배선과, 다른 배선층에 있어서 상기 제1칩 접속전극에 인접 배치된 상기 제2칩 접속전극으로부터 그것에 대응하는 제2외부 접속전극에 도달하는 경로의 배선에는, 배선층간에서 교차하는 배치를 채용한다. 교차하는 배치에 의해, 배선층이 병렬하는 부분은 층간에서도 적어지고, 배리어층으로 부터의 누설 자속의 영향에 의한 커플링 노이즈에 대해서도 억제할 수 있다.
본 발명의 더 구체적인 형태에서는, 리턴 커런트에 의한 영향을 고려한다. 즉, 상기 제1칩 접속전극으로부터 그것에 대응하는 제1외부 접속전극에 도달하는 경로의 비어(TH(DQ3), TH(DQ4))와 상기 제1칩 접속전극에 인접 배치된 상기 제2칩 접속전극으로부터 그것에 대응하는 제2외부 접속전극에 도달하는 경로의 비어(TH(CQ))에, 각각 그라운드 플레인에 접속하는 비어(TH(VSS))를 개별로 인접시킨다. 소정의 제1신호와 제2신호의 경로에 있어서의 각각의 비어에 대하여 인접하는 개별의 그라운드 비어에서 리턴 커런트를 담당하기 때문에, 개별의 그라운드 비어에는 다른 신호경로의 신호상태에 따른 리턴 커런트는 중첩하기 어렵고, 이것이 각 신호경로의 상호 인덕턴스를 작게 하는 방향으로 작용하여, 상기 인덕턴스성의 커플링 노이즈를 억제하도록 작용한다.
본 발명의 다른 관점에 의한 구체적인 형태에서는, 상기 제1신호는 입력데이터, 제2신호는 출력클록이다. 이때, 상기 출력클록은 프리 러닝 에코클록이며, 상기 반도체 칩은 싱크로너스 SRAM이다.
다른 구체적인 형태에서는, 상기 제1신호는 출력클록이며, 제2신호는 출력데이터이다. 이때, 상기 출력클록은 데이터 스트로브 신호이며, 상기 반도체 칩은 싱크로너스 DRAM 인터페이스를 갖는 데이터 프로세서이다.
본 발명의 더욱 구체적인 형태에서는, 반도체 칩의 단자배열을 고려한다. 즉, 상기 반도체 칩은 상기 복수의 칩 접속전극에 접속되는 복수의 범프 전극을 가지고, 상기 제2칩 접속전극에 대응되는 제2범프 전극(CQ)은, 상기 제1칩 접속전극에 대응되는 제1범프 전극(DQ)의 배열의 단부에 위치된다. 반도체 칩의 범프 전극 혹은 칩상의 패드 전극으로부터 범프 전극에 도달하는 재배치 배선 등에 의한 크로스 토크의 영향도 완화 혹은 억제할 수 있다.
[2] 본 발명의 다른 관점에 의한 반도체장치는, 배선 기판에 반도체 칩을 탑재하고, 상기 배선 기판은 복수의 배선층을 갖고, 일면에 상기 반도체 칩과 접속되는 복수의 칩 접속전극을 가지며, 다른 면에 상기 반도체장치의 외부 접속전극을 복수개 가진다. 상기 복수의 칩 접속전극은, 소정의 타이밍에서 논리치가 변화되는 제1신호의 인터페이스에 이용되는 제1칩 접속전극과, 상기 제1신호의 변화 타이밍의 후에 논리치가 변화되는 타이밍을 가지는 제2신호의 인터페이스에 이용되는 제2칩 접속전극을 갖는다. 상기 제1칩 접속전극으로부터 그것에 대응하는 제1외부 접속전극에 도달하는 경로의 배선과, 상기 제2칩 접속전극으로부터 그것에 대응하는 제2외부 접속전극에 도달하는 경로의 배선 중에서, 서로 인접하여 병렬하는 부분을 갖는 배선은, 동일 배선층에서 서로 병렬하는 부분에 비교해서 서로 다른 배선층에 설치된 부분쪽이 길게 되어 있다. 상기 동일 배선층에 있어서 서로 병렬하는 배선 부분을 적게 하는 것은, 상기 제1칩 접속전극으로부터 그것에 대응하는 제1외부 접속전극에 도달하는 경로의 배선과, 상기 제1칩 접속전극에 인접 배치된 상기 제2칩 접속전극으로부터 그것에 대응하는 제2외부 접속전극에 도달하는 경로의 배선이 동일 배선층에서 병렬 배치되는 상태를 극력 저감할 수 있고, 이것에 의해 제1신호가 제2신호의 변화에 의한 크로스토크 노이즈의 영향을 받는 것을 억제 혹은 완화할 수가 있다.
본 발명의 구체적인 형태에서는, 상기 제1신호는 입력데이터, 제2신호는 출력클록이다. 이때, 상기 출력클록은 프리 러닝 에코클록이며, 상기 반도체 칩은 싱 크로너스 SRAM이다. 다른 구체적인 형태에서는, 상기 제1신호는 출력클록이며, 제2신호는 출력데이터이다. 이때, 상기 출력클록은 데이터 스트로브 신호이며, 상기 반도체 칩은 싱크로너스 DRAM 인터페이스를 갖는 데이터 프로세서이다.
[3] 리턴 커런트에 의한 영향을 주된 착안점으로 한 발명에서는, 반도체장치는 배선 기판에 반도체 칩을 탑재하며, 상기 배선 기판은 복수의 배선층을 갖고, 일면에 상기 반도체 칩과 접속되는 복수의 칩 접속전극을 가지며, 다른 면에 상기 반도체장치의 외부 접속전극을 복수개 가지고, 서로 대응하는 칩 접속전극과 외부 접속전극을 결합하기 위해, 배선층에 형성된 배선과, 배선층간에서 배선을 접속하는 비어를 갖는다. 상기 복수의 칩 접속전극은, 소정의 타이밍에서 논리치가 변화되는 제1신호의 인터페이스에 이용되는 제1칩 접속전극과, 상기 제1신호의 변화 타이밍의 후에 논리치가 변화되는 타이밍을 가지는 제2신호의 인터페이스에 이용되는 제2칩 접속전극을 갖는다. 상기 제1칩 접속전극으로부터 그것에 대응하는 제1외부 접속전극에 도달하는 경로의 비어와 상기 제1칩 접속전극에 인접 배치된 상기 제2칩 접속전극으로부터 그것에 대응하는 제2외부 접속전극에 도달하는 경로의 비어에, 각각 그라운드 플레인에 접속하는 비어가 개별로 인접된다. 소정의 제1신호와 제2신호의 경로에 있어서의 각각의 비어에 대해서, 인접하는 개별의 그라운드 비어에서 리턴 커런트를 담당하기 때문에, 개별의 그라운드 비어에는 다른 신호경로의 신호상태에 따른 리턴 커런트가 중첩하기 어렵고, 이것이 각 신호경로의 상호 인덕턴스를 작게 하는 방향으로 작용하여, 상기 인덕턴스성의 커플링 노이즈를 억제하도록 작용한다.
본 발명의 구체적인 형태에서는, 상기 제1신호는 입력데이터, 제2신호는 출력클록이다. 상기 출력클록은 프리 러닝 에코클록이며, 상기 반도체 칩은 싱크로너스 SRAM이다. 또한 다른 구체적인 형태에서는, 상기 제1신호는 출력클록이며, 제2신호는 출력데이터이다. 상기 출력클록은 데이터 스트로브 신호이며, 상기 반도체 칩은 싱크로너스 DRAM 인터페이스를 갖는 데이터 프로세서이다.
《반도체장치》
도 1에는 본 발명에 관한 반도체장치의 단면도가 예시된다. 반도체장치(1)는 배선 기판(패키지 기판이라고 불려진다)(2)에 반도체 칩(3)을 탑재한 CSP 형태를 갖고, 반도체 칩(3)의 표면은 수지(4)로 몰드되어 있다. 패키지 기판(2)은 그 일면에는 상기 반도체 칩(3)과 접속되는 복수의 칩 접속전극, 예컨대 패드 전극(5)이 형성되고, 다른 면에는 복수의 외부 접속전극, 예컨대 땜납 볼 전극(6)이 형성되어 있다. 도면에 있어서 패키지 기판(2)은 4층의 배선층(L1~L4)을 갖는 세라믹 기판이되고, 패드 전극(5)을 대응하는 땜납 볼 전극(6)에 접속하기 위해, 배선층(L1~L4)에 형성된 소요의 배선과, 배선층(L1~L4)의 사이에서 배선을 접속하는 비어(7)를 갖는다. 배선층(L2)은 대부분이 그라운드 플레인이 되고, 배선층(L3)은 대부분이 전원 플레인이 된다. 상기 비어(7)는, 비어 홀 혹은 쓰루홀의 내면에 도전성 도금을 시행한 도전부를 총칭한다. 반도체 칩(3)은 상기 패드 전극(5)에 접속하는 복수의 범프 전극(8)을 갖는다.
도 2에는 반도체 칩(3)의 일례가 나타내진다. 도 2 나타내는 반도체 칩(3)은 싱크로너스 SRAM이며 DDR 형태로 액세스 가능하게 된다. 반도체 칩(3)은 A-BYT, B- BYT, C-BYT, D-BYT의 4개의 메모리 블록으로 이루어지며, 각 메모리 블록은 서로 동일한 구성을 갖고, 각 메모리 블록에 공통의 범프 전극으로서 전원단자, 그라운드 단자, 어드레스 입력 단자, 동기 액세스 제어 단자 및 시스템 클록 입력단자 등을 갖고, 또 각각의 메모리 블록마다 개별화되어, 9비트의 데이터 입출력단자(DQ) 및 1비트의 에코클록 출력단자(CQ(/CQ)) 등에 대응되는 범프 전극을 갖는다. 상기 에코클록은 출력단자(CQ, /CQ)로부터 프리 러닝으로 출력된다. 상기 메모리 블록 B-BYT, C-BYT는 에코클록(CQ)을 출력하고, 메모리 블록 A-BYT, D-BYT는 에코클록(/(CQ))을 출력한다. 에코클록(/CQ)은 에코클록(CQ)의 반전 클록이 된다. 도 2에 있어서 패드 전극(8)은 반도체 칩(3)의 표면에 비교적 큰 간격으로 규칙적으로 분산 배치되어, 동그라미 기호로 표기되어 있다.
반도체 칩(3)은, 소위 플립 칩으로 접속되기 위한 범프 전극(8)을 갖는다. 칩의 중앙부에 2열로 배치된 본딩패드(작은 사각기호로 표기)(9)로부터 보호막 상에 재배치 배선(10)이 인출되고, 재배치 배선(10)을 통해서 대응하는 범프 전극(8)에 접속되어 있다.
도 3에는 하나의 메모리 블록의 데이터 입출력단자(DQ)와 에코클록 출력단자 (CQ)에 관한 구성이 개략적으로 나타내진다. 도면에는 데이터 입출력단자(DQ)를 1개 대표적으로 나타내고 있다. 메모리 코어(MCOR)(20)는 스태틱형 메모리셀의 어레이 및 메모리셀의 선택회로를 2뱅크 갖고, 2뱅크는 시스템 클록에 동기해서 병렬 동작하도록 되어 있다. 뱅크마다의 리드 데이터는 출력 레지스터(OREG)(11, 12)에 병렬로 래치되고, 기록데이터는 입력 레지스터(IREG)(13, 14)로부터 병렬로 각 뱅 크에 공급된다. CK1~CK3은 시스템 클록에 동기하는 내부 클록이다. 출력 레지스터(11, 12)는 클록(CK1)의 절반 사이클마다 출력 동작되고, 그 출력은 동일하게 클록(CK1)의 절반 사이클마다 입력이 전환되는 셀렉터(15)에서 교대로 선택되어, 출력버퍼(16)를 통해서 데이터 입출력단자(DQ)로부터 출력된다. 출력버퍼(16)의 출력 인에이블 신호는 도시를 생략하고 있다.
입력 레지스터(13, 14)는 내부 클록(CK3)의 부상(負相) 사이클에 동기해서 래치 동작을 행하고, 한쪽의 입력 레지스터(13)의 전단(前段)에는 정상(正相) 사이클에 동기해서 래치 동작을 행하는 입력 레지스터(17)가 배치되며, 데이터 입출력단자(DQ)에 시스템 클록의 절반 사이클마다 공급되는 기록데이터는, 입력버퍼(18)를 통해서, 클록(CK3)의 부상 사이클마다 입력 레지스터(13, 14)로부터 각각의 메모리 뱅크로 공급된다. CK2는 입력버퍼(18)의 인에이블 클록이다.
프리 러닝 에코클록의 출력에는“1”을 유지하는 출력 레지스터(21)와“0”을 유지하는 출력 레지스터(22)를 이용한다. 한쪽의 출력 레지스터(21)는 클록(CK1)의 정상 사이클에서 출력 동작되고, 다른쪽의 출력 레지스터(22)는 클록(CK1)의 부상 사이클에서 출력 동작되며, 그 출력은 동일하게 클록(CK2)의 절반 사이클마다 입력이 전환되는 셀렉터(23)에서 교대로 선택되고, 출력버퍼(24)를 통해서 에코클록 출력단자(CQ)로부터 출력된다. 에코클록은 프리 러닝 출력이 되고, 기록동작과 판독동작의 구별없이 출력된다. 에코클록의 1사이클에 리드 데이터의 출력 또는 라이트 데이터의 입력을 2사이클 발생시킬 수 있다.
도 4에는 에코클록과 출력데이터 파형의 파형이 예시된다. 단자(CQ, /CQ)로 부터 출력되는 에코클록은, 대응하는 데이터 입출력단자(DQ)로 부터 출력되는 리드 데이터의 확정 타이밍을 상승 에지와 하강 에지의 각각에서 나타낸다는 의의를 본래 갖고 있다. 도 4에 있어서 시간 tDVKC는, 시각 t1의 CQ, /CQ 전환 타이밍에 대한 데이터 출력의 셋업 시간이 된다.
《크로스토크에 대한 고찰》
패키지 기판상에서 크로스토크 노이즈의 저감에 대해서 설명한다. 우선, 착안해야 할 크로스토크 노이즈의 발생 원인을 밝힐 때까지의 고찰 과정에 대해서 설명한다.
도 4에 있어서, 단자(DQ)에 대응하는 패키지 기판상의 외부단자(B(DQ))의 로 레벨(“0”혹은“L”) 입력데이터와 하이레벨(“1”또는“H”) 입력데이터의 각각에 대해서, 단자(DQ)로부터의 데이터 입력 타이밍을 단자(CQ, /CQ)의 전환 타이밍에 서서히 접근시켰을 때, 입력데이터의 논리치가 에러가 되지 않는 최소의 셋업 시간(tDVKC)을 측정했다. 이 셋업시간(tDVKC)이 작으면 작을수록 마진이 커지고, 그 셋업 시간(tDVKC)이 크면 클수록 만큼 마진은 작아지게 된다
도 5는 하이레벨 데이터 입력을 기대치로 할 때의 상기 셋업 시간(tDVKC)의 측정 결과를 나타내고, 도 6은 로레벨 데이터 입력을 기대치로 할 때의 상기 셋업 시간(tDVKC)의 측정 결과를 나타낸다. 각 도면에 있어서 종축(縱軸)은 최소의 셋업 시간(tDvKc), 횡축(橫軸)은 메모리 블록 A-BYT~D-BYT마다의 단자 위치를 나타낸다.단자 위치(i(i=0~8))는 DQi를 의미한다. 측정은 CQ의 출력을 온으로 한 경우와, 오프로 한 경우 2가지로 행했다. 이 측정 결과에 있어서 상기 셋업 시간(tDVKC)이 크 면 클수록 만큼 마진이 작기 때문에, 도 5에서는 A-BYT의 A부분, D-BYT의 D부분의 마진이 특히 작은 것을 이해한다. 도 6에서는 B-BYT의 B부분, C-BYT의 C부분의 마진이 특히 작은 것을 이해한다. A부~D부는 각각 단자(DQ3, DQ4)의 근방이다. 단자(DQ3, DQ4)의 근방에는 단자(CQ)가 배치되고, 단자(CQ) 출력의 온/오프로 A부~D부의 각각에서 셋업 시간(tDVKC)에 차이를 생기게 하고 있다. 이것보다, A부~D부에서 저마진의 원인은 단자(CQ)로부터 출력되는 에코클록과의 크로스토크가 원인이라고 생각된다. 또, 도 5의“H”입력 기대에서는 A부 및 D부, 도 6의“L”입력 기대에서는 B부 및 C부가 저마진이 되지만, 이것은, 단자(CQ)로부터의 신호의 변화 방향과 단자(DQ)로의 신호의 변화 방향이 동일한 방향으로 되어 있다는 조건에서 공통한다. 요컨대, A부 및 D부는 단자(/CQ)로부터의 에코클록의 상승 타이밍에 대한 단자(DQ) 신호의 상승 셋업 시간이 되고, B부 및 C부는 단자(CQ)로부터의 에코클록의 하강 타이밍에 대한 단자(DQ) 신호의 하강 셋업 시간이 되며, 크로스토크 노이즈는 동일 방향으로의 신호 변화에 의한 쪽이 커지게 된다는 성질에 합치한다.
이것에 의해, 클록 단자에 인접하는 데이터 단자는 해당 클록 단자로부터 크로스토크 노이즈를 받아 타이밍 마진이 악화될 우려가 크다는 것을 알 수 있다.
도 7에서는 그와 같은 크로스토크 노이즈에 의한 영향을 입력데이터와 출력데이터의 각각에 대하여 더 상세히 고찰하고 있다. 도 7과 같이 단자(CQ)로부터의 에코클록이 로레벨로부터 하이레벨로 전환되는 경우에는, 그 주변의 단자(DQ)의 배선에는 전압 마이너스 방향의 노이즈가 생긴다. 요컨대 용량성의 커플링 노이즈보다도 인덕턴스성의 커플링 노이즈가 대부분 발생한다. 이때, 단자(DQ) 신호의 전환 타이밍이 단자(CQ)의 에코클록의 전환 타이밍에 접근하면, 단자(CQ)의 에코클록에 의한 크로스토크 노이즈의 영향으로 단자(DQ) 신호의 전위가 저하하기 때문에, 타이밍 마진이 감소하고, 단자(DQ) 신호의 하이레벨 확정이 지연하는 것으로 생각된다.
특히, 단자(DQ)로의 신호 입력시에는, 출력시에 비교해서 단자(DQ)의 입력 신호의 상승 시간(T에서)이 긴만큼, 노이즈의 영향을 받기 쉽고, 타이밍 마진 감소량이 보다 커진다. 입력데이터는 도중의 배선 부하나 기생용량 성분 등에 의해 파형의 변화가 둔해지기 쉽기 때문이다.
또한, 크로스토크 노이즈는 배선 간격이 가까운 만큼 커지고, 단자(CQ)에 인접하는 단자(DQ3, DQ4) 신호에 대한 크로스토크 노이즈가 다른 단자(DQ) 신호에 비하여 커지는 것은, 도 5 및 도 6의 결과로부터도 분명하다.
《싱크로너스 SRAM에 있어서의 크로스토크 노이즈 대책》
제1에, CQ에 인접하는 DQ3, DQ4의 배선을 극력 동일 배선층에서 병렬시키지 않도록 한다. 도 8은 CQ, DQ3, DQ4 근방의 제1 배선층(L1)을 나타내고, 도 9는 도 8의 제1 배선층 바로 아래의 제4 배선층(L4)의 일부를 나타낸다. 도 10은 다수의 비어가 관통하는 제2 배선층(L2)의 그라운드 플레인의 모양을 나타내고, 도 11은 다수의 비어가 관통하는 제3 배선층(L3)의 전원 플레인의 모양을 나타낸다. 도면에 있어서 P(m)는 단자에 접속하는 전극 패드, TH(m)은 단자(m)에 접속하는 비어, L(m)은 단자(m)에 접속하는 배선, B(m)은 단자(m)에 접속하는 땜납 볼 전극을 의미한다.
도 8에 있어서 P(CQ), P(DQ3), P(DQ4)는 인접되어 있다. 이중, P(CQ)는 그 바로 근방에서 비어(TH(CQ))를 통해서 그라운드 플레인 및 전원 플레인을 관통하고, 도 9의 제4 배선층(L4)의 배선(L(CQ))에 접속해서 대응하는 땜납 볼 전극(B(CQ))에 전기적으로 연결된다. 한편, P(DQ3), P(DQ4)는 제1 배선층(L1)상의 배선을 L(DQ3), L(DQ4)을 통해서 대응하는 땜납 볼 전극 바로 위까지 경로배정되고, 그 지점에서 비어(TH(DQ3), TH(DQ4))를 통해서 그라운드 플레인 및 전원 플레인을 관통하여, 도 9의 제4 배선층(L4)의 땜납 볼 전극(B(DQ3), B(DQ4))에 전기적으로 연결된다.
이와 같이, P(CQ)로부터 그것에 대응하는 B(CQ)에 도달하는 경로의 배선경로 배정을 주로 행하는 배선층(L4)과, 상기 P(CQ)에 인접 배치된 P(DQ3), P(DQ4)로부터 그것에 대응하는 B(DQ3), B(DQ4)에 도달하는 경로의 배선경로 배정을 주로 행하는 배선층(L1)을 상위시키는 것에 의해, L(CQ)과 L(DQ3), L(DQ4)과 같이, 동일 배선층에서 병렬 배치되는 상태를 극력 저감할 수 있다. 배선경로 배정을 주로 행하는 배선층은, 즉, P(CQ)로부터 B(CQ)까지를 접속하는 배선은, 각 배선층(L1~L4)에 형성된 배선에 의해 구성되지만, 이들 배선층(L1~L4) 중에서, P(CQ)로부터 B(CQ)에 도달하는 배선 경로에 점유 비율이 가장 큰 배선층, 즉, P(CQ)로부터 B(CQ)에 도달하는 배선 중에서, 가장 긴 배선을 구성하는 배선층이 L4층이다. 따라서 P(CQ)로부터 B(CQ)에 도달하는 경로의 배선경로 배정을 주로 행하는 배선층은, L4층인 것으로 된다. 이것에 비교하여, P(DQ3)로부터 B(DQ3)에 도달하는 배선 경로에 점유 비율이 가장 큰 배선층, 즉, P(DQ3)로부터 B(DQ3)에 도달하는 배선 중에서, 가장 긴 배선을 구성하는 배선층이 L1층이다. 따라서 P(DQ3)로부터B(DQ3)에 도달하는 경로의 배선경로 배정을 주로 행하는 배선층은, L1층인 것으로 된다.
더욱이, L(CQ)이 배치되는 제4 배선층과, L(DQ3), L(DQ4)이 배치되는 제1 배선층과의 사이에는, 전원 플레인이나 그라운드 플레인이 개재되고, 그것들은 실드층으로서 기능한다. 이것에 의해 단자(DQ3, DQ4)의 입력데이터가 단자(CQ)의 에코클록의 변화에 의한 크로스토크 노이즈의 영향을 받는 것을 억제 혹은 완화할 수가 있다.
제2는 리턴 커런트에 의한 영향을 고려한다. 즉, 크로스토크를 억제하는 상기 신호경로 중의 상기 비어(TH(CQ), TH(DQ3), TH(DQ4))에, 각각 그라운드 플레인에 접속하는 비어(TH(VSS))를 개별로 인접시킨다. 이것에 의해, 상기 비어(TH(CQ), TH(DQ3), TH(DQ4))에 대해서 인접하는 개별의 그라운드 비어(TH(VSS))가 리턴 커런트를 담당하기 때문에, 개별의 그라운드 비어(TH(VSS))에는 다른 신호경로의 신호상태에 따른 리턴 커런트는 중첩하기 어렵고, 이것이 CQ, DQ3, DQ4에 관한 각 신호경로의 상호 인덕턴스를 작게 하는 방향으로 작용하여, 상기 인덕턴스성의 커플링 노이즈를 억제하도록 작용한다. 비어(TH(CQ), TH(DQ3), TH(DQ4))가 하나의 비어(TH(VSS))를 공유하는 경우에는 리턴 커런트를 통해서 노이즈가 다른 신호로 돌아 들어갈 우려가 높아진다.
제3은 배선층간에서 배선의 겹침 제거를 고려한다. 즉, 배선층의 사이에 배치되어 있는 제1 배선층(L2)의 그라운드 플레인이나 제3 배선층(L3)의 전원 플레인은 배선층의 인덕턴스 성분에 의한 자속의 실드층으로서 기능하지만, 실제로는 표 리의 배선층(L1과 L4)을 접속하기 위한 다수의 비어가 상기 L2, L3층을 관통하고, 인덕턴스 성분에 의한 자속이 그 관통 구멍을 통과한다. 그래서, 제1 배선층(L1)에 서의 배선(L(CQ))과, 제4 배선층(L4)에서의 배선(L(DQ3), L(DQ4))에는, 배선층간에서 교차하는 배치를 채용하는 것이 바람직하다. 도 8과 도 9의 예에서는, 배선(L(CQ))과 배선(L(DQ4))은 표리(表裏)방향으로 겹치는 배치로 되어 있지만, L(CQ)은 가능한 한 굴곡되어, 배선(L(CQ)과 L(DQ4))이 병렬하는 부분은 배선층간이라도 적어지고, 실드층으로부터의 누설 자속의 영향에 의한 커플링 노이즈에 대해서도 억제할 수 있다. 커플링 노이즈를 저감하는 것을 목적으로 하는 것이라면, 배선(L(CQ))의 상부로부터는, 데이터 입출력단자(DQ)와 접속하는 배선을 완전히 멀리해버리는 것이 유효하다. 그러나, 그와 같은 구조를 채용하고자 하는 경우, 데이터 입출력용 배선(L(DQ))과 에코클록용 배선(L(CQ))의 등장성(等長性)을 유지하는 것이 어렵게 되어, 양호한 타이밍 마진을 얻을 수 없게 된다. 그래서, 상술한 바와 같이 배선L(CQ)의 끌고 돌아다님을 주로 행하는 배선층(L4)과, 배선(L(DQ3))이나 배선(L(DQ4))을 주로 행하는 배선(L1)을 다르게 했다고 하여도, 각각의 배선(L(DQ3), L(DQ4))이 배선L(CQ)의 바로 위 혹은 그 근방에 배치되지 않도록 설계하는 것은 대단히 곤란해진다. 이와 같은 지견(知見)으로부터 배선(L(CQ))이, L(DQ3)이나 L(DQ4)의 바로 아래로부터 충분히 멀어질 수 없는 것이라면, 각각의 배선에 미치는 커플링 노이즈의 영향을 분산시키기 위해, 배선(L(CQ))은 데이터 입출력단자(DQ)와 접속하는 배선 중에서, 복수의 배선의 근방을 통과하도록 배치하는 것이 유효한 것을 발견하였다. 특히, 배선(L(CQ))이 근접하는 데이터 입출력용 배선의 개수가 3개 이상이 되도록 배선 레이아웃을 결정하는 것에 의해, 각각의 데이터 입출력용 배선에 커플링 노이즈의 영향이 분산되므로 보다 바람직하다.
도 12 및 도 13에는 상기 제3의 관점인 배선층간에서 배선의 겹침 제거를 강화한 예가 나타내진다. 배선(L(CQ))에 관해서는, 도 9와 비교하여 도 13의 쪽이 바로 위의 배선(L(DQ4))을 교차 방향으로 크게 우회하는 경로가 설정되어 있다. 또한, L(CQ)은 데이터 입출력용 배선(L(DQ3), L(DQ4), L(DQ5))에 근접하는 것에 의해, L(CQ)로부터 미치는 커플링 노이즈의 영향을, 배선(L(DQ3), L(DQ4), L(DQ5))으로 분산시킬수 있고, 각각의 배선에서 커플링 노이즈의 영향을 충분히 낮은 값으로 억제할 수 있다. 또한 이와 같이, 노이즈원으로 되는 배선(L(CQ))을, 3개 이상의 배선(L(DQ3), L(DQ4), L(DQ5))에 근접시켜 배치하는 구성은, 배선(L(CQ))과 배선(L(DQ3), L(DQ4), L(DQ5))과의 배선층을 다르게 하는 것에 의해 보다 용이해지는 것이다.
도 14 및 도 15에는 상기 제3의 관점인 배선층간에서의 배선의 겹침 제거가 충분히 실현되지 않았을 경우의 예가 나타내진다. 배선(L(CQ))은 도 9와 비교해서 도 15의 쪽이 바로 위의 배선(L(DQ4))과 병렬로 되어 있는 부분이 크게 되어 있다.
도 16 및 도 17에는 상기 제1내지 제3의 관점의 어느 것도 고려하고 있지 않은 비교 예에 관한 제1 배선층(L1) 및 제4 배선층(L4)을 나타낸다. 제1 배선층(L1)에 있어서, 배선(L(CQ))을 사이에 두고 배선(L(DQ3)과 L(DQ4))이 인접되어 있다.
다음에, 도 8 및 도 9에서 설명한 구성(본 발명 예)에 의한 크로스토크 노이즈 개선 효과를 시뮬레이션 및 실측에 근거해서 설명한다. 비교 대상은 도 16 및 도 17의 구성(비교 예)이 된다.
패키지에 의한 크로스토크 노이즈의 저감량을 견적하기 위해, 크로스토크 계수를 시뮬레이션 비교했다. 도 18에는 본 발명 예와 비교 예의 L 매트릭스가 나타나 있고, 도 19에는 본 발명 예와 비교 예의 C 매트릭스가 나타나 있다. 도 18에 있어서 대각상의 값이 자기 인덕턴스, 그 이외의 값이 상호 인덕턴스를 의미한다. 단위는 나노 헨리(nH)이다. 도 19에 있어서 대각상의 값이 입력 용량, 그 이외의 값이 상호용량을 의미한다. 단위는 피코 패럿(pF)이다.
도 18 및 도 19의 L 매트릭스 및 C 매트릭스로부터 DQ3, DQ4, DQ5의 크로스토크 계수를 구한다. 크로스토크 계수(Kb)는, 다음 식(1)
Kb=Lm/L0+Cm/C0…(1)
에서 구한다. Lm은 상호 인덕턴스, L0은 자기 인덕턴스, Cm은 상호용량, C0은 입력용량이다. 도 18 및 도 19의 L 매트릭스 및 C 매트릭스에 있어서 CQ와 DQ의 L0, C0은 다르므로, 식(1)에서의 L0, C0은 다음 식(2), (3)
L0=√{L0(CQ)×L0(DQ)}…(2)
C0=√{C0(CQ)×C0(DQ)}…(3)
으로 했다.
상기에 의한 시뮬레이션 결과는 도 20에 예시된다. 본 발명 예에서의 DQ3, DQ4의 크로스토크 계수는 비교 예에 대해서 1/3~2/3로 감소했다.
다음에 상기 본 발명 예와 비교 예에 관한 패키지의 크로스토크 노이즈를 TDT(Time Domain Transmission) 측정에 의해 비교한 결과를 설명한다. 도 21에는 DQ3, DQ4, DQ5의 신호의 상승 시간이 Tr=200ps인 경우의 TDT 파형을 본 발명 예와 비교 예를 대비해서 나타낸다. 도 21에서, Tr=200ps 일때의 땜납 볼 전극(B(DQ3))의 노이즈는 약1/5로, 땜납 볼 전극(B(DQ4))의 노이즈는 약 1/2로 개선되었다. 이것에 의해, Tr=200ps에서 SRAM을 동작시킬 때에는, 본 발명 예의 크로스토크 노이즈는, 비교 예와 비교하여 그 정도 저감시키는 것이 가능다고 생각된다.
상기 시뮬레이션 및 실측 결과로부터, 노이즈원(源)인 CQ 단자의 배선을 L4층으로 하고 DQ 단자로부터 실드하는 상기 구성은, 단자(CQ)의 신호와 단자(DQ)의 신호와의 사이의 크로스토크 노이즈 저감에 효과가 있는 것은 분명하다.
이상에서는 패키지 기판에 대한 크로스토크 노이즈 대책을 설명했지만, 반도체 칩(3)측에서의 고려에 대해서 설명한다. 도 2에 예시되는 것과 같이, 상기 반도체 칩(3)의 범프 전극(8)에 있어서, 단자(CQ)에 대응되는 범프 전극은, 데이터 입출력단자(DQ)에 대응되는 범프 전극 배열의 단부에 위치된다. 더우기 단자(CQ)에 대응되는 범프 전극의 주위에는 복수의 전원단자(VDD) 및 그라운드 단자의 범프 전극이 배치된다. 따라서 반도체 칩 상의 패드 전극(9)으로부터 범프 전극(8)에 도달하는 재배치 배선(10) 등에 의한 크로스토크의 영향도 완화 혹은 억제할 수 있다.
또, 복수의 데이터 입출력단자(DQ)의 범프 전극의 배열에 대해서 클록 단자(CQ)의 범프 전극은 비교적 떨어지게 되고, 쌍방의 신호경로에 대해서 재배치 배선이나 칩내의 배선에 의한 등장(等長) 배선을 극력 유지하는 것이 양호한 타이밍 마진을 얻는 것에는 유리한 계책이다. 이것을 고려하면, 예컨대 도 3에 있어서, 데이터 입출력 경로의 부등장(不等長)에 대해서, 출력 레지스터(11, 12)로의 클록(CK1) 경로의 입력단에 조정용의 지연 수단을 강구할 수 있다. 지연 수단은 게이트 지연이라도 되고, 우회 배선 경로라도 된다.
《싱크로너스 DRAM 콘트롤러에 있어서의 크로스토크 노이즈 대책》
상술의 크로스토크 노이즈 대책은 싱크로너스 SRAM에 한정되지 않고, 싱크로너스 DRAM용의 메모리 인터페이스 혹은 메모리 콘트롤러에도 적용 가능하다. 여기에서는 싱크로너스 DRAM 콘트롤러를 탑재한 데이터 프로세서를 반도체 칩(3)으로 생각한다. 도 1에서 설명한 대로, CSP 형태의 반도체장치는 패키지 기판(2)에 반도체 칩(3)으로서 데이터 프로세서가 탑재된다.
도 22에는 데이터 스트로브 신호(DQS)와 기록데이터(DQd)의 시뮬레이션 파형이 예시된다. 특히 데이터 스트로브 신호 파형은, 패키지 기판의 제4 배선층(L4)의 배선상에서의 신호 파형(DQS(L4))과, 패키지 기판의 제1 배선층(L1)의 배선상에서의 신호 파형(DQS(L1))을 구별해서 도시하고 있다.
싱크로너스 DRAM 콘트롤러는, 기록데이터(DQd)의 출력과 함께 데이터 스트로브 신호(DQS)를 출력하지만, 싱크로너스 DRAM의 인터페이스 사양에 따르면, 싱크로너스 DRAM 콘트롤러는, 우선 데이터 스트로브 신호(DQS)를 상승 변화시킨 후 복수 비트의 기록데이터(DQd)를 출력한다. 복수 비트의 기록데이터의 병렬 출력에 의한 전원 노이즈에 의해 적지 않게 스트로브 신호 파형이 영향을 받는다. 그 뿐만 아니라, 반도체 칩(3) 위에 있어서 데이터 출력단자와 데이터 스트로브 신호의 출력단자는 신호 상호간에서의 타이밍의 어긋남 혹은 스큐를 최소한으로 하기 위해서 극단적으로 분리할 수 없으므로, 상기와 같이 데이터 스트로브 신호(DQS)는 출력데이 터(DQd)와의 크로스토크 노이즈, 특히 인덕턴스성의 커플링 노이즈의 영향을 받는 것으로 생각된다. 도 22에 있어서 데이터 스트로브 신호(DQS)의 하이레벨이 도중에 하강하고 있다. V1이 전원 노이즈에 의한 영향, V2가 크로스토크에 의한 영향을 의미한다. 상기 크로스토크의 영향은, 도 23의 데이터 입출력용의 전극 패드(P(DQd))로부터 도 24의 데이터 입출력용의 땜납 볼 전극(B(DQd))에 도달하는 경로의 주된 배선경로 배정이 제1 배선층(L1)에서 행해지고, 마찬가지로 도 23의 데이터 스트로브 신호용의 전극 패드(P(DQS))로부터 도 24의 데이터 스트로브 신호용의 땜납 볼 전극(B(DQS))에 도달하는 경로의 주된 배선경로 배정이 제1 배선층(L1)에서 행해지며, 제1 배선층(L1)에 있어서, 데이터 스트로브 신호용의 배선(L(DQS))의 양측에 데이터 신호용의 배선(L(DQd))이 병렬하고 있는 것에 기인하는 것으로 생각된다.
도 25 및 도 26에는 상기 데이터 스트로브 신호용의 배선(L(DQS))과 데이터 신호용의 배선(L(DQd)) 사이의 크로스토크를 억제한 배선층의 구성이 예시된다. 도 25의 제1 배선층(L1)에 있어서, 데이터 스트로브 신호용의 전극 패드(P(DQS))를 짧은 배선(L(DQS))을 통해서 데이터 입출력용 배선(L(DQd))의 인출 방향과는 반대측으로 인출하여 비어(TH(DQS))에 접속하고, 도 26의 제4 배선층(L4)에 있어서, 상기 비어(TH(DQS))를 비교적 긴 배선(L(DQS))을 통해서 데이터 스트로브 신호용의 땜납 볼 전극(B(DQS))에 접속한다. 이것에 의해, 도 25의 데이터 입출력용의 전극 패드(P(DQd))로부터 도 26의 데이터 입출력용의 땜납 볼 전극(B(DQd))에 도달하는 경로의 주된 배선경로 배정이 제1 배선층(L1)에서 행해지고, 이것에 대해서 도 25의 데이터 스트로브 신호용 전극 패드(P(DQS))로부터 도 26의 데이터 스트로브 신호용의 땜납 볼 전극(B(DQS))에 도달하는 경로의 주된 배선경로 배정이 제4 배선층(L4)에서 행해지며, 제1 배선층(L1)과 제4 배선층(L4)에 있어서, 데이터 스트로브 신호용의 배선(L(DQS))의 양측에 데이터 신호용의 배선L(DQd)이 병렬하고 있지 않다. 이것에 의해, 데이터 출력 타이밍에 있어서 노이즈에 의한 데이터 스트로브 신호의 바람직하지 않은 레벨 저하를 생기게 하지 않고, 싱크로너스 DRAM에 서의 기록 에러의 발생을 미연에 방지할 수가 있다.
이상 본 발명자에 의해 이루어진 발명을 실시형태에 근거해서 구체적으로 설명했지만, 본 발명은 그것에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에 있어서 여러가지 변경가능한 것은 말할 필요도 없다.
예컨대, 본 발명은 싱크로너스 SRAM 또는 싱크로너스 DRAM 콘트롤러에 적용되는 경우에 한정되지 않고, 그 이외의 메모리나 콘트롤러에도 적용 가능하며, 데이터와 그 스트로브 신호 혹은 타이밍 신호와 같이 동기화한다는 점에서 서로 신호단자가 근접 배치되는 신호 상호간의 패키지상 혹은 배선 기판상의 배선에 널리 적용할 수가 있다. 스트로브 신호는 프리 러닝 에코클록 또는 에코클록에 한정되지 않는다.
또한, 배선 기판은 4층에 한정되지 않고 적절히 변경 가능하다. 또한, 배선 기판은 그라운드 플레인 및 전원 플레인을 가지는 구성에 한정되지 않는다. 배선 기판은 세라믹 기판에 한정되지 않는다. 반도체 칩이 탑재되는 배선 기판은 CSP의 패키지 기판에 한정되지 않는다.
본원에 있어서 개시되는 발명 중 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 다음과 같다.
즉, 한쪽이 다른쪽의 동기신호가 되는 관계를 가지는 신호간의 크로스토크 노이즈를 억제할 수가 있다. 또한, 한쪽이 다른쪽의 동기신호가 되는 관계를 가지는 신호간의 크로스토크 노이즈를 리턴 커런트의 관점에서 억제할 수가 있다.

Claims (19)

  1. 복수의 칩 접속전극 및 복수의 제1 배선이 형성된 제1 배선층, 복수의 외부 접속전극 및 복수의 제2 배선이 형성된 제2 배선층, 상기 제1 배선층과 상기 제2 배선층과의 사이에 형성된 복수의 비어 홀(via hole), 및 상기 복수의 비어 홀의 내부에 형성된 복수의 비어(via)를 가지는 배선 기판과,
    복수의 본딩 패드를 가지며, 상기 배선 기판에 탑재된 반도체 칩을 포함하며,
    상기 복수의 칩 접속전극은, 소정의 타이밍에서 논리치가 변화되는 제1신호의 인터페이스에 이용되는 복수의 제1 칩 접속전극과, 상기 복수의 제1 칩 접속전극의 근방에 배치되고, 상기 제1신호의 변화 타이밍의 후에 논리치가 변화되는 타이밍을 가지는 제2신호의 인터페이스에 이용되는 제2 칩 접속전극을 가지고 있고,
    상기 복수의 외부 접속전극은, 상기 복수의 제1 칩 접속전극과 각각 전기적으로 접속되는 복수의 제1 외부 접속전극과, 상기 제2 칩 접속전극과 전기적으로 접속되는 제2 외부 접속전극을 가지고 있으며,
    상기 제1 배선층 및 상기 제2 배선층의 범위내에서, 상기 복수의 제1 칩 접속전극으로부터 상기 복수의 제1 외부 접속전극에 도달하는 복수의 제1 배선의 각각의 배선경로 배정(wiring routing)을 행하는 배선층은, 상기 제2 칩 접속전극으로부터 상기 제2 외부 접속전극에 도달하는 제2 배선의 배선경로 배정을 행하는 배선층과 다르고,
    상기 복수의 제1 배선 및 상기 복수의 제2 배선의 범위내에서, 상기 제2 배선의 배선경로 배정을 행하는 배선층에 형성된 배선은, 평면적으로 볼 때, 상기 복수의 제1 배선의 각각의 배선경로 배정을 행하는 배선층에 형성된 복수의 배선의 근방을 통과하도록 배치되며,
    상기 복수의 비어의 범위내에서, 상기 복수의 제1 배선의 복수의 제1 비어 및 상기 제2 배선의 제2 비어의 이웃에는, 그라운드 플레인(ground plane)에 접속하는 복수의 제3 비어가 각각 배치되어 있는 것을 특징으로 하는 반도체장치.
  2. 제 1 항에 있어서,
    상기 배선 기판은, 상기 제1 배선층과 상기 제2 배선층과의 사이에 배치되고, 상기 그라운드 플레인이 형성된 제3 배선층과, 상기 제1 배선층과 상기 제2 배선층과의 사이에 배치되고, 전원 플레인이 형성된 제4 배선층을 더 가지고 있는 것을 특징으로 하는 반도체장치.
  3. 제 2 항에 있어서,
    상기 반도체 칩은, 상기 복수의 본딩 패드와 각각 전기적으로 접속되는 복수의 범프(bump) 전극을 가지고 있고,
    상기 복수의 범프 전극은, 상기 복수의 제1 칩 접속전극과 전기적으로 접속되는 복수의 제1 범프 전극과, 상기 제2 칩 접속전극과 전기적으로 접속되는 제2 범프 전극을 가지고 있으며,
    상기 반도체 칩은, 상기 복수의 범프 전극을 통하여 상기 배선 기판에 탑재되어 있는 것을 특징으로 하는 반도체장치.
  4. 제 3 항에 있어서,
    상기 제2 배선의 배선경로 배정을 행하는 배선층에 형성된 배선은, 평면적으로 볼 때, 상기 복수의 제1 배선의 각각의 배선경로 배정을 행하는 배선층에 형성된 복수의 배선과 교차하도록 배치되어 있는 것을 특징으로 하는 반도체장치.
  5. 제 4 항에 있어서,
    상기 복수의 제1 배선의 각각의 배선경로 배정을 행하는 배선층은, 상기 제1 배선층이고, 상기 제2 배선의 배선경로 배정을 행하는 배선층은, 상기 제2 배선층인 것을 특징으로 하는 반도체장치.
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