JPS62133743A - 多層配線基板 - Google Patents
多層配線基板Info
- Publication number
- JPS62133743A JPS62133743A JP27336685A JP27336685A JPS62133743A JP S62133743 A JPS62133743 A JP S62133743A JP 27336685 A JP27336685 A JP 27336685A JP 27336685 A JP27336685 A JP 27336685A JP S62133743 A JPS62133743 A JP S62133743A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- conductor layer
- conductor
- timing signal
- timing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5383—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、多層配線基板に係わり、特に信号配線層の構
成に関するものである。
成に関するものである。
従来、この種の多層配線基板は、例えば同期式の電子計
算機等に使用する場合、論理集積回路のクロック信号、
メモリ集積回路の書込パルス信号等のように他の一般的
な論理信号に比べて時間的精度が高いタイミング信号を
、搭載された集積回路に分配する必要があ少、これらの
信号は、従来は他の一般的な論理信号と同一配線層内に
配線されていた。
算機等に使用する場合、論理集積回路のクロック信号、
メモリ集積回路の書込パルス信号等のように他の一般的
な論理信号に比べて時間的精度が高いタイミング信号を
、搭載された集積回路に分配する必要があ少、これらの
信号は、従来は他の一般的な論理信号と同一配線層内に
配線されていた。
上述した従来の多層配線基板では、これらのタイミング
信号は、他の論理回路が動作するときに発生する電気的
ノイズを受は易く、時間的精度を高く保つには限界があ
った。また、他の論理信号からの雑音を受けにくくする
ためにタイミング信号の近傍は他の論理信号を配線しな
いようにしていたが、この場合には論理信号の配線でき
る領域が少なくなり、すべての配線を限られた配線層内
では配線できないことがあった。
信号は、他の論理回路が動作するときに発生する電気的
ノイズを受は易く、時間的精度を高く保つには限界があ
った。また、他の論理信号からの雑音を受けにくくする
ためにタイミング信号の近傍は他の論理信号を配線しな
いようにしていたが、この場合には論理信号の配線でき
る領域が少なくなり、すべての配線を限られた配線層内
では配線できないことがあった。
本発明に係わる多層配線基板は、クロック信号等のタイ
ミング信号のみを配線する導体層を設けるものである。
ミング信号のみを配線する導体層を設けるものである。
また、本発明ｅに係わる多層配線基板
は、上記導体層に、タイミング信号以外の信号であって
かつ動作中のタイミング信号に電気的ノイズを誘起させ
るととの少ない信号配線層を設けるものである。
かつ動作中のタイミング信号に電気的ノイズを誘起させ
るととの少ない信号配線層を設けるものである。
タイミング信号のみを配線する導体層が電気的ノイズを
受けにくくなる。
受けにくくなる。
次に本発明について図面を参照して説明する。
図は本発明の一実施例の多層配線基板の破断斜視図であ
る。同図において、多層配線基板１１は、セラミック基
板１２の上面に導体層２１〜２６と絶縁層３１〜３５と
が交互に積層され、各導体層間には必要に応じて層間接
続用ピアホール２Ｔにより導体層間が電気的に接続され
ており、一方セラミック基板１２の下面には入出力端子
４１が固着されており、前記導体層２１と入出力端子４
１の間はピアホール１３により電気的に接続されている
。集積回路５１は多層配線基板１１の上面に固着され、
リード６１ 、６２により導体層２６に接続されている
。前記リード６１に接続された導体層２５の配線はタイ
ミング信号配線であり、リード６２に接続された一般の
論理信号の動作によって導体層２２および２３から発生
する電気的ノイズは、接地または電源用配線層である導
体層２４・によりタイミング信号配線への影響が防止さ
れている。導体層２４は同図に示すようにピアホールが
貫通する部分以外はすべて導体面としてもよいし、配線
の特性インピーダンスを高くするために網目状の導体層
などにしてもよい、また、同図ではタイミング信号配線
は導体層２５の１層を使用しているが、必要に応じて２
層の導体層で配線してもよい。さらには、前記導体層２
５はタイミング信号のみでなく、タイミング信号が動作
する時は動作しないような論理信号など、タイミング信
号にノイズを与えない信号の配線を入れてもよい。なお
、導体層２１はセラミック基板１２のピアホール１３と
導体２２との接続のため、および電源。
る。同図において、多層配線基板１１は、セラミック基
板１２の上面に導体層２１〜２６と絶縁層３１〜３５と
が交互に積層され、各導体層間には必要に応じて層間接
続用ピアホール２Ｔにより導体層間が電気的に接続され
ており、一方セラミック基板１２の下面には入出力端子
４１が固着されており、前記導体層２１と入出力端子４
１の間はピアホール１３により電気的に接続されている
。集積回路５１は多層配線基板１１の上面に固着され、
リード６１ 、６２により導体層２６に接続されている
。前記リード６１に接続された導体層２５の配線はタイ
ミング信号配線であり、リード６２に接続された一般の
論理信号の動作によって導体層２２および２３から発生
する電気的ノイズは、接地または電源用配線層である導
体層２４・によりタイミング信号配線への影響が防止さ
れている。導体層２４は同図に示すようにピアホールが
貫通する部分以外はすべて導体面としてもよいし、配線
の特性インピーダンスを高くするために網目状の導体層
などにしてもよい、また、同図ではタイミング信号配線
は導体層２５の１層を使用しているが、必要に応じて２
層の導体層で配線してもよい。さらには、前記導体層２
５はタイミング信号のみでなく、タイミング信号が動作
する時は動作しないような論理信号など、タイミング信
号にノイズを与えない信号の配線を入れてもよい。なお
、導体層２１はセラミック基板１２のピアホール１３と
導体２２との接続のため、および電源。
接地配線等に使用される導体層である。
以上説明したように本発明によれば、タイミング信号の
みを配線した導体層を設け、他の論理信号との間に接地
層または電源層を配置することにより、時間的精度の高
いタイミング信号を使用できるという極めて優れた効果
が得られる。
みを配線した導体層を設け、他の論理信号との間に接地
層または電源層を配置することにより、時間的精度の高
いタイミング信号を使用できるという極めて優れた効果
が得られる。
図は本発明による多層配線基板の一実施例を示す破断斜
視図である。 １１・・・・多層配線基板、１２・−・・セラミック基
板、１３・・・・ピアホール、２１，２２゜２３．２４
，２５，２６ −・・−導体層、２Ｔ１１働・・ピアホ
ール、３Ｌ３２，３３，３４，３５・・・・絶縁層、４
１・・拳・入出力端子、５１・・・・集積回路、６１゜
６２＠ ・・ ｅリード。
視図である。 １１・・・・多層配線基板、１２・−・・セラミック基
板、１３・・・・ピアホール、２１，２２゜２３．２４
，２５，２６ −・・−導体層、２Ｔ１１働・・ピアホ
ール、３Ｌ３２，３３，３４，３５・・・・絶縁層、４
１・・拳・入出力端子、５１・・・・集積回路、６１゜
６２＠ ・・ ｅリード。
Claims (2)
- （１）セラミック基板上に複数の導体層と絶縁層とを交
互に積層した多層配線基板において、タイミング信号の
みを配線する導体層を有することを特徴とする多層配線
基板。 - （２）前記導体層に、タイミング信号以外の信号であっ
てかつ動作中のタイミング信号に電気的ノイズを誘起さ
せることの少ない信号配線層を有することを特徴とした
特許請求の範囲第１項記載の多層配線基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27336685A JPS62133743A (ja) | 1985-12-06 | 1985-12-06 | 多層配線基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27336685A JPS62133743A (ja) | 1985-12-06 | 1985-12-06 | 多層配線基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62133743A true JPS62133743A (ja) | 1987-06-16 |
Family
ID=17526898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27336685A Pending JPS62133743A (ja) | 1985-12-06 | 1985-12-06 | 多層配線基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62133743A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996041376A1 (en) * | 1995-06-07 | 1996-12-19 | International Business Machines Corporation | Mesh planes for multilayer module |
| US5590030A (en) * | 1989-01-13 | 1996-12-31 | Hitachi, Ltd. | Circuit board capable of efficiently conducting heat through an inside thereof using thermal lands surrounding through-hole connections |
| JP2005340247A (ja) * | 2004-05-24 | 2005-12-08 | Renesas Technology Corp | 半導体装置 |
-
1985
- 1985-12-06 JP JP27336685A patent/JPS62133743A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5590030A (en) * | 1989-01-13 | 1996-12-31 | Hitachi, Ltd. | Circuit board capable of efficiently conducting heat through an inside thereof using thermal lands surrounding through-hole connections |
| WO1996041376A1 (en) * | 1995-06-07 | 1996-12-19 | International Business Machines Corporation | Mesh planes for multilayer module |
| JP2005340247A (ja) * | 2004-05-24 | 2005-12-08 | Renesas Technology Corp | 半導体装置 |
| JP4647243B2 (ja) * | 2004-05-24 | 2011-03-09 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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