JPH0684895A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0684895A JPH0684895A JP4233735A JP23373592A JPH0684895A JP H0684895 A JPH0684895 A JP H0684895A JP 4233735 A JP4233735 A JP 4233735A JP 23373592 A JP23373592 A JP 23373592A JP H0684895 A JPH0684895 A JP H0684895A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- electrode pad
- semiconductor device
- electrode pads
- area
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】半導体チップの面積の縮小が可能な構成を持つ
半導体装置を提供することである。 【構成】半導体チップ10上の周縁部に形成されている電
極パッド12同士の間隔はは電極パッド12と外部電気回路
との接続技術が可能とする最小の間隔にしてある。素子
形成領域11は所望の電気回路を形成するのに必要な最小
の面積となっており、領域11の周囲に形成されるバッフ
ァ回路13同士の間隔は上記電極パッド12同士の間隔より
も狭くなっている。このため、電極パッド12とバッファ
回路13とを接続する導線14を屈曲配線している。したが
って、素子形成領域11の面積を電極パッド12同士の間隔
に左右されずに縮小できる。
半導体装置を提供することである。 【構成】半導体チップ10上の周縁部に形成されている電
極パッド12同士の間隔はは電極パッド12と外部電気回路
との接続技術が可能とする最小の間隔にしてある。素子
形成領域11は所望の電気回路を形成するのに必要な最小
の面積となっており、領域11の周囲に形成されるバッフ
ァ回路13同士の間隔は上記電極パッド12同士の間隔より
も狭くなっている。このため、電極パッド12とバッファ
回路13とを接続する導線14を屈曲配線している。したが
って、素子形成領域11の面積を電極パッド12同士の間隔
に左右されずに縮小できる。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置に係り、特
に半導体チップの縮小技術に関する。
に半導体チップの縮小技術に関する。
【０００２】
【従来の技術】図２は従来の半導体装置の平面図であ
る。図において、20は正方形の半導体チップであり、半
導体チップ上の中心部の正方形の素子領域21には電気回
路が形成されており、半導体チップ上の周縁部には電極
パッド22が形成されている。素子領域21の周囲には上記
電気回路へ電気信号の入出力を行うためのバッファ回路
23が形成されている。電極パッド22とバッファ回路23と
は全て真直ぐな導線24によって接続されている。
る。図において、20は正方形の半導体チップであり、半
導体チップ上の中心部の正方形の素子領域21には電気回
路が形成されており、半導体チップ上の周縁部には電極
パッド22が形成されている。素子領域21の周囲には上記
電気回路へ電気信号の入出力を行うためのバッファ回路
23が形成されている。電極パッド22とバッファ回路23と
は全て真直ぐな導線24によって接続されている。
【０００３】
【発明が解決しようとする課題】上記半導体チップ20上
の電極パッド22同士の最小間隔は電極パッドを図示して
いないリードや基板上の配線に接続する技術によって制
限される。そして、電極パッド22から延びる導線24が真
直ぐであるため、導線24が接続するバッファ回路23同士
の間隔は電極パッド22同士の間隔と同じにしてある。し
たがって、バッファ回路23が周囲に形成されている素子
領域21の一辺の長さは電極パッド22同士の間隔により制
限されることになる。また、半導体チップ20の一辺に沿
って配置されている電極パッド22の端から端までの長さ
は素子領域21の一辺の長さとほぼ同じとなる。そして、
電極パッド22は正方形の素子領域21の外側に配置される
ため、半導体チップ20上の素子領域21の外側の四隅に電
極パッド22が形成されない無駄な領域が生じている。
の電極パッド22同士の最小間隔は電極パッドを図示して
いないリードや基板上の配線に接続する技術によって制
限される。そして、電極パッド22から延びる導線24が真
直ぐであるため、導線24が接続するバッファ回路23同士
の間隔は電極パッド22同士の間隔と同じにしてある。し
たがって、バッファ回路23が周囲に形成されている素子
領域21の一辺の長さは電極パッド22同士の間隔により制
限されることになる。また、半導体チップ20の一辺に沿
って配置されている電極パッド22の端から端までの長さ
は素子領域21の一辺の長さとほぼ同じとなる。そして、
電極パッド22は正方形の素子領域21の外側に配置される
ため、半導体チップ20上の素子領域21の外側の四隅に電
極パッド22が形成されない無駄な領域が生じている。
【０００４】ここで、最小の間隔で電極パッド22同士を
半導体チップ20上に配置する設計をした場合を考える。
この場合、素子領域21の一辺の長さが決定され、素子領
域21の面積が決定される。ところで、素子領域21に形成
する電気回路の最小面積は素子加工技術により決まる。
したがって、素子加工技術により決まる電気回路の最小
面積よりも上記素子領域21の面積が大きい場合、不必要
に大きい素子領域21に対して電気回路の設計を行うこと
になる。この結果、面積の大きい半導体チップ20を使う
ため、高価な半導体装置を提供するという問題がある。
この発明は上記の事情を考慮してなされたものであり、
その目的は半導体チップの面積の縮小が可能な構成を持
つ半導体装置を提供することである。
半導体チップ20上に配置する設計をした場合を考える。
この場合、素子領域21の一辺の長さが決定され、素子領
域21の面積が決定される。ところで、素子領域21に形成
する電気回路の最小面積は素子加工技術により決まる。
したがって、素子加工技術により決まる電気回路の最小
面積よりも上記素子領域21の面積が大きい場合、不必要
に大きい素子領域21に対して電気回路の設計を行うこと
になる。この結果、面積の大きい半導体チップ20を使う
ため、高価な半導体装置を提供するという問題がある。
この発明は上記の事情を考慮してなされたものであり、
その目的は半導体チップの面積の縮小が可能な構成を持
つ半導体装置を提供することである。
【０００５】
【課題を解決するための手段】この発明による半導体装
置は半導体チップ上の中心部に形成される電気回路と、
半導体チップ上の周縁部に形成される電極パッドと、上
記電気回路と電極パッドを接続する導線とを具備し、上
記導線の中に屈曲配線されている導線があることを特徴
とする。
置は半導体チップ上の中心部に形成される電気回路と、
半導体チップ上の周縁部に形成される電極パッドと、上
記電気回路と電極パッドを接続する導線とを具備し、上
記導線の中に屈曲配線されている導線があることを特徴
とする。
【０００６】
【作用】電極パッドとバッファ回路との間の導線を屈曲
配線することで、直線状に配列された電極パッドの端か
ら端までの長さよりも辺長が短い素子領域に対し、電極
パッドから素子領域周囲に設けたバッファ回路へ配線す
ることが可能となる。
配線することで、直線状に配列された電極パッドの端か
ら端までの長さよりも辺長が短い素子領域に対し、電極
パッドから素子領域周囲に設けたバッファ回路へ配線す
ることが可能となる。
【０００７】
【実施例】以下図面を参照して、この発明を実施例によ
り説明する。
り説明する。
【０００８】図１はこの発明の一実施例に係る半導体装
置の平面図である。図において、10は正方形の半導体チ
ップであり、半導体チップ上の中心部の正方形の素子領
域11には電気回路が形成されており、半導体チップ上の
周縁部には電極パッド12が形成されている。素子領域11
の周囲には上記電気回路へ電気信号の入出力を行うため
のバッファ回路13が形成されている。14は電極パッド12
とバッファ回路13とを接続する導線である。
置の平面図である。図において、10は正方形の半導体チ
ップであり、半導体チップ上の中心部の正方形の素子領
域11には電気回路が形成されており、半導体チップ上の
周縁部には電極パッド12が形成されている。素子領域11
の周囲には上記電気回路へ電気信号の入出力を行うため
のバッファ回路13が形成されている。14は電極パッド12
とバッファ回路13とを接続する導線である。
【０００９】上記導線14は電極パッド12からＬ字状に曲
げられて隣の導線14との間隔を狭め、再びＬ字状に曲げ
られてバッファ回路13に接続される屈曲配線が施されて
いる。したがって、上記バッファ回路13同士の間隔は電
極パッド12同士の間隔よりも狭くなっている。さらに、
バッファ回路13が周囲に設けられている素子領域11の一
辺の長さは半導体チップ10の一辺に沿って形成された電
極パッド12の端から端までの長さよりも短くなってい
る。この結果、素子形成領域の一辺の長さが半導体チッ
プの一辺に沿って直線状に配置されるように形成された
電極パッドの端から端までの長さと同一であった従来例
の半導体装置に比べると、実施例では素子形成領域の辺
長を短くできる。
げられて隣の導線14との間隔を狭め、再びＬ字状に曲げ
られてバッファ回路13に接続される屈曲配線が施されて
いる。したがって、上記バッファ回路13同士の間隔は電
極パッド12同士の間隔よりも狭くなっている。さらに、
バッファ回路13が周囲に設けられている素子領域11の一
辺の長さは半導体チップ10の一辺に沿って形成された電
極パッド12の端から端までの長さよりも短くなってい
る。この結果、素子形成領域の一辺の長さが半導体チッ
プの一辺に沿って直線状に配置されるように形成された
電極パッドの端から端までの長さと同一であった従来例
の半導体装置に比べると、実施例では素子形成領域の辺
長を短くできる。
【００１０】したがって、素子加工技術が所望の電気回
路を形成するのに必要とする素子形成領域の面積が最小
間隔で直線状に並んでいる電極パッドの端から端までの
長さを辺長とする素子形成領域の面積よりも小さい場
合、従来よりも面積の小さい半導体チップを使用するこ
とができる。この結果、従来よりもコストの低減する半
導体装置を提供することができる。
路を形成するのに必要とする素子形成領域の面積が最小
間隔で直線状に並んでいる電極パッドの端から端までの
長さを辺長とする素子形成領域の面積よりも小さい場
合、従来よりも面積の小さい半導体チップを使用するこ
とができる。この結果、従来よりもコストの低減する半
導体装置を提供することができる。
【００１１】また、素子形成領域の辺長より直線状に並
んでいる電極パッドの端から端までの長さが長くなるこ
とで、半導体チップの四隅に生じる電極パッドが形成さ
れない領域を従来よりも小さくすることがきる。
んでいる電極パッドの端から端までの長さが長くなるこ
とで、半導体チップの四隅に生じる電極パッドが形成さ
れない領域を従来よりも小さくすることがきる。
【００１２】上記素子形成領域11の辺長が最小間隔で直
線状に並べた電極パッド12の端から端までの長さよりも
極端に短くなる場合には、導線14の配線を図３に示すよ
うにする。導線14は半導体チップ10の角に近いとことに
形成された電極パッド12と接続するものほど、バッファ
回路13側のＬ字状の屈曲部をバッファ回路13に近いとこ
とで行うようにしてある。この様に導線14を配線するこ
とにより、電極パッド12同士の間隔よりも極端に相互の
間隔が小さいバッファ回路13と電極パッド12とを導線14
で接続することができる。
線状に並べた電極パッド12の端から端までの長さよりも
極端に短くなる場合には、導線14の配線を図３に示すよ
うにする。導線14は半導体チップ10の角に近いとことに
形成された電極パッド12と接続するものほど、バッファ
回路13側のＬ字状の屈曲部をバッファ回路13に近いとこ
とで行うようにしてある。この様に導線14を配線するこ
とにより、電極パッド12同士の間隔よりも極端に相互の
間隔が小さいバッファ回路13と電極パッド12とを導線14
で接続することができる。
【００１３】なお、上記半導体チップ10および素子形成
領域11の形状は正方形である場合について説明したが、
これはそれぞれ長方形であってもよい。また、上記実施
例では各導線14ごとに電気信号の入出力のためにバッフ
ァ回路13が設けてあるが、電気信号の種類あるいは素子
形成領域11に形成される電気回路の内容によってはバッ
ファ回路13を形成せずに該電気回路と導線14とを直接接
続する場合もある。
領域11の形状は正方形である場合について説明したが、
これはそれぞれ長方形であってもよい。また、上記実施
例では各導線14ごとに電気信号の入出力のためにバッフ
ァ回路13が設けてあるが、電気信号の種類あるいは素子
形成領域11に形成される電気回路の内容によってはバッ
ファ回路13を形成せずに該電気回路と導線14とを直接接
続する場合もある。
【００１４】
【発明の効果】以上説明したように、この発明によれば
半導体チップの面積の縮小が可能な構成を持つ半導体装
置を提供することができる。
半導体チップの面積の縮小が可能な構成を持つ半導体装
置を提供することができる。
【図１】この発明の一実施例に係る半導体装置の平面
図。
図。
【図２】従来の半導体装置の平面図。
【図３】この発明の一実施例に係る半導体装置の部分平
面図。
面図。
10…半導体チップ、11…素子形成領域、12…電極パッ
ド、13…バッファ回路、14…導線。
ド、13…バッファ回路、14…導線。
Claims (2)
- 【請求項１】 半導体チップ上の中心部に形成される電
気回路と、 半導体チップ上の周縁部に形成される電極パッドと、 上記電気回路と電極パッドを接続する導線とを具備し、 上記導線の中に屈曲配線されている導線があることを特
徴とする半導体装置。 - 【請求項２】 上記半導体チップの中心から遠い電極パ
ッドと接続する導線ほど、導線の上記電気回路側の屈曲
部が電気回路に近いところにあることを特徴とする請求
項１に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4233735A JPH0684895A (ja) | 1992-09-01 | 1992-09-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4233735A JPH0684895A (ja) | 1992-09-01 | 1992-09-01 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0684895A true JPH0684895A (ja) | 1994-03-25 |
Family
ID=16959757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4233735A Pending JPH0684895A (ja) | 1992-09-01 | 1992-09-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0684895A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5742079A (en) * | 1991-12-10 | 1998-04-21 | Vlsi Technology, Inc. | Integrated circuit with variable pad pitch |
| US6130484A (en) * | 1997-07-17 | 2000-10-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| JP2005116861A (ja) * | 2003-10-09 | 2005-04-28 | Renesas Technology Corp | 半導体装置およびそのレイアウト方法 |
-
1992
- 1992-09-01 JP JP4233735A patent/JPH0684895A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5742079A (en) * | 1991-12-10 | 1998-04-21 | Vlsi Technology, Inc. | Integrated circuit with variable pad pitch |
| US6130484A (en) * | 1997-07-17 | 2000-10-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| JP2005116861A (ja) * | 2003-10-09 | 2005-04-28 | Renesas Technology Corp | 半導体装置およびそのレイアウト方法 |
| JP4624660B2 (ja) * | 2003-10-09 | 2011-02-02 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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