JPH1145903A - 半導体素子及び半導体装置 - Google Patents

半導体素子及び半導体装置

Info

Publication number
JPH1145903A
JPH1145903A JP9215666A JP21566697A JPH1145903A JP H1145903 A JPH1145903 A JP H1145903A JP 9215666 A JP9215666 A JP 9215666A JP 21566697 A JP21566697 A JP 21566697A JP H1145903 A JPH1145903 A JP H1145903A
Authority
JP
Japan
Prior art keywords
pads
semiconductor device
pad
center line
conductors
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP9215666A
Other languages
English (en)
Other versions
JP3493118B2 (ja
Inventor
Shigeru Yamada
茂 山田
Yoichi Obara
洋一 小原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP21566697A priority Critical patent/JP3493118B2/ja
Priority to US09/110,965 priority patent/US6121690A/en
Publication of JPH1145903A publication Critical patent/JPH1145903A/ja
Application granted granted Critical
Publication of JP3493118B2 publication Critical patent/JP3493118B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494—Connecting portions
    • H01L2224/4943—Connecting portions the connecting portions being staggered
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494—Connecting portions
    • H01L2224/4943—Connecting portions the connecting portions being staggered
    • H01L2224/49431—Connecting portions the connecting portions being staggered on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】 【課題】 パッドとリードとを接続する導線同士の間隔
を調整することができ，特に半導体素子のコーナー部に
おいて導線同士の接触を回避できる半導体素子及び半導
体装置を提供する。 【解決手段】 素子周辺に沿ってパッド２，３が複数列
に配置されている半導体素子１において，前記複数列の
パッド２，３の内，少なくとも何れか一つの列のパッド
３が，素子周辺に沿って横長に偏平した形状である。こ
の半導体素子１は，パッド３に対する導線の接続位置を
横にずらすことができ，導線同士の間隔をなるべく等し
くできる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は，半導体素子及び
半導体装置の構造に関する。
【０００２】
【従来技術の説明】半導体装置の製造において，半導体
素子に設けられたパッドとリードとを微細な導線を用い
て電気的に接続するワイヤボンディング方式が知られて
いる。このワイヤボンディング方式は，接続が容易であ
り，信頼性も高いため，広く普及している。近年，高付
加価値を実現するために半導体素子の集積度は非常に高
くなっており，それに伴っていわゆる多ピン化が進み，
パッド及びリードとそれらを接続する導線の数が増えて
きている。そして，ワイヤボンディングにも，例えば数
ミリ四方の半導体素子の素子周辺に沿って配置された数
十〜数百個のパッドとリードとを導線でそれぞれ接続
し，更に，各導線同士が接触して電気的な短絡や動作不
良を起こさないようにすることが要求されている。
【０００３】従来，このような要求に対応する技術とし
て，先ず，特開平４−２６９８５６号が開示されてい
る。即ち，この半導体素子１００は，図１０，１１に示
すように，半導体素子１００の周辺に沿って，内側のパ
ッド１０１と外側のパッド１０２を千鳥状に二列に配列
することにより，素子周辺に沿って多数のパッドを配置
した構成になっている。この半導体素子１００では，内
側のパッド１０１と外側のパッド１０２は同程度の大き
さを有しており，両者は，半ピッチずらして互い違いに
配置されている。そして，この半導体素子１００を半導
体装置に適用する場合，パッド１０１，１０２とリード
１０３を金線等の導線１０４，１０５によって交互に接
続していた。この場合，導線１０４，１０５同士の接触
による電気的不良を防止するため，外側のパッド１０２
とリード１０３を結ぶ導線１０５の上方に，内側のパッ
ド１０１とリード１０３を結ぶ導線１０４を配置してい
た。このように，従来は，内側のパッド１０１とリード
１０３を結ぶ導線１０４と，外側のパッド１０２とリー
ド１０３を結ぶ導線１０５との高さを異ならせることに
より，両者の接触を防いでいた。
【０００４】また従来，特開平６−５３４１３号も開示
されている。即ち，この半導体素子１１０においても，
図１２に示すように，半導体素子１１０の周辺に沿っ
て，内側のパッド１１１と外側のパッド１１２を千鳥状
に二列に配列した構成になっている。この半導体素子１
１０では，内側のパッド１１１と外側のパッド１１２は
いずれも正方形であるが，両者の大きさが相違してお
り，図示の例では，外側のパッド１１２が内側のパッド
１１１よりも大きくなっている。そして，ワイヤボンデ
ィングを行う場合は，外側の大きいパッド１１２を使用
し，ＴＡＢンディングを行う場合は，内側のパッド１１
１と外側のパッド１１２の両方を使用することにより，
汎用性を向上させている。
【０００５】
【発明が解決しようとする課題】しかしながら，特開平
４−２６９８５６号に開示された半導体素子１００のよ
うに，内側のパッド１０１とリード１０３を結ぶ導線１
０４と，外側のパッド１０２とリード１０３を結ぶ導線
１０５との高さを異ならせると，どうしても半導体装置
の高さが高くなるため，主流である薄型のパッケージに
は適用できない。また，この半導体素子１００は，図１
０に示されるように，中心線１０６に近い部分では導線
１０４，１０５同士はほぼ並行となるが，半導体素子１
００のコーナー部１００’に近づくほど導線１０４，１
０５が斜めになって，互いのオーバーラップが大きくな
るため，電気的な不良が起きやすくなり，組み立て不良
となりやすい。更に，検査等も困難になってしまう。ま
た，リード１０３も専用設計としなければならず，開発
コストが高くなってしまう。
【０００６】また特開平６−５３４１３号の半導体素子
１１０は，ワイヤボンディング用のパッド１１２が外側
に一列にしか配置されておらず，その形状も相当に大き
い正方形状であって，最近の多ピン化に対応できない構
成である。
【０００７】本発明は，上記のような問題点に鑑みてな
されたものであり，その目的は，パッドとリードとを接
続する導線同士の間隔を調整することができ，特に半導
体素子のコーナー部において導線同士の接触を回避でき
る半導体素子及び半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】この目的を達成するため
に，請求項１の発明は，素子周辺に沿ってパッドが複数
列に配置されている半導体素子において，前記複数列の
パッドの内，少なくとも何れか一つの列のパッドが，素
子周辺に沿って横長に偏平した形状であることを特徴と
する。
【０００９】この請求項１の半導体素子は，いずれかの
列に配置されたパッドが素子周辺に沿って横長に偏平し
た形状となっていて，パッドに対する導線の接続位置を
横にずらすことができ，例えば，中心線に近い部分で
は，横長に偏平したパッドの中心線よりの位置に導線を
接続し，半導体素子のコーナー部に近い部分では，横長
に偏平したパッドの中心線から離れた位置に導線を接続
するなどといった手法を採ることにより，導線同士の間
隔をなるべく等しくすることが可能となる。
【００１０】この請求項１の半導体素子において，請求
項２に記載したように，前記扁平した形状のパッドの横
幅を，他の列のパッドの横幅の１．５〜２倍の長さにす
ることが好ましい。また，請求項３に記載したように，
前記複数列のパッドを中心線に対して左右対称に配列
し，前記扁平した形状のパッドの中心線に対する外側の
辺と，他の列のパッドの中心線に対する外側の辺とが，
中心線からそれぞれ同じ距離となるように各パッドを配
置しても良い。また，請求項４に記載したように，前記
複数列のパッドを中心線に対して左右対称に配列し，前
記扁平した形状のパッドの中心線に対する内側の辺と，
他の列のパッドの中心線に対する内側の辺とが，中心線
からそれぞれ同じ距離となるように各パッドを配置して
も良い。
【００１１】請求項５の発明は，これら請求項１，２，
３又は４のいずれかに記載の半導体素子の各パッドとリ
ードとを導線にてそれぞれ電気的に接続してなる半導体
装置において，前記導線を略等しい間隔で配置したこと
を特徴とする。
【００１２】この請求項５の半導体装置のように，導線
を略等しい間隔で配置することにより，電気的な不良の
ない動作の安定した半導体装置を提供できるようにな
る。なお，最近の主流である薄型のパッケージに適用で
きるように，請求項６に記載したように，前記導線の高
さは略同一にするのが良い。
【００１３】
【発明の実施の形態】以下，添付の図面を参照しながら
本発明の好ましい実施の形態について説明する。図１
は，本発明の第１の実施の形態にかかる半導体素子１の
平面図であり，図２は，この半導体素子１の一部を拡大
して示した部分図である。
【００１４】この半導体素子１の表面には，周辺に沿っ
てパッド２，３が二列に配置されている。図示はしない
が，半導体素子１の内部にはＬＳＩなどといった電子回
路が内蔵されており，これらパッド２，３を介してその
電子回路に信号を入出力させるようになっている。図示
の例では，内側に配列されたパッド２は，いずれも正方
形状になっている。一方，外側に配列されたパッド３
は，いずれも素子周辺に沿って横長に偏平した長方形状
になっている。そして図２に示すように，この第１の実
施の形態では，外側に配列されたパッド３の横幅Ｌ
3を，内側に配列されたパッド２の横幅Ｌ2の１．５〜２
倍の長さに設定している。
【００１５】更に，この第１の実施の形態では，内側に
配列されたパッド２と外側に配列されたパッド３のいず
れも，図１に示す半導体素子１の中心線５に対して左右
対称に配列している。また，図２に示したように，内側
の正方形状に形成されたパッド２における中心線５に対
する外側の辺２’と，外側の長方形状に形成されたパッ
ド３における中心線５に対する外側の辺３’とが，中心
線５からそれぞれ同じ距離となるように各パッド２，３
をそれぞれ配置している。
【００１６】この半導体素子１を半導体装置に組み立て
る場合，図３に示すように，半導体素子１の周囲にリー
ド６を配置し，各パッド２，３とリード６とを金線など
の導線７でそれぞれ接続する。この場合，内側に配列さ
れたパッド２に対しては，基本的に導線７をパッド２の
中央に接続する。一方，外側に配列されたパッド３に対
しては，半導体素子１の中心線５に近い部分では，長方
形状をなすパッド３の中心線５に近い位置に導線７を接
続し，半導体素子１のコーナー部１’では，長方形状を
なすパッド３の中心線５から離れた位置に導線７を接続
するようにする。このようにすれば，半導体素子１の中
心線５に近い部分とコーナー部１’のいずれにおいて
も，導線７同士の間隔をなるべく等しくすることができ
る。
【００１７】この第１の実施の形態にかかる半導体素子
１によれば，外側に配列されたパッド３が横長に扁平し
た長方形状であるので，導線７を任意の位置に接続で
き，導線７同士の間隔をなるべく等しくすることによ
り，導線７同士の電気的接触が無く，半導体装置の組立
が容易になる。また，パッド３が長方形状であると，ワ
イヤボンディングもし易い。
【００１８】また，この第１の実施の形態にかかる半導
体素子１によれば，導線７同士の間隔をなるべく等しく
することができるので，図４に示すように，内側に配列
されたパッド２とリード６を接続している導線７と，外
側に配列されたパッド３とリード６を接続している導線
７とを同じ高さにしても，導線７同士が接触する心配が
ない。このように全部の導線７を同じ高さに配置するこ
とにより，薄型の半導体装置を製造できるようになる。
このため，ＴＱＦＰ，ＬＱＦＰといった薄型の半導体装
置を容易に製造できることとなる。
【００１９】次に，図５は，本発明の第２の実施の形態
にかかる半導体素子１１の平面図であり，図６は，この
半導体素子１１の一部を拡大して示した部分図である。
この半導体素子１１の表面においても，周辺に沿ってパ
ッド１２，１３が二列に配置されている。先と同様に，
半導体素子１１の内部にはＬＳＩなどといった電子回路
が内蔵されており，これらパッド１２，１３を介してそ
の電子回路に信号を入出力させるようになっている。図
示の例では，内側に配列されたパッド１２は，いずれも
素子周辺に沿って横長に偏平した長方形状になってい
る。一方，外側に配列されたパッド１３は，いずれも正
方形状になっている。そして図６に示すように，この第
２の実施の形態では，内側に配列されたパッド１２の横
幅Ｌ12を，外側に配列されたパッド１３の横幅Ｌ13の
１．５〜２倍の長さに設定している。
【００２０】更に，この第２の実施の形態でも，内側に
配列されたパッド１２と外側に配列されたパッド１３の
いずれも，図５に示す半導体素子１１の中心線１５に対
して左右対称に配列している。また，図６に示したよう
に，内側の長方形状に形成されたパッド１２における中
心線１５に対する内側の辺１２’と，外側の正方形状に
形成されたパッド１３における中心線１５に対する内側
の辺１３’とが，中心線１５からそれぞれ同じ距離とな
るように各パッド１２，１３を配置している。
【００２１】この第２の実施の形態にかかる半導体素子
２によれば，内側に配列された長方形状のパッド１２に
対して導線を任意の位置に接続でき，各パッド１２，１
３に接続する導線同士の間隔をなるべく等しくすること
により，導線同士の電気的接触を無くすことができ，半
導体装置の組立が容易になる。従って，先に説明した第
１の実施の形態の半導体素子１と同様に，薄型の半導体
装置を製造できるようになり，ＴＱＦＰ，ＬＱＦＰとい
った薄型の半導体装置を容易にできるようになる。
【００２２】以上，添付図面を参照にしながら本発明の
好適な実施の形態について説明したが，本発明は以上に
説明した実施の形態に限定されない。当業者であれば，
特許請求の範囲に記載された技術的思想の範疇内におい
て各種の変更例または修正例に想到し得ることは明らか
であり，それらについても当然に本発明の技術的範囲に
属するものと了解される。例えば，図７に示すように，
内側のパッド２２と外側のパッド２３の配置は，半導体
素子２１の中央線２５に対して左右対称にしなくても良
い。また，図８に示す半導体素子３１のように，外側の
長方形状のパッド３３の中心位置と，内側の正方形状の
パッド３２の中心位置とが，中心線３５からそれぞれ同
じ距離となるように各パッド３２，３３を配置しても良
い。また，内側のパッドと外側のパッドは，何れか一方
のみのパッドが，半導体素子周辺に沿って横長に偏平し
た形状であっても良いが，例えば図９に示す半導体素子
４１のように，内側のパッド４２と外側のパッド４３の
両方が横長に偏平した長方形状であっても良い。また，
パッドの形状は長方形に限らず，横長に偏平した形状で
あれば，楕円，多角形等でも良い。更に，パッドの配列
は２列に限らず，半導体素子の周辺に沿ってパッドを３
列以上配置しても良い。
【００２３】
【発明の効果】本発明の半導体素子は，パッドに接続さ
れる導線同士の間隔を調整してほぼ等間隔にできるの
で，導線同士の電気的接触が無く，半導体装置の組立が
容易になる。また，導線を同じ高さに配置することによ
り，薄型の半導体装置を製造できるようになる。このた
め，ＴＱＦＰ，ＬＱＦＰといった薄型の半導体装置を容
易に製造できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態にかかる半導体素子
の平面図である。
【図２】本発明の第１の実施の形態にかかる半導体素子
の一部を拡大して示した部分図である。
【図３】本発明の第１の実施の形態にかかる半導体素子
によって製造される半導体装置の説明図である。
【図４】導線の拡大図である。
【図５】本発明の第２の実施の形態にかかる半導体素子
の平面図である。
【図６】本発明の第２の実施の形態にかかる半導体素子
の一部を拡大して示した部分図である。
【図７】内側のパッドと外側のパッドを中央線に対して
左右対称に配置していない実施の形態にかかる半導体素
子の平面図である。
【図８】外側のパッドの中心位置と内側のパッドの中心
位置とが中心線からそれぞれ同じ距離となるように配置
した実施の形態にかかる半導体素子の平面図である。
【図９】内側のパッドと外側のパッドの両方を長方形状
とした実施の形態にかかる半導体素子の平面図である。
【図１０】従来の半導体素子の平面図である。
【図１１】従来の半導体素子の断面図である。
【図１２】図１０とは異なる従来の半導体素子の平面図
である。
【符号の説明】
１ 半導体素子 ２，３ パッド ５ 中心線 ６ リード ７ 導線

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 素子周辺に沿ってパッドが複数列に配置
    されている半導体素子において，前記複数列のパッドの
    内，少なくとも何れか一つの列のパッドが，素子周辺に
    沿って横長に偏平した形状であることを特徴とする半導
    体素子。
  2. 【請求項２】 前記扁平した形状のパッドの横幅を，他
    の列のパッドの横幅の１．５〜２倍の長さにしたことを
    特徴とする請求項１に記載の半導体素子。
  3. 【請求項３】 前記複数列のパッドを中心線に対して左
    右対称に配列し，前記扁平した形状のパッドの中心線に
    対する外側の辺と，他の列のパッドの中心線に対する外
    側の辺とが，中心線からそれぞれ同じ距離となるように
    各パッドを配置したことを特徴とする請求項１又は２に
    記載の半導体素子。
  4. 【請求項４】 前記複数列のパッドを中心線に対して左
    右対称に配列し，前記扁平した形状のパッドの中心線に
    対する内側の辺と，他の列のパッドの中心線に対する内
    側の辺とが，中心線からそれぞれ同じ距離となるように
    各パッドを配置したことを特徴とする請求項１又は２に
    記載の半導体素子。
  5. 【請求項５】 請求項１，２，３又は４のいずれかに記
    載の半導体素子の各パッドとリードとを導線にてそれぞ
    れ電気的に接続してなる半導体装置において，前記導線
    を略等しい間隔で配置したことを特徴とする半導体装
    置。
  6. 【請求項６】 前記導線の高さを略同一にしたことを特
    徴とする請求項５に記載の半導体装置。
JP21566697A 1997-07-25 1997-07-25 半導体素子及び半導体装置 Expired - Fee Related JP3493118B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP21566697A JP3493118B2 (ja) 1997-07-25 1997-07-25 半導体素子及び半導体装置
US09/110,965 US6121690A (en) 1997-07-25 1998-07-07 Semiconductor device having two pluralities of electrode pads, pads of different pluralities having different widths and respective pads of different pluralities having an aligned transverse edge

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP21566697A JP3493118B2 (ja) 1997-07-25 1997-07-25 半導体素子及び半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2003344068A Division JP3887620B2 (ja) 2003-10-02 2003-10-02 半導体素子及び半導体装置

Publications (2)

Publication Number Publication Date
JPH1145903A true JPH1145903A (ja) 1999-02-16
JP3493118B2 JP3493118B2 (ja) 2004-02-03

Family

ID=16676169

Family Applications (1)

Application Number Title Priority Date Filing Date
JP21566697A Expired - Fee Related JP3493118B2 (ja) 1997-07-25 1997-07-25 半導体素子及び半導体装置

Country Status (2)

Country Link
US (1) US6121690A (ja)
JP (1) JP3493118B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007258469A (ja) * 2006-03-23 2007-10-04 Nec Electronics Corp 半導体集積回路装置
KR101423486B1 (ko) * 2006-12-05 2014-07-25 라피스 세미컨덕터 가부시키가이샤 반도체 기억장치

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3516608B2 (ja) * 1999-04-27 2004-04-05 沖電気工業株式会社 半導体装置
JP3558595B2 (ja) * 2000-12-22 2004-08-25 松下電器産業株式会社 半導体チップ，半導体チップ群及びマルチチップモジュール
US6476506B1 (en) * 2001-09-28 2002-11-05 Motorola, Inc. Packaged semiconductor with multiple rows of bond pads and method therefor
JP2003163239A (ja) * 2001-11-27 2003-06-06 Mitsubishi Electric Corp 半導体装置、半導体チップの支持部材及び電気接続用部材
WO2003065451A1 (en) * 2002-01-31 2003-08-07 Thomson Licensing S.A. Flip chip die bond pads, die bond pad placement and routing optimization
US6717270B1 (en) 2003-04-09 2004-04-06 Motorola, Inc. Integrated circuit die I/O cells
US7009282B2 (en) * 2003-09-26 2006-03-07 Agere Systems Inc. Packaged integrated circuit providing trace access to high-speed leads
US7737553B2 (en) * 2004-10-06 2010-06-15 Panasonic Corporation Semiconductor device
US20060131726A1 (en) * 2004-12-22 2006-06-22 Bruch Thomas P Arrangement of input/output pads on an integrated circuit
US10031549B2 (en) 2008-07-10 2018-07-24 Apple Inc. Transitioning between modes of input
JP5395407B2 (ja) * 2008-11-12 2014-01-22 ルネサスエレクトロニクス株式会社 表示装置駆動用半導体集積回路装置および表示装置駆動用半導体集積回路装置の製造方法
JP5656644B2 (ja) * 2008-12-19 2015-01-21 株式会社アドバンテスト 半導体装置、半導体装置の製造方法およびスイッチ回路
JP5968713B2 (ja) 2012-07-30 2016-08-10 ルネサスエレクトロニクス株式会社 半導体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3046630B2 (ja) * 1991-02-26 2000-05-29 株式会社日立製作所 半導体集積回路装置
JPH0653413A (ja) * 1992-07-29 1994-02-25 Nec Corp 半導体集積回路
JPH07235564A (ja) * 1993-12-27 1995-09-05 Toshiba Corp 半導体装置
US5468999A (en) * 1994-05-26 1995-11-21 Motorola, Inc. Liquid encapsulated ball grid array semiconductor device with fine pitch wire bonding

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007258469A (ja) * 2006-03-23 2007-10-04 Nec Electronics Corp 半導体集積回路装置
KR101423486B1 (ko) * 2006-12-05 2014-07-25 라피스 세미컨덕터 가부시키가이샤 반도체 기억장치

Also Published As

Publication number Publication date
US6121690A (en) 2000-09-19
JP3493118B2 (ja) 2004-02-03

Similar Documents

Publication Publication Date Title
JPH1145903A (ja) 半導体素子及び半導体装置
KR100768493B1 (ko) 반도체장치
JP3154579B2 (ja) 半導体素子搭載用のリードフレーム
JPH06151685A (ja) Ｍｃｐ半導体装置
JP2568748B2 (ja) 半導体装置
US20090091019A1 (en) Memory Packages Having Stair Step Interconnection Layers
KR100505837B1 (ko) 반도체장치및그것을구비한전자기기
JP2007103792A (ja) 半導体装置
JPH04196253A (ja) 半導体装置用パッケージ
JP3887620B2 (ja) 半導体素子及び半導体装置
JP4175343B2 (ja) 半導体ペレット及び半導体装置
JP3150560B2 (ja) 半導体装置
JP3706379B2 (ja) 半導体ペレット
JPS62188333A (ja) 集積回路装置
JP2773762B2 (ja) 半導体装置の製造方法
JP2747260B2 (ja) セラミック複合リードフレーム及びそれを用いた半導体 装置
JPH0684895A (ja) 半導体装置
JP2006186053A (ja) 積層型半導体装置
JPS63104435A (ja) 半導体装置
JPS629654A (ja) 集積回路装置実装パツケ−ジ
JPS6016453A (ja) 集積回路装置用パツケ−ジ
KR200254415Y1 (ko) 반도체패키지
JPH08250624A (ja) 半導体装置およびその製造方法
JP2002313934A (ja) 半導体装置
JPS6143437A (ja) 半導体装置

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20031104

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081114

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081114

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091114

Year of fee payment: 6

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091114

Year of fee payment: 6

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101114

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101114

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111114

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111114

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121114

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121114

Year of fee payment: 9

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121114

Year of fee payment: 9

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121114

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131114

Year of fee payment: 10

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees