JP2003163239A - 半導体装置、半導体チップの支持部材及び電気接続用部材 - Google Patents

半導体装置、半導体チップの支持部材及び電気接続用部材

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JP2003163239A
JP2003163239A JP2001361194A JP2001361194A JP2003163239A JP 2003163239 A JP2003163239 A JP 2003163239A JP 2001361194 A JP2001361194 A JP 2001361194A JP 2001361194 A JP2001361194 A JP 2001361194A JP 2003163239 A JP2003163239 A JP 2003163239A
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electric connection
connection terminals
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semiconductor
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Yoshiyuki Haraguchi
喜行 原口
Sei Adachi
聖 安達
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Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 チップとリードフレームを接続して装置外部
との電気接続経路を形成するにあたり、チップに形成さ
れた各パッドごとに対応したリードフレームのリード端
子が必要で、これらが一対一でワイヤボンディングされ
ることから、例えばパッドのピッチがチップごとに異な
ると、チップごとにリードフレームを作成しなければな
らないという課題があった。 【解決手段】 支持部材の実装面に形成した、半導体チ
ップの電気接続用端子の配列間隔よりも狭い間隔で、電
気接続用端子列の長さ以上に配列し、電気接続用端子の
配列間隔より狭い幅を各々有する複数の導線パターンか
らなり、実装面に半導体チップを実装した際、導線パタ
ーンが各電気接続用端子間の非導通を保ちながらその各
々に接触する電気接続用パターン部を備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体チップの仕
様に依存しない電気接続機構を設けた半導体装置、半導
体チップの支持部材、及び電気接続用部材に関するもの
である。
【０００２】
【従来の技術】図１６は従来の半導体装置を示す図であ
る。図において、１１は半導体チップ（以下単にチップ
と呼ぶ）、１２はチップ１１を固定するためのダイパッ
ドである。チップ１１には複数のパッド１１ａが形成さ
れており、図示の例では、左側に１２個のパッド１１ａ
が形成され、右側に７個のパッド１１ａが形成されてい
る。図示の半導体装置では、パッド１１ａとダイパッド
１２の周囲に設けられた不図示のリードフレームとを接
続する際には、チップ１１をダイパッド１２に固定し
て、直接ボンディングによってパッド１１ａとリードフ
レームとをボンディングワイヤ１３を介して接続する。
【０００３】図１７は従来の半導体装置の他の例を示す
図である。図において、１１及び１４はチップ、１２は
チップ１１，１４を固定するためのダイパッドである。
図１６で説明したように、チップ１１には、複数のパッ
ド１１ａが形成され、同様にして、チップ１４にも複数
のパッド１４ａが形成されている。チップ１１及び１４
を接続する際には、互いに向き合うパッド１１ａ及び１
４ａをボンディングワイヤ１５によって接続しており、
さらに、チップ１１及び１４の他のパッド１１ａ及び１
４ａはボンディングワイヤ１３に前述のようにして接続
される。
【０００４】３つ以上の複数のチップ間を接続する際に
も、パッドがワイヤボンディングによって接続される。
【０００５】
【発明が解決しようとする課題】従来の半導体装置は以
上のように構成されているので、チップとリードフレー
ムを接続して装置外部との電気接続経路を形成するにあ
たり、チップに形成された各パッドごとに対応したリー
ドフレームのリード端子が必要で、これらが一対一でワ
イヤボンディングされることから、例えばパッドのピッ
チがチップごとに異なると、チップごとにリードフレー
ムを作成しなければならないという課題があった。この
ため、特定のチップに使用されるリードフレームは他の
チップに対しては使用できないことが多い。つまり、リ
ードフレームは汎用性が極めて悪く、チップの型式ごと
にリードフレームを作成しなければならない点を考慮す
ると、リードフレームに起因するコストアップが否めな
かった。
【０００６】このように、従来の半導体装置では、半導
体装置に用いられるチップごとにリードフレームを準備
しておかなければならず、在庫管理をも考慮すると、半
導体チップを搭載して半導体装置を製造する際のコスト
アップが避けられない。そして、特定の型式のチップが
生産中止となれば、他の型式のチップに特定の型式のチ
ップに用いられていたリードフレームを使用することが
できず、当該リードフレームを廃棄しなければならない
という課題もあった。
【０００７】以上のように、従来の半導体装置において
は、特に半導体チップを搭載する際に、半導体チップご
との仕様の違いからくる制限が大きく、これによる製造
時におけるコストアップが否めないという課題があっ
た。
【０００８】また、上述のように、チップに形成された
各パッドと、これに対応したリードフレームのリード端
子とを、一対一でワイヤボンディングするにあたり、ボ
ンディング装置のボンディング間隔は予め規定されてい
る。このため、ボンディング装置が有するボンディング
間隔の最小限度より狭いパッドピッチのチップは、ワイ
ヤボンディングすることができない。この結果、ボンデ
ィング装置の仕様の違いによって取り扱えるチップ仕様
が制限されたり、ボンディング装置が有するボンディン
グ間隔に合わせてパッドを配列させる必要があるという
チップサイズに対する制限があった。
【０００９】この発明は上記のような課題を解決するた
めになされたもので、パッドの配列間隔よりも狭い間隔
でパッド列の長さ以上に配列し、パッドの配列間隔より
狭い幅を各々有する複数の導線パターンを介してパッド
間やパッドと装置外部とを電気接続することで、半導体
チップやボンディング装置の仕様に依存しない半導体チ
ップの搭載を行うことができ、半導体チップごとの仕様
の違いに起因するコストアップを抑制することができる
半導体装置、半導体チップの支持部材、及び電気接続用
部材を得ることを目的とする。
【００１０】
【課題を解決するための手段】この発明に係る半導体装
置は、複数の電気接続用端子を各々所定間隔で配列した
電気接続用端子列を有する半導体チップと、該半導体チ
ップが実装される支持部材と、該支持部材の上記半導体
チップの実装面に形成され、上記電気接続用端子の配列
間隔よりも狭い間隔で、上記電気接続用端子列の長さ以
上に配列し、上記電気接続用端子の配列間隔より狭い幅
を各々有する複数の導線パターンからなり、上記実装面
に上記半導体チップを実装した際、上記導線パターンが
上記各電気接続用端子間の非導通を保ちながらその各々
に接触する電気接続用パターン部とを備えるものであ
る。
【００１１】この発明に係る半導体装置は、電気接続用
パターン部が複数の導線パターンの半導体チップ側端部
のみを電気接続用端子の配列間隔よりも狭い間隔で電気
接続用端子列と同一の長さに配列してなるものである。
【００１２】この発明に係る半導体装置は、電気接続用
パターン部が、装置外部との電気接続を媒介するワイヤ
と、少なくとも半導体チップ側端部が電気接続用端子と
接触する導線パターンの他端部とが電気接続されるよう
に、上記導線パターンの他端部を上記ワイヤのボンディ
ング間隔に合わせて配列してなるものである。
【００１３】この発明に係る半導体装置は、複数の電気
接続用端子を各々所定間隔で配列した電気接続用端子列
を有する複数の半導体チップと、上記複数の半導体チッ
プが実装される支持部材と、該支持部材の上記半導体チ
ップの実装面に形成され、上記電気接続用端子の配列間
隔よりも狭い間隔で、上記電気接続用端子列の長さ以上
に配列し、上記電気接続用端子の配列間隔より狭い幅を
各々有する複数の導線パターンからなり、上記実装面に
上記複数の半導体チップを実装した際、上記導線パター
ンが上記複数の半導体チップのうち隣り合う半導体チッ
プ間の各電気接続用端子を相互に接続すると共に、それ
ぞれの半導体チップの各電気接続用端子間の非導通を保
ちながらその各々に接触する電気接続用パターン部とを
備えるものである。
【００１４】この発明に係る半導体装置は、電気接続用
パターン部が、電気接続用端子の配列間隔よりも狭い間
隔で、電気接続用端子列の長さ以上に配列し、上記電気
接続用端子の配列間隔より狭い幅を各々有する複数の導
線パターンからなり、複数の半導体チップのうち装置外
部と電気接続する半導体チップを実装した際、装置外部
と電気接続する上記各電気接続用端子間の非導通を保ち
ながらその各々に接触する外部接続用パターン部を備え
るものである。
【００１５】この発明に係る半導体装置は、外部接続用
パターン部が、複数の導線パターンの半導体チップ側端
部のみを電気接続用端子の配列間隔よりも狭い間隔で電
気接続用端子列と同一長さに配列してなるものである。
【００１６】この発明に係る半導体装置は、外部接続用
パターン部が、装置外部との電気接続を媒介するワイヤ
と、少なくとも半導体チップ側端部が電気接続用端子と
接触する導線パターンの他端部とが電気接続されるよう
に、上記導線パターンの他端部を上記ワイヤのボンディ
ング間隔に合わせて配列してなるものである。
【００１７】この発明に係る半導体装置は、複数の電気
接続用端子を各々所定間隔で配列した電気接続用端子列
を有する複数の半導体チップと、上記電気接続用端子の
配列間隔よりも狭い間隔で、上記電気接続用端子列の長
さ以上に配列し、上記電気接続用端子の配列間隔より狭
い幅を各々有する複数の導線パターンが設けられ、上記
複数の半導体チップのうち隣り合う半導体チップ間に配
置された際、上記導線パターンが上記隣り合う半導体チ
ップ間の各電気接続用端子を相互に接続すると共に、そ
れぞれの半導体チップの各電気接続用端子間の非導通を
保ちながらその各々に接触する電気接続用部材とを備え
るものである。
【００１８】この発明に係る半導体装置は、隣り合う半
導体チップの少なくとも一方に位置決め用マークを付し
たことを特徴とするものである。
【００１９】この発明に係る半導体装置は、電気接続用
部材が、隣り合う半導体チップを各々挿入する少なくと
も一対の差し込み口を設けたソケット形状を有し、該差
し込み口内に形成した複数の導線パターンによって上記
隣り合う半導体チップ間の各電気接続用端子を相互に接
続するものである。
【００２０】この発明に係る半導体チップの支持部材
は、複数の電気接続用端子を各々所定間隔で配列した電
気接続用端子列を有する半導体チップを実装する支持部
材において、上記半導体チップの実装面に形成され、上
記電気接続用端子の配列間隔よりも狭い間隔で、上記電
気接続用端子列の長さ以上に配列し、上記電気接続用端
子の配列間隔より狭い幅を各々有する複数の導線パター
ンからなり、上記実装面に上記半導体チップを実装した
際、上記導線パターンが上記各電気接続用端子間の非導
通を保ちながらその各々に接触する電気接続用パターン
部を備えるものである。
【００２１】この発明に係る半導体チップの支持部材
は、複数の電気接続用端子を各々所定間隔で配列した電
気接続用端子列を有する複数の半導体チップを実装する
支持部材において、上記半導体チップの実装面に形成さ
れ、上記電気接続用端子の配列間隔よりも狭い間隔で、
上記電気接続用端子列の長さ以上に配列し、上記電気接
続用端子の配列間隔より狭い幅を各々有する複数の導線
パターンからなり、上記実装面に上記複数の半導体チッ
プを実装した際、上記導線パターンが上記複数の半導体
チップのうち隣り合う半導体チップ間の各電気接続用端
子を相互に接続すると共に、それぞれの半導体チップの
各電気接続用端子間の非導通を保ちながらその各々に接
触する電気接続用パターン部を備えるものである。
【００２２】この発明に係る半導体チップの支持部材
は、電気接続用パターン部が、電気接続用端子の配列間
隔よりも狭い間隔で、電気接続用端子列の長さ以上に配
列し、上記電気接続用端子の配列間隔より狭い幅を各々
有する複数の導線パターンからなり、複数の半導体チッ
プのうち装置外部と電気接続する半導体チップを実装し
た際、装置外部と電気接続する上記各電気接続用端子間
の非導通を保ちながらその各々に接触する外部接続用パ
ターン部を備えるものである。
【００２３】この発明に係る半導体チップの支持部材
は、外部接続用パターン部が、複数の導線パターンの半
導体チップ側端部のみを電気接続用端子の配列間隔より
も狭い間隔で電気接続用端子列と同一長さに配列してな
るものである。
【００２４】この発明に係る半導体チップの支持部材
は、外部接続用パターン部が、装置外部との電気接続を
媒介するワイヤと、少なくとも半導体チップ側端部が電
気接続用端子と接触する導線パターンの他端部とが電気
接続されるように、上記導線パターンの他端部を上記ワ
イヤのボンディング間隔に合わせて配列してなるもので
ある。
【００２５】この発明に係る電気接続用部材は、複数の
電気接続用端子を各々所定間隔で配列した電気接続用端
子列を有する複数の半導体チップの電気接続用部材にお
いて、上記電気接続用端子の配列間隔よりも狭い間隔
で、上記電気接続用端子列の長さ以上に配列し、上記電
気接続用端子の配列間隔より狭い幅を各々有する複数の
導線パターンが形成されており、上記複数の半導体チッ
プのうち隣り合う半導体チップ間に配置されると、上記
導線パターンが上記隣り合う半導体チップ間の各電気接
続用端子を相互に接続すると共に、それぞれの半導体チ
ップの各電気接続用端子間の非導通を保ちながらその各
々に接触するものである。
【００２６】この発明に係る電気接続用部材は、隣り合
う半導体チップを各々挿入する少なくとも一対の差し込
み口を設けたソケット形状を有し、該差し込み口内に形
成した複数の導線パターンによって上記隣り合う半導体
チップ間の各電気接続用端子を相互に接続するものであ
る。
【００２７】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による半
導体装置に用いられるリード基板の一例を示す平面図で
ある。図において、２０はリード基板（支持部材）、２
１及び２２はリード基板上に形成された導線パターン部
（電気接続用パターン部）である。導線パターン部２１
及び２２は、それぞれリード基板２０の一端部（図中左
端部）及び他端部（図中右端部）に所定の領域（実装
面）２３をおいて形成されている。この領域２３は後述
する半導体チップ（チップ）が搭載される搭載領域とな
る。
【００２８】導線パターン部２１及び２２はそれぞれ複
数の導線パターン２１ａ及び２２ａを有しており、導線
パターン２１ａは予め規定された間隔（ピッチ）で配置
されている。同様に、導線パターン２２ａも予め規定さ
れたピッチで配置されている。この予め規定されたピッ
チは、チップに形成されたパッド（電気接続用端子）の
配列間隔（ピッチ）よりも狭くなっている。これら導線
パターン部２１及び２２は、後述するチップに形成され
たパッドの配列長さ以上に複数の導線パターン２１ａ及
び２２ａを配列して構成されている。図示の例では、パ
ッドの配列と同一長さで複数の導線パターン２１ａ及び
２２ａが配列している。また、導線パターン２１ａ及び
２２ａの幅は、上記パッドピッチより狭いものとする。
【００２９】図２は図１中のリード基板を用いた半導体
装置の一例を示す平面図である。この図２を参照して、
いま、チップ２４を搭載領域２３上に配設すると、チッ
プ２４は導線パターン部２１及び２２上に覆さる状態と
なる。つまり、チップ２４の左端部は導線パターン部２
１に被さり、チップ２４の右端部は導線パターン部２２
に被さることになる。チップ２４には左端部及び右端部
に沿ってパッド（図示せず）が所定のピッチで形成され
ている。前述のように、導線パターン２１ａのピッチは
パッドのピッチよりも狭いから、チップ２４の左端部に
形成された各パッドは導線パターン部２１の導線パター
ン２１ａに接触状態となる（このとき、導線パターン２
１ａの幅が上記パッドピッチより狭いことから、各パッ
ド間の非導通は保たれる）。同様に、導線パターン２２
ａのピッチはパッドのピッチよりも狭いから、チップ２
４の右端部に形成された各パッドは導線パターン部２２
の導線パターン２２ａに接触状態となる（このとき、導
線パターン２２ａの幅が上記パッドピッチより狭いこと
から、各パッド間の非導通は保たれる）。
【００３０】パッドに接触状態となった導線を接触導線
と呼ぶことにすると、接触導線パターン２１ａ及び２２
ａにワイヤ１３をボンディングすることで、チップ２４
は導線パターン２１ａ及び２２ａを介して外部から信号
を受け、外部に信号を送出することができるようにな
る。
【００３１】図３は図１中のリード基板を用いた半導体
装置の他の例を示す平面図である。図３に示すように、
チップサイズがチップ２４より小さいチップ２５をリー
ド基板２０に搭載しても、チップ２５に形成されたパッ
ドの配列長さ以上に導線パターン２１ａ及び２２ａが配
列されており、それらのピッチが上記パッドのピッチよ
りも狭いので、パッド間の非導通が保たれながら各パッ
ドに導線パターン２１ａ又は２２ａのいずれかが接触す
る。これによって、接触導線パターン２１ａ及び２２ａ
にボンディングワイヤ１３をボンディングすることで、
装置外部との電気接続を行うことができる。
【００３２】このようにして、チップ２４又は２５のそ
れぞれのチップサイズにとらわれることなく、同一のリ
ード基板２０を利用して半導体装置を構成することがで
きる。
【００３３】以上のように、この実施の形態１によれ
ば、パッドのピッチよりも狭いピッチを有する導線パタ
ーンをパッドの配列長さ以上に配列したリード基板２０
にチップを搭載するので、常にパッドのピッチよりも狭
いピッチでパッドの配列長さ以上に配列した導線パター
ンで電気接続を行うことができることから、最もチップ
サイズが大きく、パッドの配列長さが最大のチップに合
わせて導線パターンを配列させておけば、これよりチッ
プサイズが小さいチップや同じサイズであってもパッド
数が少なかったりパッドピッチが異なるチップに対して
もリード基板２０を使用することができる。つまり、チ
ップごとの仕様にとらわれることなく、リードフレーム
（リード基板２０）の汎用性を向上させることができ
る。その結果、半導体装置の製造時におけるチップの仕
様に起因するコストアップを抑制することができる。
【００３４】実施の形態２．図４はこの発明の実施の形
態２による半導体装置に用いられるリード基板の一例を
示す平面図である。図において、３０はリード基板（支
持部材）、３１〜３３はリード基板上に形成された導線
パターン部（電気接続用パターン部、外部接続用パター
ン部）である。導線パターン部３１及び３３は、それぞ
れリード基板３０の一端部（図中左端部）及び他端部
（図中右端部）に形成されており、導線パターン部３２
はリード基板３０の中央部に形成されている。そして、
導線パターン部３１と導線パターン部３２との間は所定
の領域（実装面）３４が規定され、導線パターン部３２
と導線パターン部３３との間は所定の領域（実装面）３
５が規定されている。これら領域３４及び３５は、後述
するように、それぞれチップが搭載される搭載領域とし
て用いられる。
【００３５】導線パターン部３１〜３３は、それぞれ複
数の導線パターン３１ａ〜３３ａを有している。また、
導線パターン３１ａ〜３３ａは、チップに形成されたパ
ッドのピッチよりも狭いピッチで配置されている。さら
に、導線パターン部３１〜３３は、後述するチップサイ
ズの大きいチップ２４に形成されたパッドの配列長さ以
上に複数の導線パターン３１ａ〜３３ａを配列して構成
されている。図示の例では、後述するチップサイズの大
きいチップ２４に形成されたパッドの配列と同一長さで
複数の導線パターン３１ａ〜３３ａが配列している。ま
た、導線パターン３１ａ〜３３ａの幅は、上記パッドピ
ッチより狭いものとする。
【００３６】図５は図４中のリード基板を用いた半導体
装置の一例を示す平面図である。この図５を参照して、
いま、チップ２４を搭載領域３４上に配設すると共にチ
ップ２５を搭載領域３５に配設すると、チップ２４は導
線パターン部３１及び３２上に被さる状態となり、チッ
プ２５は導線パターン部３２及び３３上に被さる状態と
なる。つまり、チップ２４の左端部は導線パターン部３
１に被さり、チップ２４の右端部は導線パターン部３２
に被さることになる。同様に、チップ２５の左端部は導
線パターン部３２に被さり、チップ２５の右端部は導線
パターン部３３に被さることになる。前述のように、導
線パターン３１ａ〜３３ａのピッチはチップ２４及び２
５に形成されたパッドのピッチよりも狭いから、チップ
２４に形成されたパッドは導線パターン３１ａ又は３２
ａに接触状態となる（このとき、導線パターン３１ａ及
び３２ａの幅が上記パッドピッチより狭いことから、チ
ップ２４の各パッド間の非導通は保たれる）。同様に、
チップ２５に形成されたパッドは導線パターン３２ａ又
は３３ａに接触状態となる（このとき、導線パターン３
２ａ及び３３ａの幅が上記パッドピッチより狭いことか
ら、チップ２５の各パッド間の非導通は保たれる）。
【００３７】パッドに接触状態となった導線パターンを
接触導線と呼ぶことにすると、接触導線パターン３２ａ
によってチップ２４及び２５は接続状態となり、さら
に、チップ２４は接触導線パターン３１ａを介して外部
から信号を受け、外部に信号を送出することになる。同
様に、チップ２５は接触導線パターン３３ａを介して外
部から信号を受け、外部に信号を送出することになる。
【００３８】このようにして、チップサイズにとらわれ
ることなく、同一のリード基板３０を用いて複数のチッ
プ２４及び２５をリード基板３０に搭載して半導体装置
を構成することができる。この際、チップ２４及び２５
は互いに接続されるべきパッドが同一の接触導線パター
ン３２ａ上に位置するようにリード基板３０上に配置さ
れる。つまり、チップ２４及び２５は互いに接続される
べきパッドが対称となるように（向かい合うように）リ
ード基板３０上に配置される。
【００３９】上述の例では、２つのチップ２４及び２５
をリード基板３０に搭載する例について説明したが、Ｎ
個（Ｎは２以上の整数）以上のチップを同一のリード基
板に搭載する際には、所定の搭載領域をおいて、前述の
ような導線パターン部を形成しておけばよい。
【００４０】以上のように、この実施の形態２によれ
ば、パッドのピッチよりも狭いピッチを有する導線パタ
ーンをパッドの配列長さ以上に配列したリード基板３０
に複数のチップを搭載するので、常にパッドのピッチよ
りも狭いピッチでパッドの配列長さ以上に配列した導線
パターンで電気接続を行うことができることから、最も
チップサイズが大きく、パッドの配列長さが最大のチッ
プ２４に合わせて導線パターンを配列させておけば、こ
れよりチップサイズが小さいチップ２５や同じサイズで
あってもパッド数が少なかったりパッドピッチが異なる
チップに対してもリード基板３０を使用することができ
る。つまり、チップごとの仕様にとらわれることなく、
リードフレーム（リード基板３０）の汎用性を向上させ
ることができる。その結果、半導体装置の製造時におけ
るチップの仕様に起因するコストアップを抑制すること
ができる。
【００４１】さらに、この実施の形態２によれば、リー
ド基板３０の所定の位置にチップ２４，２５を搭載する
だけで、チップ２４，２５のパッドが相互に接続される
ので、複数のチップ間を接続する際に、パッド間をワイ
ヤボンディングで接続する必要がない。この結果、半導
体装置の製造時におけるワイヤボンディングに要する工
程を削減することができ、これに起因するコストを低減
することができる。
【００４２】実施の形態３．図６はこの発明の実施の形
態３による半導体装置に用いられるリード基板の一例を
示す平面図である。図において、４０はリード基板（支
持部材）、４１及び４２はリード基板上に形成された導
線パターン部（電気接続用パターン部）である。導線パ
ターン部４１及び４２は、それぞれリード基板４０の一
端部（図中左端部）及び他端部（図中右端部）に所定の
領域（実装面）４３をおいて形成されている。この領域
４３は後述するようにして、チップが搭載される搭載領
域として用いられる。
【００４３】導線パターン部４１及び４２はそれぞれ複
数の導線パターン４１ａ及び４２ａを有している。図示
の例では、導線パターン４１ａの一端側（スペース４３
側）において後述するチップに形成されたパッドのピッ
チより狭いピッチで上記パッドの配列と同一長さに配列
し、その他端側（基板外周側）において導線パターン４
１ａの一端側ピッチよりも広いピッチで配列される。こ
こでは、導線パターン４１ａの他端側が、例えばボンデ
ィング間隔に沿ったピッチを有している。一方、導線パ
ターン４２ａも同様に配列されている。
【００４４】図７は図６中のリード基板を用いた半導体
装置の一例を示す平面図である。この図７を参照して、
いま、チップ４４を搭載領域４３上に配設すると、チッ
プ４４は導線パターン部４１及び４２上に被さる状態と
なる。つまり、チップ４４の左端部は導線パターン部４
１に被さり、チップ４４の右端部は導線パターン部４２
に被さることになる。チップ４４の裏面にはその左端部
及び右端部に沿ってパッドが所定のピッチで形成されて
いる。前述のように、導線パターン４１ａのピッチはチ
ップ４４に形成されたパッドのピッチよりも狭いから、
チップ４４に形成されたパッドは導線パターン４１ａに
接触状態となる（このとき、導線パターン４１ａの幅が
上記パッドピッチより狭いことから、各パッド間の非導
通は保たれる）。同様に、チップ４４に形成されたパッ
ドは導線パターン４２ａに接触状態となる（このとき、
導線パターン４２ａの幅が上記パッドピッチより狭いこ
とから、各パッド間の非導通は保たれる）。
【００４５】パッドに接触状態となった導線を接触導線
と呼ぶことにすると、導線パターン部４１及び４２の他
端側で、接触導線パターン４１ａ及び４２ａにワイヤ１
３をボンディングすることによって、チップ４４はワイ
ヤ１３、導線パターン４１ａ及び４２ａを介して外部か
ら信号を受け、外部に信号を送出することになる。
【００４６】以上のように、この実施の形態３によれ
ば、導線パターンのチップ側端部のみをパッドピッチよ
りも狭いピッチでパッド配列と同一の長さに配列してな
るリード基板４０にチップを搭載するようにしたので、
導線パターンをパッドの配列と同一長さに配列すること
から、パッドの電気接続経路の形成に要する面積を低減
することができる。この結果、半導体装置全体の小型化
に寄与することができる。
【００４７】また、この実施の形態３によれば、導線パ
ターンのチップ側端部のみをパッドピッチよりも狭いピ
ッチでパッド配列と同一の長さに配列し、導線パターン
部４１及び４２の他端側の導線パターン４１ａ及び４２
ａをボンディング間隔で配列するので、従来のように、
ワイヤボンディング間隔に合ったパッドピッチのチップ
を使用しなければならないという制限をなくすことがで
き、これに起因したチップサイズに対する制限もなくす
ことができることから、チップサイズの小型化を図るこ
とができる。
【００４８】実施の形態４．図８はこの発明の実施の形
態４による半導体装置に用いられるリード基板の一例を
示す平面図である。図において、５０はリード基板（支
持部材）であり、前述した導線パターン部（電気接続用
パターン部、外部接続用パターン部）４１及び４２に形
成されるとともに、導線パターン部（電気接続用パター
ン部）３２が形成されている。そして、導線パターン部
４１及び４２と導線パターン部３２とによってチップ搭
載領域（実装面）５１及び５２が規定されている。な
お、導線パターン部４１及び４２は実施の形態３で説明
した導線パターンであり、導線パターン部３２は上記実
施の形態２で説明した導線パターンである。つまり、導
線パターン部４１及び４２はそれぞれリード基板５０の
左端部及び右端部に形成され、導線パターン部３２はリ
ード基板５０の中央部に形成される。
【００４９】図９は図８中のリード基板を用いた半導体
装置の一例を示す平面図である。この図９を参照して、
いま、チップ２４を搭載領域５１上に配設すると共に、
チップ２５を搭載領域５２上に配設すると、チップ２４
は導線パターン部４１及び３２上に被さる状態となり、
チップ２５は導線パターン部３２及び４２上に被さる状
態となる。前述のように、導線パターン４１ａはその一
端側におけるピッチがパッドのピッチよりも狭いから、
チップ２４の左端部に形成されたパッドは、導線パター
ン部４１の導線パターン４１ａに接触状態となる。ま
た、導線パターン３２ａはそのピッチがパッドのピッチ
よりも狭いので、チップ２４の右端部に形成されたパッ
ドは導線パターン部３２の導線パターン３２ａに接触状
態となる。同様に、チップ２５の左端部に形成されたパ
ッドは導線パターン部３２の導線パターン３２ａに接触
状態となる。また、チップ２５の右端部に形成されたパ
ッドは導線パターン部４２の導線パターン４２ａに接触
状態となる。
【００５０】パッドに接触状態となった導線を接触導線
と呼ぶことにすると、接触導線パターン３２ａによって
チップ２４及び２５の隣り合う各パッドが接続状態とな
る。さらに、導線パターン部４１及び４２の他端側で、
接触導線パターン４１ａ及び４２ａにワイヤ１３をボン
ディングすることによって、チップ２４は、ワイヤ１
３、接触導線パターン４１ａを介して外部から信号を受
け、外部に信号を送出することになる。同様に、チップ
２５も、ワイヤ１３、接触導線パターン４２ａを介して
外部から信号を受け、外部に信号を送出することにな
る。
【００５１】なお、上述の例では、２つのチップ２４及
び２５をリード基板５０に搭載する例について説明した
が、Ｎ個（Ｎは２以上の整数）以上のチップを同一のリ
ード基板５０に搭載する際には、リード基板５０の基板
外周側にそれぞれ導線パターン部４１及び４２を形成す
ると共に、所定のスペースをおいて、導線パターン部３
２を順次形成するようにすればよい。
【００５２】以上のように、この実施の形態４によれ
ば、上記実施の形態３の構成に加えて、導線パターン３
２ａがパッドのピッチよりも狭いピッチで、チップ２４
のパッド配列と同一長さで配列しているリード基板５０
にチップを搭載するので、パッドの配列長さが最大のチ
ップ２４に合わせて導線パターン３２ａが配列している
ことから、これよりチップサイズが小さいチップ２５や
同じサイズであってもパッド数が少なかったりパッドピ
ッチが異なるチップに対してもリード基板５０を使用す
ることができる。つまり、チップごとの仕様にとらわれ
ることなく、リードフレーム（リード基板５０）の汎用
性を向上させることができる。その結果、半導体装置の
製造時におけるチップの仕様に起因するコストアップを
抑制することができる。
【００５３】また、この実施の形態４によれば、リード
基板５０の所定の位置にチップ２４，２５を搭載するだ
けで、チップ２４，２５のパッドが相互に接続されるの
で、複数のチップ間を接続する際に、パッド間をワイヤ
ボンディングで接続する必要がない。この結果、半導体
装置の製造時におけるワイヤボンディングに要する工程
を削減することができ、これに起因するコストを低減す
ることができる。
【００５４】さらに、この実施の形態４によれば、上記
実施の形態３と同様に、導線パターン部４１及び４２の
他端側の導線パターン４１ａ及び４２ａをボンディング
間隔で配列するので、ボンディング装置におけるボンデ
ィング間隔に合わせてパッドを設けることがなく、チッ
プサイズを縮小することができる。
【００５５】実施の形態５．図１０はこの発明の実施の
形態５による半導体装置に用いられる接続用シールの一
例を示す平面図である。図において、６０は接続用シー
ル（電気接続用部材）であり、接続用シール６０の一主
面には導線パターン部６１が形成されている。導線パタ
ーン部（電気接続用パターン部）６１は複数の導線パタ
ーン６１ａを有している。これら導線パターン６１ａ
は、後述するチップに形成されたパッドのピッチよりも
狭いピッチで配列している。また、接続用シール６０に
おける導線パターン６１ａの配列方向の長さは、チップ
２４の右側パッド及びチップ２５の左側パッドの配列と
同一長さである。
【００５６】図１１は図１０中の接続用シールを用いた
半導体装置の一例を示す平面図である。この図１１を参
照して、基板等のチップを固定するためのダイパッド６
２には所定のスペースをおいてチップ２４及び２５が配
設される。チップ２４には、その両端部に沿って複数の
パッド２４ａが形成され、同様にして、チップ２５にも
複数のパッド２５ａが形成されている。チップ２４及び
２５を接続する際には、図１０に示す接続用シール６０
が用いられる。つまり、導線パターン部６１が形成され
た面（一主面）を下側に向けて、互いに向かい合うパッ
ド２４ａ及び２５ａを覆うようにして、接続用シール６
０でチップ２４とチップ２５とを接続する。
【００５７】前述のように、導線パターン６１ａはその
ピッチがパッドのピッチよりも狭いから、チップ２４の
右端部に形成されたパッド（図１１中では接続用シール
６０によって隠れている）は、導線パターン部６１の導
線パターン６１ａに接触した状態となる。同様に、チッ
プ２５の左端部に形成されたパッド（図１１中では接続
用シール６０によって隠れている）は、導線パターン部
６１の導線パターン６１ａに接触した状態となる。
【００５８】パッドに接触状態となった導線を接触導線
と呼ぶことにすると、チップ２４及び２５は互いに接続
されるべきパッドが同一の接触導線パターン６１ａ上に
位置するように接続用シール６０によって接続される。
つまり、チップ２４及び２５は互いに接続されるべきパ
ッドが対称となるように（向かい合うように）ダイパッ
ト６２上に配置される。
【００５９】チップ２４及び２５のパッド２４ａ（図中
左端部に位置するパッド）及び２５ａ（図中右端部に位
置するパッド）は、ワイヤボンディングによってワイヤ
１３に接続される。
【００６０】なお、上述の例では、２つのチップ２４及
び２５を接続する例について説明したが、Ｎ個（Ｎは２
以上の整数）以上のチップを接続する際には、これらの
パッド間接続に応じた数の接続用シール６０を用いれば
よい。
【００６１】以上のように、この実施の形態５によれ
ば、パッドのピッチよりも狭いピッチを有する導線パタ
ーンが形成された接続用シール６０を用いて隣り合うチ
ップ間のパッドを接続するので、パッドの配列長さが最
大のチップ２４に合わせて導線パターン６１ａが配列し
た接続用シール６０を使用すれば、これよりチップサイ
ズが小さいチップ２５や同じサイズであってもパッド数
が少なかったりパッドピッチが異なるチップに対しても
パッド間を接続することができる。この結果、半導体装
置の製造時におけるチップの仕様に起因するコストアッ
プを抑制することができる。また、隣り合うチップ２
４，２５の間に接続用シール６０を配置するだけでパッ
ド間を接続することができることから、複数のチップを
容易に接続することができる。
【００６２】実施の形態６．図１２はこの発明の実施の
形態６による半導体装置を示す平面図である。この図１
２を参照して、ここでは、図１０で説明した接続用シー
ル６０を用いてチップ２４及び２５を接続している。図
示の例では、互いに対向する辺が長い方のチップ（図１
２においては、チップ２４）に位置決めマーク２４ｂ及
び２４ｃが付されており、ダイパッド６２にチップ２４
及び２５を配設する際には、位置決めマーク２４ｂ及び
２４ｃに基づいてダイパッド６２にチップ２４及び２５
を配設する。
【００６３】位置決めマーク２４ｂ及び２４ｃは所定の
間隔をもって付されており、この所定の間隔はチップ２
５の一対の辺（位置決めマーク２４ｂ及び２４ｃが付さ
れた辺に直交する辺：図中上辺及び下辺）２５ｂ及び２
５ｃの間隔と等しい。さらに、位置決めマーク２４ｂ及
び２４ｃを付す際には、互いに接続されるべきパッドを
考慮して位置決めマーク２４ｂ及び２４ｃをチップ２４
に付すようにする。
【００６４】チップ２４及び２５をダイパッド６２に配
設する際には、上辺２５ｂと位置決めマーク２４ｂとが
対向し、下辺２５ｃと位置決めマーク２４ｃとが対向す
るようにして、チップ２４及び２５がダイパッド６２上
に配置される。
【００６５】このようにして、チップ２４及び２５を位
置決めした後、接続用シール６０でチップ２４及び２５
を接続するようにすれば、互いに接続されるべきパッド
が確実に接続用シール６０によって接続され、歩留りを
向上させることができる。
【００６６】なお、上述の例では、一対の位置決めマー
ク２４ｂ及び２４ｃをチップ２４に付すようにしたが、
図１３に示すように、一つの位置決めマークをチップ２
４に付し、この位置決めマークにチップ２５の上辺又は
下辺が対向するように、チップ２４及び２５をダイパッ
ド６２上に配設してもよい。このようにすれば、位置決
めマークを付すことに起因するペナルティを削減できる
ことになる。また、Ｎ個のチップをダイパッド６２に配
設する際にも、同様にして位置決めマークを付すように
すればよい。
【００６７】以上のように、この実施の形態６によれ
ば、位置決めマークを基準として複数のチップをダイパ
ッド上に配置するので、上記実施の形態５と同様の効果
が得られると共に、互いに接続されるべきパッドが確実
に接続用シール６０によって接続され、歩留りを向上さ
せることができる。
【００６８】実施の形態７．図１４はこの発明の実施の
形態７による半導体装置を示す断面図である。図におい
て、７０はソケット（電気接続用部材）であり、ソケッ
ト７０によってチップ７１及び７２が接続されている。
チップ７１の両端部（図中右端部及び左端部）に沿って
パッド（図示せず）が形成されており、同様にして、チ
ップ７２の両端部（図中右端部及び左端部）に沿ってパ
ッド（図示せず）が形成されている。ソケット７０には
その両側に差し込み口７０ａ及び７０ｂが形成されてお
り、チップ７１及び７２を接続する際には、差し込み口
７０ａ及び７０ｂにそれぞれチップ７１及び７２の一端
部（電気接続用端子であるパッドが形成された端部）を
差し込む。
【００６９】図１５は図１４中の半導体装置で用いられ
るソケットの内面を示す平面図である。この図１５が示
すように、ソケット７０の内面には導線パターン部（電
気接続用パターン部）７３が形成されており、この導線
パターン部７３は差し込み口７０ａから差し込み口７０
ｂへ延びる複数の導線パターン７３ａを有している。導
線パターン７３ａはチップ７１及び７２の上記パッドピ
ッチより狭いピッチで配置されている。従って、ソケッ
ト７０を用いてチップ７１及び７２を接続した際には、
チップ７１に形成されたパッドは導線パターン部７３の
導線パターン７３ａに接触した状態となる。同様に、チ
ップ７２に形成されたパッドは導線パターン部７３の導
線パターン７３ａに接触した状態となる。
【００７０】パッドに接触状態となった導線を接触導線
と呼ぶことにすると、チップ７１及び７２は互いに接続
されるべきパッドが同一の接触導線パターン７３ａに位
置するようにソケット７０によって接続される。つま
り、チップ７１及び７２は互いに接続されるべき接点が
向かい合うようにしてソケット７０に挿入される。
【００７１】なお、上述の例では、２つのチップ７１及
び７２を接続する例について説明したが、Ｎ個（Ｎは２
以上の整数）以上のチップを接続する際には、これらチ
ップのパッド間の接続数に応じた数のソケット７０を用
いればよい。
【００７２】以上のように、この実施の形態７によれ
ば、パッドピッチよりも狭いピッチを有する導線パター
ンが形成されたソケット７０を用いて複数のチップのパ
ッド間を接続するので、差し込み口７０ａ，７０ｂに隣
り合うチップ７１，７２を挿入するだけでパッド間を接
続することができることから、複数のチップを容易に接
続することができる。
【００７３】
【発明の効果】以上のように、この発明の半導体装置に
よれば、複数の電気接続用端子を各々所定間隔で配列し
た電気接続用端子列を有する半導体チップと、該半導体
チップが実装される支持部材と、該支持部材の上記半導
体チップの実装面に形成され、上記電気接続用端子の配
列間隔よりも狭い間隔で、上記電気接続用端子列の長さ
以上に配列し、上記電気接続用端子の配列間隔より狭い
幅を各々有する複数の導線パターンからなり、上記実装
面に上記半導体チップを実装した際、上記導線パターン
が上記各電気接続用端子間の非導通を保ちながらその各
々に接触する電気接続用パターン部とを備えるので、常
に電気接続用端子の配列間隔よりも狭い間隔で電気接続
用端子列の配列長さ以上に配列した導線パターンで電気
接続を行うことができることから、最もチップサイズが
大きく、電気接続用端子列の長さが最大の半導体チップ
に合わせて導線パターンを配列させておけば、これより
チップサイズが小さい半導体チップや同じサイズであっ
ても電気接続用端子数が少なかったりその配列間隔が異
なる半導体チップに対しても同一の支持部材を使用する
ことができる。つまり、製造時に半導体チップごとの仕
様に起因する制約を低減させた半導体装置を提供するこ
とができるという効果がある。
【００７４】この発明の半導体装置によれば、電気接続
用パターン部が、複数の導線パターンの半導体チップ側
端部のみを電気接続用端子の配列間隔よりも狭い間隔で
電気接続用端子列と同一の長さに配列してなるので、導
線パターンが電気接続用端子列と同一長さに配列される
ことから、電気接続用端子を介した電気接続経路の形成
に要する面積を低減することができるという効果があ
る。この結果、ひいては半導体装置全体の小型化を図る
ことができるという効果がある。
【００７５】この発明の半導体装置によれば、電気接続
用パターン部が、装置外部との電気接続を媒介するワイ
ヤと、少なくとも半導体チップ側端部が電気接続用端子
と接触する導線パターンの他端部とが電気接続されるよ
うに、上記導線パターンの他端部を上記ワイヤのボンデ
ィング間隔に合わせて配列してなるので、従来のよう
に、ワイヤボンディング間隔に合った電気接続用端子の
配列間隔を有する半導体チップを使用しなければならな
いという制限をなくすことができ、これに起因したチッ
プサイズに対する制限もなくすことができることから、
半導体チップのチップサイズの小型化を図ることができ
るという効果がある。
【００７６】この発明の半導体装置によれば、複数の電
気接続用端子を各々所定間隔で配列した電気接続用端子
列を有する複数の半導体チップと、上記複数の半導体チ
ップが実装される支持部材と、該支持部材の上記半導体
チップの実装面に形成され、上記電気接続用端子の配列
間隔よりも狭い間隔で、上記電気接続用端子列の長さ以
上に配列し、上記電気接続用端子の配列間隔より狭い幅
を各々有する複数の導線パターンからなり、上記実装面
に上記複数の半導体チップを実装した際、上記導線パタ
ーンが上記複数の半導体チップのうち隣り合う半導体チ
ップ間の各電気接続用端子を相互に接続すると共に、そ
れぞれの半導体チップの各電気接続用端子間の非導通を
保ちながらその各々に接触する電気接続用パターン部と
を備えるので、隣り合う半導体チップを支持部材に配置
するだけで電気接続用端子間を接続することができるこ
とから、複数の半導体チップを容易に接続することがで
きるという効果がある。具体的には、複数の半導体チッ
プ間を接続する際に、電気接続用端子間をワイヤボンデ
ィングで接続する必要がなく、半導体装置の製造時にお
けるワイヤボンディングに要する工程を削減することが
できるという効果がある。
【００７７】この発明の半導体装置によれば、電気接続
用パターン部が、電気接続用端子の配列間隔よりも狭い
間隔で、電気接続用端子列の長さ以上に配列し、上記電
気接続用端子の配列間隔より狭い幅を各々有する複数の
導線パターンからなり、複数の半導体チップのうち装置
外部と電気接続する半導体チップを実装した際、装置外
部と電気接続する上記各電気接続用端子間の非導通を保
ちながらその各々に接触する外部接続用パターン部を備
えるので、装置外部と電気接続する半導体チップのうち
チップサイズが最大で電気接続用端子列の長さが最大の
半導体チップに合わせて導線パターンを配列させておけ
ば、これよりチップサイズが小さい半導体チップや同じ
サイズであっても電気接続用端子数が少なかったり電気
接続用端子の配列間隔が異なる半導体チップに対しても
同一の支持部材を使用することができる。つまり、製造
時に半導体チップごとの仕様に起因する制約を低減させ
た半導体装置を提供することができるという効果があ
る。
【００７８】この発明の半導体装置によれば、外部接続
用パターン部が、複数の導線パターンの半導体チップ側
端部のみを電気接続用端子の配列間隔よりも狭い間隔で
電気接続用端子列と同一長さに配列してなるので、導線
パターンが電気接続用端子列と同一長さに配列されるこ
とから、電気接続用端子を介した電気接続経路の形成に
要する面積を低減することができるという効果がある。
この結果、半導体装置全体の小型化を図ることができる
という効果がある。
【００７９】この発明の半導体装置によれば、外部接続
用パターン部が、装置外部との電気接続を媒介するワイ
ヤと、少なくとも半導体チップ側端部が電気接続用端子
と接触する導線パターンの他端部とが電気接続されるよ
うに、上記導線パターンの他端部を上記ワイヤのボンデ
ィング間隔に合わせて配列してなるので、従来のよう
に、ワイヤボンディング間隔に合った電気接続用端子の
配列間隔を有する半導体チップを使用しなければならな
いという制限をなくすことができ、これに起因したチッ
プサイズに対する制限もなくすことができることから、
半導体チップのチップサイズの小型化を図ることができ
るという効果がある。
【００８０】この発明の半導体装置によれば、複数の電
気接続用端子を各々所定間隔で配列した電気接続用端子
列を有する複数の半導体チップと、上記電気接続用端子
の配列間隔よりも狭い間隔で、上記電気接続用端子列の
長さ以上に配列し、上記電気接続用端子の配列間隔より
狭い幅を各々有する複数の導線パターンが設けられ、上
記複数の半導体チップのうち隣り合う半導体チップ間に
配置された際、上記導線パターンが上記隣り合う半導体
チップ間の各電気接続用端子を相互に接続すると共に、
それぞれの半導体チップの各電気接続用端子間の非導通
を保ちながらその各々に接触する電気接続用部材とを備
えるので、隣り合う半導体チップ間に電気接続用部材を
配置するだけで電気接続用端子間を接続することができ
ることから、複数の半導体チップを容易に接続すること
ができるという効果がある。具体的には、複数の半導体
チップ間を接続する際に、電気接続用端子間をワイヤボ
ンディングで接続する必要がなく、半導体装置の製造時
におけるワイヤボンディングに要する工程を削減するこ
とができる。また、隣り合う半導体チップのうち電気接
続用端子列の長さが大きい半導体チップに合わせて導線
パターンを配列させた電気接続用部材を使用すれば、こ
れよりチップサイズが小さい半導体チップや同じサイズ
であっても電気接続用端子数が少なかったり電気接続用
端子の配列間隔が異なる半導体チップに対しても電気接
続用端子間を接続することができるという効果がある。
【００８１】この発明の半導体装置によれば、隣り合う
半導体チップの少なくとも一方に位置決め用マークを付
したことを特徴とするので、互いに接続されるべき電気
接続用端子が確実に電気接続用部材によって接続され、
歩留りを向上させることができるという効果がある。
【００８２】この発明の半導体装置によれば、電気接続
用部材が、隣り合う半導体チップを各々挿入する少なく
とも一対の差し込み口を設けたソケット形状を有し、該
差し込み口内に形成した複数の導線パターンによって上
記隣り合う半導体チップ間の各電気接続用端子を相互に
接続するので、差し込み口に隣り合う半導体チップを挿
入するだけで電気接続用端子間を接続することができる
ことから、複数の半導体チップを容易に接続することが
できるという効果がある。
【００８３】この発明の半導体チップの支持部材によれ
ば、複数の電気接続用端子を各々所定間隔で配列した電
気接続用端子列を有する半導体チップを実装する支持部
材において、上記半導体チップの実装面に形成され、上
記電気接続用端子の配列間隔よりも狭い間隔で、上記電
気接続用端子列の長さ以上に配列し、上記電気接続用端
子の配列間隔より狭い幅を各々有する複数の導線パター
ンからなり、上記実装面に上記半導体チップを実装した
際、上記導線パターンが上記各電気接続用端子間の非導
通を保ちながらその各々に接触する電気接続用パターン
部を備えるので、常に電気接続用端子の配列間隔よりも
狭い間隔で電気接続用端子列の配列長さ以上に配列した
導線パターンで電気接続を行うことができることから、
最もチップサイズが大きく、電気接続用端子列の長さが
最大の半導体チップに合わせて導線パターンを配列させ
ておけば、これよりチップサイズが小さい半導体チップ
や同じサイズであっても電気接続用端子数が少なかった
りその配列間隔が異なる半導体チップに対しても同一の
支持部材を使用することができる。つまり、半導体チッ
プごとの仕様にとらわれることなく、汎用性を向上させ
た支持部材を提供することができるという効果がある。
【００８４】この発明の半導体チップの支持部材によれ
ば、複数の電気接続用端子を各々所定間隔で配列した電
気接続用端子列を有する複数の半導体チップを実装する
支持部材において、上記半導体チップの実装面に形成さ
れ、上記電気接続用端子の配列間隔よりも狭い間隔で、
上記電気接続用端子列の長さ以上に配列し、上記電気接
続用端子の配列間隔より狭い幅を各々有する複数の導線
パターンからなり、上記実装面に上記複数の半導体チッ
プを実装した際、上記導線パターンが上記複数の半導体
チップのうち隣り合う半導体チップ間の各電気接続用端
子を相互に接続すると共に、それぞれの半導体チップの
各電気接続用端子間の非導通を保ちながらその各々に接
触する電気接続用パターン部を備えるので、隣り合う半
導体チップを配置するだけで電気接続用端子間を接続す
ることができることから、複数の半導体チップを容易に
接続することができるという効果がある。
【００８５】この発明の半導体チップの支持部材によれ
ば、電気接続用パターン部が、電気接続用端子の配列間
隔よりも狭い間隔で、電気接続用端子列の長さ以上に配
列し、上記電気接続用端子の配列間隔より狭い幅を各々
有する複数の導線パターンからなり、複数の半導体チッ
プのうち装置外部と電気接続する半導体チップを実装し
た際、装置外部と電気接続する上記各電気接続用端子間
の非導通を保ちながらその各々に接触する外部接続用パ
ターン部を備えるので、装置外部と電気接続する半導体
チップのうちチップサイズが最大で電気接続用端子列の
長さが最大の半導体チップに合わせて導線パターンを配
列させておけば、これよりチップサイズが小さい半導体
チップや同じサイズであっても電気接続用端子数が少な
かったり電気接続用端子の配列間隔が異なる半導体チッ
プに対しても同一の支持部材を使用することができる。
つまり、半導体チップごとの仕様にとらわれることな
く、汎用性を向上させた支持部材を提供することができ
るという効果がある。
【００８６】この発明の半導体チップの支持部材によれ
ば、外部接続用パターン部が、複数の導線パターンの半
導体チップ側端部のみを電気接続用端子の配列間隔より
も狭い間隔で電気接続用端子列と同一長さに配列してな
るので、外部接続用パターン部の導線パターンの半導体
チップ側端部が電気接続用端子列と同一長さに配列され
ることから、電気接続用端子を介した電気接続経路の形
成に要する面積を低減することができるという効果があ
る。この結果、半導体装置全体の小型化を図ることがで
きるという効果がある。
【００８７】この発明の半導体チップの支持部材によれ
ば、外部接続用パターン部が、装置外部との電気接続を
媒介するワイヤと、少なくとも半導体チップ側端部が電
気接続用端子と接触する導線パターンの他端部とが電気
接続されるように、上記導線パターンの他端部を上記ワ
イヤのボンディング間隔に合わせて配列してなるので、
従来のように、ワイヤボンディング間隔に合った電気接
続用端子の配列間隔を有する半導体チップを使用しなけ
ればならないという制限をなくすことができ、これに起
因したチップサイズに対する制限もなくすことができる
ことから、半導体チップのチップサイズの小型化を図る
ことができるという効果がある。
【００８８】この発明の電気接続用部材によれば、複数
の電気接続用端子を各々所定間隔で配列した電気接続用
端子列を有する複数の半導体チップの電気接続用部材に
おいて、上記電気接続用端子の配列間隔よりも狭い間隔
で、上記電気接続用端子列の長さ以上に配列し、上記電
気接続用端子の配列間隔より狭い幅を各々有する複数の
導線パターンが形成されており、上記複数の半導体チッ
プのうち隣り合う半導体チップ間に配置されると、上記
導線パターンが上記隣り合う半導体チップ間の各電気接
続用端子を相互に接続すると共に、それぞれの半導体チ
ップの各電気接続用端子間の非導通を保ちながらその各
々に接触するので、隣り合う半導体チップのうちチップ
サイズが大きく、電気接続用端子列の長さが大きい半導
体チップに合わせて導線パターンを配列させておけば、
これよりチップサイズが小さい半導体チップや同じサイ
ズであっても電気接続用端子数が少なかったり電気接続
用端子の配列間隔が異なる半導体チップに対しても同一
の電気接続用部材を使用することができる。つまり、半
導体チップごとの仕様にとらわれることなく、汎用性を
向上させた電気接続用部材を提供することができるとい
う効果がある。また、隣り合う半導体チップ間に配置す
るだけで電気接続用端子間を接続することができること
から、複数の半導体チップを容易に接続することができ
るという効果がある。
【００８９】この発明の電気接続用部材によれば、隣り
合う半導体チップを各々挿入する少なくとも一対の差し
込み口を設けたソケット形状を有し、該差し込み口内に
形成した複数の導線パターンによって上記隣り合う半導
体チップ間の各電気接続用端子を相互に接続するので、
差し込み口に隣り合う半導体チップを挿入するだけで電
気接続用端子間を接続することができることから、複数
の半導体チップを容易に接続することができるという効
果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による半導体装置に
用いられるリード基板の一例を示す平面図である。
【図２】 図１中のリード基板を用いた半導体装置の一
例を示す平面図である。
【図３】 図１中のリード基板を用いた半導体装置の他
の例を示す平面図である。
【図４】 この発明の実施の形態２による半導体装置に
用いられるリード基板の一例を示す平面図である。
【図５】 図４中のリード基板を用いた半導体装置の一
例を示す平面図である。
【図６】 この発明の実施の形態３による半導体装置に
用いられるリード基板の一例を示す平面図である。
【図７】 図６中のリード基板を用いた半導体装置の一
例を示す平面図である。
【図８】 この発明の実施の形態４による半導体装置に
用いられるリード基板の一例を示す平面図である。
【図９】 図８中のリード基板を用いた半導体装置の一
例を示す平面図である。
【図１０】 この発明の実施の形態５による半導体装置
に用いられる接続用シールの一例を示す平面図である。
【図１１】 図１０中の接続用シールを用いた半導体装
置の一例を示す平面図である。
【図１２】 この発明の実施の形態６による半導体装置
を示す平面図である。
【図１３】 図１２において位置決めマークを一つとし
た際の一例を示す平面図である。
【図１４】 この発明の実施の形態７による半導体装置
を示す断面図である。
【図１５】 図１４中の半導体装置で用いられるソケッ
トの内面を示す平面図である。
【図１６】 従来の半導体装置の一例を示す平面図であ
る。
【図１７】 従来の半導体装置の他の例を示す平面図で
ある。
【符号の説明】
１１，１４，２４，２５，４４，７１，７２ 半導体チ
ップ、１１ａ，１２ａパッド（電気接続用端子）、１
２，６２ ダイパッド、１３，１５ ワイヤ、２０，３
０，４０，５０ リード基板（支持部材）、２１，２
２，３１〜３３，４１，４２，６１，７３ 導線パター
ン部（電気接続用パターン部、外部接続用パターン
部）、２１ａ，２２ａ，３１ａ〜３３ａ，４１ａ，４２
ａ，６１ａ，７３ａ 導線パターン、２３，３４，３
５，４３，５１，５２ 搭載領域（実装面）、２４ｂ，
２４ｃ 位置決めマーク、２５ｂ，２５ｃ 辺、６０
接続用シール（電気接続用部材）、７０ ソケット（電
気接続用部材）、７０ａ，７０ｂ差し込み口（電気接続
用部材）。

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 複数の電気接続用端子を各々所定間隔で
    配列した電気接続用端子列を有する半導体チップと、 該半導体チップが実装される支持部材と、 該支持部材の上記半導体チップの実装面に形成され、上
    記電気接続用端子の配列間隔よりも狭い間隔で、上記電
    気接続用端子列の長さ以上に配列し、上記電気接続用端
    子の配列間隔より狭い幅を各々有する複数の導線パター
    ンからなり、上記実装面に上記半導体チップを実装した
    際、上記導線パターンが上記各電気接続用端子間の非導
    通を保ちながらその各々に接触する電気接続用パターン
    部とを備えた半導体装置。
  2. 【請求項２】 電気接続用パターン部は、複数の導線パ
    ターンの半導体チップ側端部のみを電気接続用端子の配
    列間隔よりも狭い間隔で電気接続用端子列と同一の長さ
    に配列してなることを特徴とする請求項１記載の半導体
    装置。
  3. 【請求項３】 電気接続用パターン部は、装置外部との
    電気接続を媒介するワイヤと、少なくとも半導体チップ
    側端部が電気接続用端子と接触する導線パターンの他端
    部とが電気接続されるように、上記導線パターンの他端
    部を上記ワイヤのボンディング間隔に合わせて配列して
    なることを特徴する請求項２記載の半導体装置。
  4. 【請求項４】 複数の電気接続用端子を各々所定間隔で
    配列した電気接続用端子列を有する複数の半導体チップ
    と、 上記複数の半導体チップが実装される支持部材と、 該支持部材の上記半導体チップの実装面に形成され、上
    記電気接続用端子の配列間隔よりも狭い間隔で、上記電
    気接続用端子列の長さ以上に配列し、上記電気接続用端
    子の配列間隔より狭い幅を各々有する複数の導線パター
    ンからなり、上記実装面に上記複数の半導体チップを実
    装した際、上記導線パターンが上記複数の半導体チップ
    のうち隣り合う半導体チップ間の各電気接続用端子を相
    互に接続すると共に、それぞれの半導体チップの各電気
    接続用端子間の非導通を保ちながらその各々に接触する
    電気接続用パターン部とを備えた半導体装置。
  5. 【請求項５】 電気接続用パターン部は、電気接続用端
    子の配列間隔よりも狭い間隔で、電気接続用端子列の長
    さ以上に配列し、上記電気接続用端子の配列間隔より狭
    い幅を各々有する複数の導線パターンからなり、複数の
    半導体チップのうち装置外部と電気接続する半導体チッ
    プを実装した際、装置外部と電気接続する上記各電気接
    続用端子間の非導通を保ちながらその各々に接触する外
    部接続用パターン部を備えたことを特徴とする請求項４
    記載の半導体装置。
  6. 【請求項６】 外部接続用パターン部は、複数の導線パ
    ターンの半導体チップ側端部のみを電気接続用端子の配
    列間隔よりも狭い間隔で電気接続用端子列と同一長さに
    配列してなることを特徴とする請求項５記載の半導体装
    置。
  7. 【請求項７】 外部接続用パターン部は、装置外部との
    電気接続を媒介するワイヤと、少なくとも半導体チップ
    側端部が電気接続用端子と接触する導線パターンの他端
    部とが電気接続されるように、上記導線パターンの他端
    部を上記ワイヤのボンディング間隔に合わせて配列して
    なることを特徴する請求項６記載の半導体装置。
  8. 【請求項８】 複数の電気接続用端子を各々所定間隔で
    配列した電気接続用端子列を有する複数の半導体チップ
    と、 上記電気接続用端子の配列間隔よりも狭い間隔で、上記
    電気接続用端子列の長さ以上に配列し、上記電気接続用
    端子の配列間隔より狭い幅を各々有する複数の導線パタ
    ーンが設けられ、上記複数の半導体チップのうち隣り合
    う半導体チップ間に配置された際、上記導線パターンが
    上記隣り合う半導体チップ間の各電気接続用端子を相互
    に接続すると共に、それぞれの半導体チップの各電気接
    続用端子間の非導通を保ちながらその各々に接触する電
    気接続用部材とを備えた半導体装置。
  9. 【請求項９】 隣り合う半導体チップの少なくとも一方
    に位置決め用マークを付したことを特徴とする請求項８
    記載の半導体装置。
  10. 【請求項１０】 電気接続用部材は、隣り合う半導体チ
    ップを各々挿入する少なくとも一対の差し込み口を設け
    たソケット形状を有し、該差し込み口内に形成した複数
    の導線パターンによって上記隣り合う半導体チップ間の
    各電気接続用端子を相互に接続することを特徴とする請
    求項８記載の半導体装置。
  11. 【請求項１１】 複数の電気接続用端子を各々所定間隔
    で配列した電気接続用端子列を有する半導体チップを実
    装する支持部材において、上記半導体チップの実装面に
    形成され、上記電気接続用端子の配列間隔よりも狭い間
    隔で、上記電気接続用端子列の長さ以上に配列し、上記
    電気接続用端子の配列間隔より狭い幅を各々有する複数
    の導線パターンからなり、上記実装面に上記半導体チッ
    プを実装した際、上記導線パターンが上記各電気接続用
    端子間の非導通を保ちながらその各々に接触する電気接
    続用パターン部を備えたことを特徴とする半導体チップ
    の支持部材。
  12. 【請求項１２】 複数の電気接続用端子を各々所定間隔
    で配列した電気接続用端子列を有する複数の半導体チッ
    プを実装する支持部材において、上記半導体チップの実
    装面に形成され、上記電気接続用端子の配列間隔よりも
    狭い間隔で、上記電気接続用端子列の長さ以上に配列
    し、上記電気接続用端子の配列間隔より狭い幅を各々有
    する複数の導線パターンからなり、上記実装面に上記複
    数の半導体チップを実装した際、上記導線パターンが上
    記複数の半導体チップのうち隣り合う半導体チップ間の
    各電気接続用端子を相互に接続すると共に、それぞれの
    半導体チップの各電気接続用端子間の非導通を保ちなが
    らその各々に接触する電気接続用パターン部を備えたこ
    とを特徴とする半導体チップの支持部材。
  13. 【請求項１３】 電気接続用パターン部は、電気接続用
    端子の配列間隔よりも狭い間隔で、電気接続用端子列の
    長さ以上に配列し、上記電気接続用端子の配列間隔より
    狭い幅を各々有する複数の導線パターンからなり、複数
    の半導体チップのうち装置外部と電気接続する半導体チ
    ップを実装した際、装置外部と電気接続する上記各電気
    接続用端子間の非導通を保ちながらその各々に接触する
    外部接続用パターン部を備えたことを特徴とする請求項
    １２記載の半導体チップの支持部材。
  14. 【請求項１４】 外部接続用パターン部は、複数の導線
    パターンの半導体チップ側端部のみを電気接続用端子の
    配列間隔よりも狭い間隔で電気接続用端子列と同一長さ
    に配列してなることを特徴とする請求項１３記載の半導
    体チップの支持部材。
  15. 【請求項１５】 外部接続用パターン部は、装置外部と
    の電気接続を媒介するワイヤと、少なくとも半導体チッ
    プ側端部が電気接続用端子と接触する導線パターンの他
    端部とが電気接続されるように、上記導線パターンの他
    端部を上記ワイヤのボンディング間隔に合わせて配列し
    てなることを特徴する請求項１４記載の半導体チップの
    支持部材。
  16. 【請求項１６】 複数の電気接続用端子を各々所定間隔
    で配列した電気接続用端子列を有する複数の半導体チッ
    プの電気接続用部材において、上記電気接続用端子の配
    列間隔よりも狭い間隔で、上記電気接続用端子列の長さ
    以上に配列し、上記電気接続用端子の配列間隔より狭い
    幅を各々有する複数の導線パターンが形成されており、
    上記複数の半導体チップのうち隣り合う半導体チップ間
    に配置されると、上記導線パターンが上記隣り合う半導
    体チップ間の各電気接続用端子を相互に接続すると共
    に、それぞれの半導体チップの各電気接続用端子間の非
    導通を保ちながらその各々に接触することを特徴とする
    電気接続用部材。
  17. 【請求項１７】 隣り合う半導体チップを各々挿入する
    少なくとも一対の差し込み口を設けたソケット形状を有
    し、該差し込み口内に形成した複数の導線パターンによ
    って上記隣り合う半導体チップ間の各電気接続用端子を
    相互に接続することを特徴とする請求項１６記載の電気
    接続用部材。
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DE2002135007 DE10235007B4 (de) 2001-11-27 2002-07-31 Halbleitervorrichtung mit einem Halbleiterchip und einem Leitersubstrat, die miteinander über Kontaktierungsflächen und Leiterbahnen verbunden sind, ohne dass die Kontaktierungsflächen kurzgeschlossen sind
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009027179A (ja) * 2007-07-23 2009-02-05 Samsung Electronics Co Ltd ユニバーサル配線ラインを含む半導体チップ、半導体パッケージ、カード及びシステム
JP2020139637A (ja) * 2019-02-26 2020-09-03 Toa株式会社 音響滴下除去装置及び音響滴下除去方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101157292B1 (ko) * 2004-07-26 2012-06-15 램버스 인코포레이티드 반도체 장치
US7683480B2 (en) * 2006-03-29 2010-03-23 Freescale Semiconductor, Inc. Methods and apparatus for a reduced inductance wirebond array
US10411954B2 (en) * 2015-10-13 2019-09-10 International Business Machines Corporation Pattern based network configuration

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4734753A (en) * 1985-04-01 1988-03-29 American Telephone And Telegraph Company Thermocompression bonding of copper leads to a metallized ceramic substrate
WO1995028005A2 (en) * 1994-04-07 1995-10-19 Vlsi Technology, Inc. Staggered pad array
US5444303A (en) * 1994-08-10 1995-08-22 Motorola, Inc. Wire bond pad arrangement having improved pad density
US5734559A (en) * 1996-03-29 1998-03-31 Intel Corporation Staggered bond finger design for fine pitch integrated circuit packages
JPH10255925A (ja) * 1997-03-11 1998-09-25 Canon Inc 接続装置
US6052286A (en) * 1997-04-11 2000-04-18 Texas Instruments Incorporated Restrained center core anisotropically conductive adhesive
JP3493118B2 (ja) * 1997-07-25 2004-02-03 沖電気工業株式会社 半導体素子及び半導体装置
US6034426A (en) * 1997-10-30 2000-03-07 Hewlett-Packard Co. Testable low inductance integrated circuit package
US5971771A (en) * 1998-04-03 1999-10-26 Faragi; Eric Joseph Component to substrate connection and display assembly using same
JPH11297754A (ja) * 1998-04-07 1999-10-29 Seiko Epson Corp 基 板
JP2000183486A (ja) * 1998-12-16 2000-06-30 Internatl Business Mach Corp <Ibm> 接続部材
US6619785B1 (en) * 1999-03-31 2003-09-16 Seiko Epson Corporation Method of connecting electrode, narrow pitch connector, pitch changing device, micromachine, piezoelectric actuator, electrostatic actuator, ink-jet head, ink-jet printer, liquid crystal device, and electronic device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009027179A (ja) * 2007-07-23 2009-02-05 Samsung Electronics Co Ltd ユニバーサル配線ラインを含む半導体チップ、半導体パッケージ、カード及びシステム
US8742593B2 (en) 2007-07-23 2014-06-03 Samsung Electronics Co., Ltd. Electrical connection for multichip modules
JP2020139637A (ja) * 2019-02-26 2020-09-03 Toa株式会社 音響滴下除去装置及び音響滴下除去方法

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